KR100874925B1 - 반도체 패키지, 그 제조 방법, 이를 포함하는 카드 및 이를포함하는 시스템 - Google Patents

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Abstract

와이어들 사이의 단선을 방지하여 신뢰성을 높일 수 있는 반도체 패키지 및 그 제조 방법을 제공하고, 이러한 반도체 패키지를 포함하는 카드 및 시스템을 제공한다. 반도체 패키지에 있어서, 패키지 기판이 제공되고, 하나 이상의 반도체 칩은 상기 패키지 기판 상에 적층된다. 하나 이상의 와이어는 상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 전기적으로 연결한다. 복수의 절연성 비드들은 상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된다.

Description

반도체 패키지, 그 제조 방법, 이를 포함하는 카드 및 이를 포함하는 시스템 {Semiconductor package, method of fabricating the same, Card including the same, and System including the same}
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이고;
도 8은 본 발명의 일 실험예에 따른 반도체 패키지를 보여주는 사진이고;
도 9는 도 8의 반도체 패키지의 일부분을 확대하여 보여주는 사진이고;
도 10은 도 8의 반도체 패키지의 일부 와이어의 단면을 보여주는 사진이고;
도 11은 도 8의 반도체 패키지의 와이어를 보여주는 사진이고;
도 12는 본 발명의 다른 실험예에 따른 반도체 패키지에서 와이어를 보여주 는 사진이고;
도 13은 일 비교예에 따른 반도체 패키지에서 와이어를 보여주는 사진이고;
도 14는 다른 비교예에 따른 반도체 패키지에서 와이어 스위핑을 보여주는 사진이고;
도 15는 도 14의 와이어의 단면을 보여주는 사진이고;
도 16은 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이고; 그리고
도 17은 본 발명의 일 실시예에 따른 시스템을 보여주는 블록도이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 반도체 패키지, 이를 이용한 카드 및 이를 이용한 시스템에 관한 것이다.
전자 제품의 소형화 요구로 인해서, 반도체 패키지의 크기가 축소되고 있다. 따라서, 패키지 기판과 반도체 칩을 연결하는 와이어들 사이의 피치가 작아지고 있다. 나아가, 복수의 반도체 칩들이 하나의 패키지 기판 상에 적층된 경우에는, 와이어들도 상하로 밀접하게 배치될 수 있다. 따라서, 인접한 와이어들의 전기적인 단락에 의해서 전자 제품의 불량이 발생할 수 있다.
또한, 반도체 칩 및 와이어들을 몰딩하는 단계에서, 몰딩 수지의 흐름에 의해서, 와이어들이 서로 밀려서 서로 접촉될 수 있다. 이러한, 와이어들의 밀림은 와이어 스위핑으로 불릴 수도 있다. 따라서, 와이어 스위핑에 의해서, 와이어가 변 형되거나 또는 와이어들 사이에 전기적인 단선이 발생할 수 있다.
예를 들어, 이러한 전기적인 단선을 억제하기 위해서, 절연물로 피복된 와이어를 이용하여 반도체 패키지를 제조할 수 있다. 다른 예로, 일본공개특허번호 2004-282021호는 와이어 본딩 후의 와이어의 변형을 억제하는 본딩 와이어 보강 장치를 개시하고 있다.
하지만, 절연물로 피복된 와이어를 이용한 경우, 와이 본딩용 모세관(capillary)의 단부가 절연물로 오염될 수 있다. 나아가, 이러한 절연물로 인해서 와이어와 반도체 칩, 또는 와이어와 반도체 패키지의 결합력이 감소될 수 있다.
또한, 전술한 본딩 와이어 보강 장치를 이용한 경우에는 미세 분말을 이용하여 와이어를 한바퀴 둘러서 균일한 수지층을 형성하기 어렵다. 따라서, 와이어들 사이의 단선을 효과적으로 막기 어렵다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 와이어들 사이의 단선을 방지하여, 신뢰성을 높일 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 반도체 패키지를 이용한 카드 및 시스템을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 패키지 기판이 제공된다. 하나 이상의 반도체 칩은 상기 패키지 기판 상에 적층된다. 하나 이상의 와이어는 상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 전기적으로 연결한다. 복수의 절연성 비드들은 상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된다.
상기 본 발명에 따른 반도체 패키지의 일 예에 있어서, 상기 복수의 절연성 비드들은 상기 하나 이상의 와이어의 표면에 접착될 수 있고, 그리고/또는, 상기 복수의 절연성 비드들의 단면 직경은 중심에서 가장자리로 갈수록 감소할 수 있다.
상기 본 발명에 따른 반도체 패키지의 다른 예에 있어서, 상기 하나 이상의 반도체 칩은 상기 패키지 기판 상에 서로 적층된 복수의 반도체 칩들을 포함하고, 상기 하나 이상의 와이어는 상기 복수의 반도체 칩들 및 상기 패키지 기판을 전기적으로 연결하는 복수의 와이어들을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 패키지의 제조 방법이 제공된다. 패키지 기판 상에 하나 이상의 반도체 칩을 적층한다. 상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결한다. 그리고, 상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성한다.
상기 반도체 패키지의 제조 방법의 일 예에 있어서, 상기 복수의 절연성 비드들을 형성하는 단계는, 상기 하나 이상의 와이어의 표면을 전처리하는 단계; 상기 하나 이상의 와이어의 표면에 복수의 절연성 액체 입자들을 분사시키는 단계; 및 상기 복수의 절연성 액체 입자들을 경화시키는 단계를 포함할 수 있다.
상기 반도체 패키지의 제조 방법의 다른 예에 있어서, 상기 전처리는 플라즈 마 처리 또는 습식 세정을 포함할 수 있다.
상기 반도체 패키지의 제조 방법의 또 다른 예에 있어서, 상기 복수의 절연성 액체 입자들을 분사시키는 단계는 공기 분사 또는 초음파 발진을 이용할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 카드가 제공된다. 메모리는 상기 반도체 패키지의 어느 하나로 구성될 수 있다. 그리고, 제어기는 상기 메모리를 제어하고, 상기 메모리와 데이터를 주고받는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 시스템이 제공된다. 메모리는 상기 반도체 패키지의 어느 하나로 구성된다. 입출력 장치는 상기 버스와 통신한다. 그리고, 프로세서는 상기 메모리와 버스를 통해서 통신한다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(100)를 보여주는 단면도이다.
도 1을 참조하면, 패키지 기판(110)이 제공될 수 있다. 패키지 기판(110)에 는 회로 배선이 형성될 수 있다. 예를 들어, 패키지 기판(110)은 인쇄회로기판을 포함할 수 있다. 패키지 기판(110)의 뒷면에는 외부 단자로 이용되는 복수의 도전성 범프들(160)이 부착될 수 있다. 도전성 범프들(160)은 솔더 볼 또는 솔더 범프를 포함할 수 있다. 다른 예로, 패키지 기판(110)은 리드프레임을 포함할 수 있고, 이 경우 도전성 범프들(160) 대신에 도전성 리드들이 외부 단자로 이용될 수도 있다.
제 1 반도체 칩(120) 및 제 2 반도체 칩(130)은 패키지 기판(110) 상에 순차로 적층될 수 있다. 예를 들어, 제 1 반도체 칩(120)은 패키지 기판(110) 상에 접착 부재(115)를 이용하여 부착되고, 제 2 반도체 칩(130)은 접착 부재(125)를 이용하여 제 1 반도체 칩(120) 상에 부착될 수 있다. 상부의 제 2 반도체 칩(130)의 크기는 하부의 제 1 반도체 칩(120)의 크기보다 작을 수 있다. 이에 따라, 제 1 반도체 칩(120)의 가장자리 부분이 제 2 반도체 칩(130)으로부터 노출될 수 있다. 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)은 동종의 제품 또는 서로 다른 제품일 수 있다. 예를 들어, 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)은 메모리 소자 및/또는 로직 소자를 포함할 수 있다.
패키지 기판(110) 상에 제 1 및 제 2 반도체 칩들(120, 130)이 적층되어 있다는 점에서, 반도체 패키지(100)는 멀티-칩 패키지(multi chip package; MCP)로 불릴 수도 있다. 하지만, 패키지 기판(110) 상에 적층되는 반도체 칩들의 수는 본 발명의 범위를 제한하지 않고, 하나 또는 복수로 선택될 수 있다. 따라서, 반도체 패키지(100)는 멀티-칩 패키지로 제한되지 않고, 단일-칩 패키지를 포함할 수도 있 다.
하나 이상의 제 1 와이어(140a)는 패키지 기판(110) 및 제 1 반도체 칩(120)을 전기적으로 연결할 수 있다. 하나 이상의 제 2 와이어(140b)는 패키지 기판(110) 및 제 2 반도체 칩(130)을 전기적으로 연결할 수 있다. 제 2 와이어(140b)는 제 1 와이어(140a)보다 길 수 있다. 예를 들어, 제 1 및 제 2 와이어들(140a, 140b)은 제 1 및 제 2 반도체 칩들(120, 130)에 접착된 볼(142)로부터 패키지 기판(110)으로 신장될 수 있다. 이러한 형태의 제 1 및 제 2 와이어들(140a, 140b)은 범프 정방향 본딩(bump forward bonding) 방법에 의해서 형성될 수 있다. 제 1 및 제 2 와이어들(140a, 140b)은 도전성 재료, 예컨대 금, 은 또는 금-은 합금을 포함할 수 있다.
복수의 제 1 절연성 비드들(145a)은 제 1 와이어들(140a)을 한바퀴 둘러싸고, 제 1 와이어들(140a)을 따라서 소정 간격으로 이격 배치될 수 있다. 복수의 제 2 절연성 비드들(145b)은 제 2 와이어들(140b)을 한바퀴 둘러싸고, 제 2 와이어들(140b)을 따라서 소정 간격으로 이격 배치될 수 있다. 예를 들어, 제 1 및 제 2 절연성 비드들(145a, 145b)은 제 1 및 제 2 와이어들(140a, 140b)의 표면에 각각 접착될 수 있다.
제 1 및 제 2 절연성 비드들(145a, 145b)은 제 1 및 제 2 와이어들(140a, 140b)을 한바퀴 감싸는 다양한 모양을 가질 수 있다. 예를 들어, 제 1 및 제 2 절연성 비드들(145a, 145b)은 내부에 터널이 있는 구 형태 또는 달걀 모양을 가질 수 있다. 이 경우, 제 1 및 제 2 절연성 비드들(145a, 145b)의 단면 직경은 그 중심에 서 가장자리로 갈수록 작아질 수 있다. 제 1 및 제 2 절연성 비드들(145a, 145b)의 수 및 이격 거리는 제 1 및 제 2 와이어들(140a, 140b)에 따라서 적절하게 제어될 수 있다.
제 1 및 제 2 절연성 비드들(145a, 145b)은 제 1 및 제 2 와이어들(140a, 140b) 전기적인 단선을 막아줄 수 있다. 제 1 및 제 2 절연성 비드들(145a, 145b)은 좌우로 배치된 제 1 와이어들(140a)이 서로 접촉되거나, 좌우로 배치된 제 2 와이어들(140b)이 서로 접촉되거나, 또는 상하로 배치된 제 1 및 제 2 와이어들(140a, 140b)이 서로 접촉되는 것을 모두 막아줄 수 있다. 즉, 제 1 및 제 2 절연성 비드들(145a, 145b)은 제 1 및 제 2 와이어들(140a, 140b)을 한바퀴 둘러싸기 때문에, 모든 방향에서 제 1 및 제 2 와이어들(140a, 140b)의 전기적인 단선을 막아줄 수 있다.
나아가, 제 1 및 제 2 절연성 비드들(145a, 145b)은 제 1 및 제 2 와이어들(140a, 140b)이 제 1 및 제 2 반도체 칩들(120, 130)의 모서리와 직접 접촉되는 것을 막아줄 수 있다. 즉, 제 1 및 제 2 와이어들(140a, 140b)이 아래로 처지더라도, 제 1 및 제 2 반도체 칩들(120, 130)의 모서리와 직접 접촉되지 않는다.
몰딩 부재(150)는 제 1 및 제 2 반도체 칩들(120, 130), 및 제 1 및 제 2 와이어들(140a, 140b)을 둘러싸도록 패키지 기판(110) 상에 배치될 수 있다. 몰딩 부재(150)는 몰딩 수지, 예컨대 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
전술한 바와 같이, 반도체 패키지(100)에서, 제 1 및 제 2 와이어들(140a, 140b)의 전기적인 단선이 효과적으로 방지될 수 있다. 따라서, 반도체 패키지(100)의 신뢰성이 향상되고, 수율이 향상될 수 있다. 또한, 제 1 및 제 2 와이어들(140a, 140b)의 근접 배치도 가능해지고, 제 1 및 제 2 와이어들(140a, 140b)의 배치에 대한 자유도가 증가할 수 있다. 이에 따라, 반도체 패키지(100)의 디자인 자유도가 증가하고, 경쟁력 있는 제품 설계가 가능해진다. 특히, 반도체 패키지(100)는 높은 집적도를 갖는 멀티-칩 패키지에 신뢰성 있게 적용될 수 있다.
나아가, 반도체 패키지(100)에서, 제 1 및 제 2 와이어들(140a, 140b)의 두께를 낮출 수 있다. 예를 들어, 제 1 및 제 2 와이어들(140a, 140b)의 두께는 통상적인 1.2 mil 보다 작은 0.9 mil 이하로 감소될 수 있다. 몰딩 과정 중 와이어 스위핑이 발생할 때, 제 1 및 제 2 와이어들(140a, 140b)의 움직임을 적게 하기 위해서는, 제 1 및 제 2 와이어들(140a, 140b)의 두께가 큰 것이 좋다. 하지만, 제 1 및 제 2 와이어들(140a, 140b)이 근접하더라도 제 1 및 제 2 절연성 비드들(145a, 145b)이 있기 때문에, 절연성을 확보하면서도 제 1 및 제 2 와이어들(140a, 140b)의 두께를 낮출 수 있다. 제 1 및 제 2 와이어들(140a, 140b)의 두께가 감소함에 따라서, 고가의 금의 소모가 감소하여, 제조 원가가 크게 감소할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지(200)를 보여주는 단면도이다. 반도체 패키지(200)는 도 1의 반도체 패키지(100)에서 일부 구성을 변형한 것이다. 따라서, 중복된 설명은 생략된다.
도 2를 참조하면, 제 1 및 제 2 반도체 칩들(220, 230)은 패키지 기판(110) 상에 적층될 수 있다. 제 1 반도체 칩(220)은 접착 부재(215)를 이용하여 패키지 기판(110) 상에 부착될 수 있다. 제 1 및 제 2 반도체 칩들(220, 230)은 접착 부재들(221, 225)을 이용하여 서로 부착되고, 접착 부재들(221, 225) 사이에는 인터포저(222)가 개재될 수 있다. 도 1과 달리, 제 1 및 제 2 반도체 칩들(220, 230)의 크기는 같을 수 있지만, 그 사이의 접착 부재들(221, 225) 및 인터포저(222)의 크기는 제 1 및 제 2 반도체 칩들(220, 230)의 크기보다 작을 수 있다. 따라서, 제 1 반도체 칩(220)의 가장자리 부분이 접착 부재들(221, 225) 및 인터포저(222)로부터 노출될 수 있다.
제 1 및 제 2 와이어들(240a, 240b)은 도 1의 제 1 및 제 2 와이어들(140a, 140b)을 참조할 수 있다. 제 1 및 제 2 절연성 비드들(245a, 245b)은 도 1의 제 1 및 제 2 절연성 비드들(145a, 145b)을 참조할 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)를 보여주는 단면도이다. 반도체 패키지(300)는 도 1의 반도체 패키지(100)에서 일부 구성을 변형한 것이다. 따라서, 중복된 설명은 생략된다.
도 3을 참조하면, 제 1 및 제 2 반도체 칩들(320, 330)은 패키지 기판(110) 상에 적층될 수 있다. 제 1 반도체 칩(320)은 접착 부재(315)를 이용하여 패키지 기판(110) 상에 부착될 수 있다. 제 2 반도체 칩(330)은 접착 부재(325)를 이용하여 제 1 반도체 칩(320) 상에 부착될 수 있다.
제 1 와이어들(340a)은 패키지 기판(110)에 부착된 볼(343)로부터 제 1 반도 체 칩(320)으로 신장될 수 있다. 제 2 와이어들(340b)은 패키지 기판(110)에 부착된 볼(343)로부터 제 2 반도체 칩(330)으로 신장될 수 있다. 제 1 및 제 2 와이어들(340a, 340b)은 범프 역방향 본딩(bump reverse bonding) 방법에 의해서 형성될 수 있다. 이와 같이 범프 역방향 본딩을 이용하면, 제 1 및 제 2 와이어들(340a, 340b)의 루프 높이(loop height)가 높아질 수 있다. 제 1 및 제 2 절연성 비드들(345a, 345b)은 도 1의 제 1 및 제 2 절연성 비드들(145a, 145b)을 참조할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지(400)를 보여주는 단면도이다. 반도체 패키지(400)는 도 1의 반도체 패키지(100)에서 일부 구성을 변형한 것이다. 따라서, 중복된 설명은 생략된다.
도 4를 참조하면, 제 1 및 제 2 반도체 칩들(420, 430)은 패키지 기판(410) 상에 적층될 수 있다. 도 1의 패키지 기판(110)과 달리, 패키지 기판(410)은 가운데 부분에 관통 홀(미도시)을 갖고 있다. 제 1 반도체 칩(420)은 접착 부재(415)를 이용하여 패키지 기판(410) 상에 부착될 수 있다. 제 2 반도체 칩(430)은 접착 부재(425)를 이용하여 제 1 반도체 칩(420) 상에 부착될 수 있다. 제 1 및 제 2 반도체 칩들(420, 430)의 크기는 같거나 다를 수 있다.
제 1 와이어들(440a)은 제 1 반도체 칩(420) 아래의 볼(442)로부터 패키지 기판(410)을 관통하여 패키지 기판(410)의 뒷면으로 연결될 수 있다. 제 2 와이어들(440b)은 패키지 기판(410) 상의 볼(443)로부터 제 2 반도체 칩(430) 윗면으로 연결될 수 있다. 제 1 와이어들(440a)은 범프 정방향 본딩 방법에 의해서 형성될 수 있고, 제 2 와이어들(440b)은 범프 역방향 본딩 방법에 의해서 형성될 수 있다. 제 1 및 제 2 절연성 비드들(445a, 445b)은 도 1의 제 1 및 제 2 절연성 비드들(145a, 145b)을 참조할 수 있다.
몰딩 부재(450)는 제 1 및 제 2 반도체 칩들(420, 430), 및 제 2 와이어들(440b)을 덮도록 패키지 기판(410) 상에 형성되고, 나아가 제 1 와이어들(440a)을 덮도록 관통 홀을 통해서 패키지 기판(410) 아래로 돌출될 수 있다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다.
도 5를 참조하면, 패키지 기판(110) 상에 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)을 적층할 수 있다. 예를 들어, 제 1 반도체 칩(120)을 접착 부재(115)를 이용하여 패키지 기판(110) 상에 부착하고, 제 2 반도체 칩(130)을 접착 부재(125)를 이용하여 제 1 반도체 칩(120) 상에 부착할 수 있다. 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)의 부착은 다이 어태치 장치를 이용할 수 있다.
제 1 와이어들(140a)은 제 1 반도체 칩(120) 및 패키지 기판(110)을 전기적으로 연결하도록 그 양단이 제 1 반도체 칩(120) 및 패키지 기판(110)에 본딩될 수 있다. 제 2 와이어들(140b)은 제 2 반도체 칩(130) 및 패키지 기판(110)을 전기적으로 연결하도록, 그 양단이 제 2 반도체 칩(130) 및 패키지 기판(110)에 본딩될 수 있다. 이 실시예에서, 제 1 및 제 2 와이어들(140a, 140b)은 범프 정방향 본딩 방법을 이용하여 형성될 수 있다. 하지만, 제 1 및 제 2 와이어들(140a, 140b)은 도 3에 도시된 바와 같이, 범프 역방향 본딩 방법을 이용하여 형성되거나 또는 도 4에 도시된 바와 같이 범프 정방향 본딩과 범프 역방향 본딩을 혼용해서 형성될 수도 있다.
도 6을 참조하면, 제 1 및 제 2 와이어들(140a, 140b)을 한바퀴 둘러싸고 제 1 및 제 2 와이어들(140a, 140b)을 따라서 각각 이격 배치된 제 1 및 제 2 절연성 비드들(145a, 145b)을 형성할 수 있다. 예를 들어, 제 1 및 제 2 절연성 비드들(145a, 145b)은 다음과 같은 방법으로 형성할 수 있다.
먼저, 제 1 및 제 2 와이어들(140a, 140b)의 표면을 전처리(pre-treatment) 할 수 있다. 전처리 단계에서, 제 1 및 제 2 와이어들(140a, 140b)의 표면이 세정되고, 그 결과 제 1 및 제 2 와이어들(140a, 140b)의 습윤(wetting) 특성이 개선될 수 있다. 예를 들어, 전처리는 플라즈마 처리를 포함할 수 있다. 플라즈마 처리는 예컨대 아르곤(Ar), 또는 질소(N2) 기체의 플라즈마를 이용할 수 있다. 예를 들어, 플라즈마 처리는, 수십 내지 수백 와트의 파워로, 수십 내지 수백 초 동안 진행될 수 있다. 다른 예로, 전처리는 습식 세정을 포함할 수 있고, 그 외에도 다양한 세정 방법을 포함할 수 있다.
이어서, 제 1 및 제 2 와이어들(140a, 140b)의 표면에 절연성 액체 입자들을 분사시킬 수 있다. 분사된 절연성 액체 입자들은 제 1 및 제 2 와이어들(140a, 140b)의 표면에 구 모양 또는 달걀 모양으로 매달릴 수 있다. 특히, 전술한 전처리 단계를 거친 경우, 제 1 및 제 2 와이어들(140a, 140b)의 표면에 절연성 액체 입자 들의 안착율이 높아질 수 있고, 따라서 절연성 액체 입자들이 제 1 및 제 2 와이어들(140a, 140b)을 한바퀴 감싸도록 배치될 수 있다.
예를 들어, 절연성 액체 입자들의 분사는 공기 분사 또는 초음파 발진을 이용할 수 있다. 절연성 액체 입자들은 적절한 점도를 갖는 고분자 수지로부터 제 1 및 제 2 와이어들(140a, 140b)의 표면에 분사될 수 있다. 분사되는 공기 또는 초음파 발진의 세기는 절연성 액체 입자들의 안착율을 높이기 위해서 적절하게 제어될 수 있다. 절연성 액체 입자들의 일부는 패키지 기판(110), 제 1 반도체 칩(120) 및 제 2 반도체 칩(130)의 표면에도 분사될 수 있다.
예를 들어, 고분자 수지는 베이스 수지, 경화 촉진제, 접착력 증진제 및 솔벤트를 포함할 수 있다. 예를 들어, 베이스 수지는 폴리이미드 수지, 아크릴계 수지, 에폭시계 수지 또는 실리콘계 수지를 포함할 수 있다. 접착력 증진제는 제 1 및 제 2 절연성 비드들(145a, 145b)이 패키지 기판(110), 제 1 와이어들(140a) 및 제 2 와이어들(140b)에 잘 부착되도록 도와줄 수 있다.
솔벤트는 절연성 액체 입자들의 점도를 조절하기 위해서 고분자 수지에 포함될 수 있다. 절연성 액체 입자들의 점도가 낮아지면 제 1 및 제 2 절연성 비드들(145a, 145b)의 균일성이 좋아지지만, 그 점도가 너무 낮아지면 절연성 액체 입자들이 제 1 및 제 2 와이어들(140a, 140b) 표면에 부착되기 어려울 수 있다. 절연성 액체 입자들의 점도가 클수록 제 1 및 제 2 절연성 비드들(145a, 145b)의 크기가 커질 수 있지만, 그 점도가 너무 커지면 제 1 및 제 2 절연성 비드들(145a, 145b)의 균일성이 나빠질 수 있다. 절연성 액체 입자들은 수십 내지 수백 센티푸아 즈(centipoise; cps) 범위의 점도를 가질 수 있고, 예컨대 10 내지 500 cps, 바람직하게는 30 내지 100 cps 범위를 가질 수 있다. 이 경우, 솔벤트의 함량은 전체 함량의 50% 이내로 제어될 수 있다.
이어서, 절연성 액체 입자들을 1차 경화시킬 수 있다. 절연성 액체 입자들의 1차 경화는 열 또는 자외선을 단독으로 이용하거나 또는 이들을 혼용하여 이용할 수 있다. 1차 경화 단계에서, 솔벤트가 제거될 수 있다. 따라서, 솔벤트의 휘발 온도는 액체 입자들의 경화 온도보다 낮을 수 있다. 예를 들어, 에폭시계 수지는 약 70℃ 내외에서 경화될 수 있고, 폴리이미드 수지는 약 200℃ 내외에서 경화될 수 있다. 1차 경화 단계에서, 절연성 액체 입자들은 완전히 경화될 수도 있지만, 부분적으로 경화될 수도 있다.
도 7을 참조하면, 제 1 및 제 2 반도체 칩들(120, 130), 및 제 1 및 제 2 와이어들(140a, 140b)을 덮도록 몰딩 부재(150)를 패키지 기판(110) 상에 형성할 수 있다. 예를 들어, 몰딩 부재(150)는 성형 금형 내에 패키지 기판(110)을 배치하고, 성형 금형 내에 성형 수지, 예컨대 에폭시 몰딩 컴파운드를 주입하고 굳혀서 형성할 수 있다.
이 경우, 성형 수지의 흐름에도 불구하고, 제 1 및 제 2 절연성 비드들(145a, 145b)은 전술한 1 차 경화 단계에 의해서 제 1 및 제 2 와이어들(140a, 140b)에 고정될 수 있다.
이어서, 몰딩 부재(150)를 경화할 수 있다. 몰딩 부재(150)의 경화 동안, 제 1 및 제 2 절연성 비드들(145a, 145b)은 2차 경화될 수 있다. 몰딩 부재(150)의 경 화는 열 또는 자외선을 이용할 수 있다.
이어서, 패키지 기판(110)의 뒷면에 도전성 범프들(160)을 형성할 수 있다. 예를 들어, 도전성 범프들(160)을 솔더링 방법을 이용해서 형성할 수 있다.
도 5 내지 도 7에서는 도 1의 반도체 패키지(100)의 제조 방법을 예시적으로 설명하였으나, 이러한 제조 방법은 도 2 내지 도 4의 반도체 패키지들(200, 300, 400)에도 용이하게 적용될 수 있음은 자명하다.
도 8은 본 발명의 일 실험예에 따른 반도체 패키지를 보여주는 사진이다. 도 9는 도 8의 반도체 패키지의 일부분을 확대하여 보여주는 사진이다. 도 10은 도 8의 반도체 패키지의 일부 와이어의 단면을 보여주는 사진이다. 도 11은 도 8의 반도체 패키지의 와이어를 보여주는 사진이다. 도 8 내지 도 11의 반도체 패키지에서, 전처리는 아르곤 플라즈마를 이용하였다.
도 8을 참조하면, 패키지 기판(510) 상에 제 1 반도체 칩(520) 및 제 2 반도체 칩(530)이 적층되어 있다. 복수의 와이어들(540)의 양단은 제 2 반도체 칩(530) 및 패키지 기판(510)에 본딩되어 있다. 이에 따라서, 제 2 반도체 칩(530) 및 패키지 기판(510)이 와이어들(540)에 의해서 전기적으로 연결될 수 있다. 복수의 절연성 비드들(545)은 와이어들(540)을 한바퀴 감싸고 와이어들(540)을 따라서 이격 배치되었다.
도 9를 참조하면, 와이어들(540)의 길이가 길어서, 와이어들(540)이 제 1 반도체 칩(520) 위로 늘어져 있다. 하지만, 이 경우에도, 와이어들(540)을 감싸고 있 는 절연성 비드들(545)이 와이어들(540) 및 제 1 반도체 칩(520)의 직접적인 접촉을 막고 있다. 따라서, 와이어들(540)의 길이가 길어져도 제 1 반도체 칩(520) 및 와이어들(540)의 직접적인 접촉에 의한 전기적인 단선을 막을 수 있다. 제 1 반도체 칩(520)은 그 표면에 외부 단자를 가질 수 있고, 이러한 외부 단자와 와이어들(540)이 직접 접촉되면 오동작이 유발될 수 있다.
도 10 및 도 11을 참조하면, 와이어들(540)이 근접해서 배치된 경우에도, 절연성 비드들(545)이 와이어들(540)을 서로 절연시키는 것을 알 수 있다. 또한, 와이어들(540)의 표면에 절연성 비드들(545)이 연속되게 형성되지 않더라도, 와이어들(540)의 절연 효율이 높은 것을 알 수 있다. 따라서, 절연성 비드들(545)은 와이어들(540)을 감싸면서 임의의 개수로 와이어들(540)을 따라서 배치될 수 있다.
또한, 절연성 비드들(545)의 상당수가 와이어들(540)을 한바퀴 감싸고 있기 때문에, 와이어들(540)의 수평 피치 또는 수직 피치가 모두 감소될 수 있다. 따라서, 와이어들(540)을 수평으로 또는 수직으로 근접 배치할 수 있다. 이러한 구조는 멀티칩 패키지(MCP)에 매우 유리할 수 있다.
도 12는 본 발명의 다른 실험예에 따른 반도체 패키지에서 와이어를 보여주는 사진이다.
도 12를 참조하면, 절연성 비드들(545a)이 와이어들(540a)을 한바퀴 감싸고 있고, 구 또는 달걀 모양을 갖는다. 절연성 비드들(545a)은 도 11의 절연성 비드들(545)에 비해서 둥근 모양을 가질 수 있다. 이는 절연성 비드들(545a)을 형성하 기 위한 고분자 수지의 점성이 도 11의 절연성 비드들(545)을 형성하기 위한 고분자 수지의 점성보다 크기 때문이다. 따라서, 고분자 수지의 점성을 조절하면 절연성 비드들(545a)의 모양을 다양하게 제어할 수 있다는 것을 알 수 있다.
도 13은 일 비교예에 따른 반도체 패키지에서 와이어를 보여주는 사진이다. 이 비교예에서, 와이어의 표면 전처리 과정을 생략하고, 절연성 비드들이 형성되었다.
도 13을 참조하면, 절연성 비드들(545b)이 와이어들(540b)을 한바퀴 감싸지 못하고, 와이어들(540b)의 상부에만 주로 형성된 것을 알 수 있다. 이는 와이어들(540b) 표면 전처리가 생략되어, 와이어들(540b)의 습윤 특성이 나쁘기 때문으로 추정된다. 이 경우, 와이어들(540b) 사이의 접촉 또는 와이어들(540b)과 아래의 반도체 칩(미도시)의 접촉이 효과적으로 억제되기 어렵다.
도 14는 다른 비교예에 따른 반도체 패키지에서 와이어 스위핑을 보여주는 사진이고, 도 15는 도 14의 와이어의 단면을 보여주는 사진이다. 이 비교예에서, 절연성 비드들은 생략되었다.
도 14 및 도 15를 참조하면, 와이어 스위핑에 의해서 와이어들(640)이 심하게 이동된 것을 알 수 있다. 특히, 와이어들(640)의 가운데 부분이 밀려서 서로 접촉되어, 전기적인 단선일 일어난 것을 알 수 있다. 특히, 실험 결과에 의하면, 와이어들(640)이, 도 2에 도시된 바와 같이 범프 정방향 본딩을 갖는 경우, 와이어들(640)의 전기적인 단선에 의해서 약 22.49% 정도 불량이 발생했다. 와이어 들(640)이, 도 3에 도시된 바와 같이, 범프 역방향 본딩을 갖는 경우, 와이어들(640)의 전기적인 단선에 의해서 약 59.37% 정도 불량이 발생했다. 이와 같이, 범프 역방향 본딩의 경우에 불량 발생이 더 심한 이유는, 범프 역방향 본딩의 경우에 와이어들(640)의 루프 높이가 높아서 와이어 스위핑 정도가 더 심하기 때문이다.
하지만, 도 8 내지 도 12의 경우에는, 범프 정방향 본딩 또는 범프 역방향 본딩에 상관 없이, 불량은 전혀 발생하지 않았다(0%). 따라서, 절연성 비드들(545, 545a)이 와이어 스위핑 정도에 상관 없이 효과적으로 와이어들(540, 540a) 사이의 전기적인 단선을 막아주는 것을 알 수 있다.
도 16은 본 발명의 일 실시예에 따른 카드(700)를 보여주는 개략도이다.
도 16을 참조하면, 제어기(710)와 메모리(720)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(710)에서 명령을 내리면, 메모리(720)는 데이터를 전송할 수 있다. 이러한 카드(700)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드와 같은 메모리 장치에 이용될 수 있다.
메모리(720)는 도 1 내지 도 4의 반도체 패키지들(100, 200, 300, 400)의 어느 하나에 대응할 수 있다. 즉, 반도체 패키지들(100, 200, 300, 400)은 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시 메모리 및/또는 상전이 메모리(PRAM)를 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 시스템(800)을 보여주는 블록도이다.
도 17을 참조하면, 프로세서(810), 입/출력 장치(830) 및 메모리(820)는 버스(bus, 840)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(810)는 프로그램을 실행하고, 시스템(800)을 제어하는 역할을 할 수 있다. 입/출력 장치(830)는 시스템(800)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
메모리(820)는 도도 1 내지 도 4의 반도체 패키지들(100, 200, 300, 400)의 어느 하나에 대응할 수 있다. 예를 들어, 메모리(820)는 프로세서(810)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 나아가, 시스템(800)은 입/출력 장치(830)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
예를 들어, 이러한 시스템(800)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 패키지들에 따르면, 반도체 패키지들에서, 와이어들 의 전기적인 단선이 효과적으로 방지될 수 있다. 따라서, 반도체 패키지들의 신뢰성이 향상되고, 수율이 향상될 수 있다. 나아가, 반도체 패키지들의 디자인 자유도가 증가하고, 경쟁력 있는 제품 설계가 가능해진다.
또한, 본 발명에 따른 반도체 패키지들에 따르면, 와이어 스위핑이 발생하더라도, 와이어들의 두께를 낮출 수 있다. 와이어들의 두께가 감소함에 따라서, 고가의 금의 소모가 감소하여, 제조 원가가 크게 감소할 수 있다. 나아가, 와이어 길이를 길게 하더라도 와이어들 사이의 절연을 확보할 수 있어, 본 발명에 따른 반도체 패키지들은 높은 집적도를 갖는 멀티-칩 패키지에 용이하게 적용될 수 있다.
또한, 본 발명에 따른 반도체 패키지들의 제조 방법에 따르면, 와이어들의 전처리를 통해서, 와이어들을 감싸도록 절연성 비드들을 형성할 수 있다.

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  11. 패키지 기판 상에 하나 이상의 반도체 칩을 적층하는 단계;
    상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결하는 단계; 및
    상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성하는 단계를 포함하고, 상기 복수의 절연성 비드들을 형성하는 단계는,
    상기 하나 이상의 와이어의 표면을 전처리하는 단계;
    상기 하나 이상의 와이어의 표면에 복수의 절연성 액체 입자들을 분사시키는 단계; 및
    상기 복수의 절연성 액체 입자들을 경화시키는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 제 11 항에 있어서, 상기 전처리는 플라즈마 처리를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12 항에 있어서, 상기 플라즈마 처리는 아르곤(Ar) 또는 질소(N2) 기체의 플라즈마를 이용한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 11 항에 있어서, 상기 전처리는 습식 세정을 포함하는 것을 특징으로 하 는 반도체 패키지의 제조 방법.
  15. 패키지 기판 상에 하나 이상의 반도체 칩을 적층하는 단계;
    상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결하는 단계; 및
    상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성하는 단계를 포함하고,
    상기 복수의 절연성 액체 입자들을 분사시키는 단계는 공기 분사를 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 패키지 기판 상에 하나 이상의 반도체 칩을 적층하는 단계;
    상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결하는 단계; 및
    상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성하는 단계를 포함하고,
    상기 복수의 절연성 액체 입자들을 분사시키는 단계는 초음파 발진을 이용한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 패키지 기판 상에 하나 이상의 반도체 칩을 적층하는 단계;
    상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결하는 단계; 및
    상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성하는 단계를 포함하고,
    상기 복수의 절연성 액체 입자들을 경화시키는 단계는 열 또는 자외선을 이용한 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 11 항에 있어서, 상기 하나 이상의 반도체 칩 및 상기 하나 이상의 와이어를 덮는 몰딩 부재를 형성하는 단계; 및
    상기 몰딩 부재를 경화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 18 항에 있어서, 상기 몰딩 부재의 경화 동안에 상기 절연성 액체 입자들은 2차 경화되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 패키지 기판 상에 하나 이상의 반도체 칩을 적층하는 단계;
    상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결하는 단계; 및
    상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성하는 단계를 포함하고,
    상기 복수의 절연성 액체 입자들은 상기 하나 이상의 와이어에 흡착될 수 있도록 10 내지 500 센티푸아즈(cps) 범위의 점도를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 패키지 기판 상에 하나 이상의 반도체 칩을 적층하는 단계;
    상기 하나 이상의 반도체 칩 및 상기 패키지 기판을 하나 이상의 와이어를 이용하여 전기적으로 연결하는 단계; 및
    상기 하나 이상의 와이어를 한바퀴 감싸고 상기 하나 이상의 와이어를 따라서 서로 이격 배치된 복수의 절연성 비드들을 형성하는 단계를 포함하고,
    상기 복수의 절연성 액체 입자들은 폴리이미드 수지, 아크릴계 수지, 에폭시계 수지 또는 실리콘계 수지를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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