JP2007035853A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】外形寸法の異なる各種半導体チップを搭載可能とするリードフレームを提供する。
【解決手段】ダイボンドエリア3aと、ダイボンドエリア3aに4方向から接続する4本の吊りリード2と、4本の吊りリード2にそれぞれ所定の間隔を設けて形成された複数個のダイボンドエリア3bとを備えるリードフレーム1を用いることにより、互いに異なる外形寸法の半導体チップが提供された場合、半導体チップが搭載されるダイボンドエリア3bを変更し、同一のリードフレーム1を用いてパッケージに組み立てる。
【選択図】図1

Description

本発明は、半導体装置の製造技術に関し、特に、半導体チップを搭載するリードフレームの標準化に適用して有効な技術に関するものである。
種々の異なる半導体装置に適用可能なリードフレームを実現する様々な方法が提案されている。
例えば半導体チップの外形寸法に応じてリードの先端を適宜の長さに切断することにより、外形寸法の異なる各種半導体チップをダイパッド上に搭載可能としたリードフレームおよびその製造方法が開示されている(例えば特許文献1参照。)。
また、ダイパッドを廃止して、半導体ペレット搭載位置の中央に直線状に延在する支持リードを設け、この支持リードの上面に、予め熱可塑性樹脂で接着層を形成しておくことにより、種々のサイズの半導体ペレットに対応可能なリードフレームを形成する技術が開示されている(例えば、特許文献2参照。)。
また、半導体チップが複数に分散して配置された小形のタブによって支持されており、半導体チップが接着剤を介して、その裏面の4角に対応して分散配置された4個の小形の円形のタブによって支持されるリードフレームが開示されている(例えば、特許文献3参照。)。
特開平6−216303号公報(段落[0040]〜[0042]、図11、図12) 特開平8−64746号公報(段落[0039]、[0045]、[0046]、図1、図6) 国際特許公開WO02/069402号パンフレット(図3)
近年、半導体集積回路装置の製造形態が需要の多様化により他品種少量生産化しており、品種の増加に応じて、リードフレームも多くの種類を用意しなければならず、その管理が煩雑であり製造コストも増加している。そこで、例えば前述した特許文献1、2または3に開示された方法等により、リードフレームの標準化がなされている。しかし、半導体チップのサイズがさらに大きくなると、ダイパッドまたはリードフレームとの接着面積に対する半導体チップの面積割合が大きくなり、組立工程において半導体チップが回転ずれや剥がれを起こしたりする不具合が生じてしまう。この不具合は、特にダイパッドに半導体チップを搭載するダイボンド工程の直後に生じ易い。半導体チップをダイパッドに搭載した後は、キュア工程(またはクリーンキュア工程)において半導体チップとダイパッドとの間に介在する接着剤(ペースト材)を硬化させるが、ダイボンド工程とキュア工程とは異なる装置で行うため、半導体チップを搭載したリードフレームを装置間で搬送させる必要がある。しかしながら、硬化させる前の接着剤は粘度を有した状態であるため、この搬送中の振動により半導体チップが動いてしまう。
本発明の目的は、外形寸法の異なる各種半導体チップを搭載可能とするリードフレームを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、第1ダイボンドエリアと、第1ダイボンドエリアに4方向から接続する4本の吊りリードと、4本の吊りリードにそれぞれ所定の間隔を設けて形成された複数個の第2ダイボンドエリアとを備えるリードフレームを用意し、半導体チップの一面と第1ダイボンドエリアおよび複数個の第2ダイボンドエリアから選択された所定の第2ダイボンドエリアとをペースト材を介して接着する工程を含む半導体装置の製造方法であって、半導体チップが覆う第1ダイボンドエリアおよび選択された所定の第2ダイボンドエリアの全チップ搭載面の面積が半導体チップの一面の面積よりも小さいものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ダイボンドエリアを変更するだけで、同一のリードフレームに外形寸法の異なる各種半導体チップを搭載することができる。
本実施の形態においては、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
(実施の形態1)
本発明の実施の形態1による表面実装型パッケージの1つであるQFP(Quad Flat Package)の製造に用いるリードフレームを図1に示す平面図を用いて説明する。
リードフレーム1の半導体チップが搭載される中央部分には、円形のダイボンドエリア(第1ダイボンドエリア)3aが形成され、このダイボンドエリア3aに4本の吊りリード(または支持リード)2が4方向から接続されている。さらに、4本の吊りリード2には互いに対称の位置に複数個の円形のダイボンドエリア(第2ダイボンドエリア)3bが形成されている。吊りリード2の幅は、例えば0.3mm程度である。
ダイボンドエリア3a,3bの個々のチップ搭載面の面積は、その上に搭載される半導体チップの一面(例えば主面または裏面)の面積よりも遙かに小さく形成される。ダイボンドエリア3a,3bの直径(図1中に示すa)は、例えば0.5〜1.5mm程度であり、隣接するダイボンドエリア3a,3bの間隔(図1中に示すb)は、例えば0.4〜4mm程度である。従って、半導体チップで覆われるダイボンドエリア3a,3bの全チップ搭載面の面積は、半導体チップの一面の面積よりも小さくなる。しかし、複数個のダイボンドエリア3a,3bを用いて半導体チップを吊りリード2に接着できることから、ダイボンドエリア3a,3b上で半導体チップが回転ずれや剥がれを起こしたりする不具合を防止することができる。また、使用するダイボンドエリア3a,3bの位置および数は吊りリードに搭載される半導体チップの外形寸法に応じて決定することができるので、外形寸法が1mm×1mm程度の相対的に小さい半導体チップから、外形寸法が20mm×20mm程度の相対的に大きい半導体チップまで、種々の外形寸法の半導体チップを搭載することができる。
隣接する吊りリード2の間には、複数本のリード4が配置されている。吊りリード2およびリード4の中途部には、絶縁性の薄い合成樹脂フィルムからなるテープ5が枠状に形成されて接着されている。このテープ5の外側には、リード4の支持とモールド時における樹脂の溢出防止とを兼ねたダムバー6が枠状に各リード4間を連結するように形成されている。
リードフレーム1の最外周部は、単位フレームを複数連結している外枠7および単位フレーム間を分離するように形成されている内枠8からなり、外枠7の一部には、リードフレーム1をモールド金型に位置決めする際のガイドとなるガイド孔9が設けられている。
リードフレーム1を構成する吊りリード2,ダイボンドエリア3a,3b、リード4、ダムバー6、外枠7および内枠8は、42アロイやCuなどの導電材料からなる。リード4の一部を構成し、後に樹脂で封止されるインナーリード部4aの先端には、Agのメッキが施されている。図示はしないが、リードフレーム1は、これらの各部により構成される単位フレームを一方向に複数個連設した構成になっている。
次に、前述したリードフレーム1に搭載される半導体チップの例を図2〜図5に示す吊りリード部分の拡大平面図を用いて説明する。
図2は、相対的に外形寸法の小さい半導体チップ10を搭載するリードフレーム1の吊りリード部分を例示する。半導体チップ10の外形寸法に合わせて5箇所のダイボンドエリア3a,3bが選択され、その5箇所のダイボンドエリア3a,3b上にペースト材(図中、黒く塗りつぶした部分)11が塗布されて、半導体チップ10が接着される。選択された5箇所以外のダイボンドエリア3a,3bにはペースト材11は塗布されない。
図3は、相対的に外形寸法の大きい半導体チップ12を搭載するリードフレーム1の吊りリード部分を例示する。半導体チップ12の外形寸法に合わせて13箇所のダイボンドエリア3a,3bが選択され、その13箇所のダイボンドエリア3a,3b上にペースト材11が塗布されて、半導体チップ12が接着される。選択された13箇所以外のダイボンドエリア3a,3bにはペースト材11は塗布されない。
図4は、前記図3と同様に、相対的に外形寸法の大きい半導体チップ12を搭載するリードフレーム1の吊りリード部分を例示するが、半導体チップ12は、5箇所(半導体チップ12の中央部に対応する1箇所および半導体チップ12の外周部に対応する4箇所)のダイボンドエリア3a,3bに接着される。半導体チップ12の回転ずれや剥がれが大きな問題とならない場合は、半導体チップ12の外形寸法に合わせて選択したダイボンドエリア3a,3bのうち、部分的に接着することができる。これにより、ペースト材11の塗布が短時間で済み、またその塗布量も低減できるという利点がある。
図5は、互いに異なる外形寸法を有する2つの半導体チップ13,14を搭載するリードフレーム1の吊りリード部分を例示す。2つの半導体チップ13,14の外形寸法および配置に合わせて7箇所のダイボンドエリア3a,3bが選択され、その7箇所のダイボンドエリア3a,3b上にペースト材11が塗布されて、2つの半導体チップ13,14が接着される。選択された7箇所以外のダイボンドエリア3a,3bにはペースト材11は塗布されない。
図5に示すように、半導体装置の高機能化をはかるため、1つの半導体装置内に異なる種類の半導体チップを複数個搭載する場合がある。図5に示す半導体チップは、例えば符号13がコントローラチップであり、符号14がメモリ(SDRAM)である。また、半導体装置の薄型化のため、複数個の半導体チップは平置きに搭載することが要求される。
ダイボンドエリア3a,3bが中央部に対応する1箇所、およびその外周部に対応する4箇所の計5箇所しか形成されていない場合、2つの半導体チップ13,14を搭載すると、2つの半導体チップ13,14の距離(間隔)が狭いため、半導体チップを搭載するダイボンド工程において半導体チップ同士が接触する、または半導体チップを保持するコレットが先に搭載した半導体チップに接触する可能性がある。これにより半導体チップの割れなどの問題が生じる。
しかしながら、本実施の形態1では、吊りリード2の互いに対称の位置に複数個の円形のダイボンドエリア3bが形成されているので、2つの半導体チップ13,14の距離を遠ざけて搭載することができる。これにより、2つの半導体チップ同士の接触を防ぐことが可能である。
次に、前述したリードフレーム1を用いた半導体装置(QFP)の製造方法の一例を図6〜図11を用いて工程順に説明する。
まず、図6に示すように、リードフレーム1のダイボンドエリア3a,3b上に半導体チップを接着するためのペースト材11を塗布する。ここでは、前記図2に例示した半導体チップ10をリードフレーム1に搭載するとして、中心部の1個のダイボンドエリア3aとその周辺部の4個のダイボンドエリア3bにペースト材11を塗布する。ペースト材11の塗布は、例えばリードフレーム1のダイボンドエリア3a,3b上にディスペンサを使ってペースト材11を滴下することにより行う。ペースト材11は、例えば熱硬化性のエポキシ樹脂にAg粉末を混入させたものからなる。
次に、ペースト材11を塗布したダイボンドエリア3a,3b上にコレットを用いて半導体チップ10の位置を決める。続いて、リードフレーム1をヒートステージ上で加熱してペースト材11を硬化させる。加熱条件として、例えば温度200〜250℃程度、時間30秒〜1分程度を例示することができる。これにより、半導体チップ10の裏面とダイボンドエリア3a,3bとをペースト材11を介して接着する。なお、ペースト材11の硬化は、オーブンを使うこともできる。図7は、ダイボンドエリア3a,3b上に半導体チップ10を搭載する工程が完了したリードフレーム1の平面図である。
次に、図8および図9に示すように、ダイボンドエリア3a,3b上に搭載された半導体チップ10のボンディングパッド15とインナーリード部4aとの間をAuのワイヤ16によりボンディングして電気的に接続する。
次に、上記リードフレーム1をモールド金型に装着し、図10に示すように、半導体チップ10、ダイボンドエリア3a,3b、インナーリード部4aおよびワイヤ16をエポキシ樹脂などでモールドすることによりパッケージ本体17を形成してパッケージを組み立てる。続いて、リードフレーム1の不要箇所、すなわちパッケージ本体17の外部に露出したダムバー6、外枠7および内枠8などをプレスで切断除去し、最後にパッケージ本体17の外部に露出したリード4を所定の形状に形成することにより、図11に示す表面実装型の半導体装置18が完成する。
その後、半導体装置18をリフロー半田付け法により実装基板上に実装する。なお、半導体装置18が吸湿した場合、リフロー半田工程での高温に起因したパッケージ・クラックが発生する問題が生ずるが、ダイボンドエリア3a,3bの全チップ搭載面の面積をその上に搭載される半導体チップ10の面積よりも小さくできることから、リフロー・クラック耐性の向上した半導体装置18を提供することができる(例えば特開平6−216303号公報、[0059]、[0060]参照)。
なお、本実施の形態1では、半導体チップ10の裏面とダイボンドエリア3a,3bとをペースト材11を介して接着した半導体装置18を形成したが、図12に示すように、半導体チップ10の主面とダイボンドエリア3a,3bとをペースト材11を介して接着した、例えばLOC(Lead on Chip)構造の半導体装置19を形成することもできる。
このように、本実施の形態1によれば、互いに外形寸法が異なる半導体チップ(例えば半導体チップ10,12,13または14)が提供されても、半導体チップが搭載されるダイボンドエリア3a,3bを変更するだけで、同一のリードフレーム1を用いてパッケージに組み立てることができる。さらに、これにより、リードフレーム1を標準化することができて、互いに外形寸法の異なる半導体チップ毎にリードフレームを作成する手間が不要となる。
(実施の形態2)
本発明の実施の形態2によるリードフレームを図13に示す吊りリード部分の拡大平面図を用いて説明する。
前述した実施の形態1と相違する点は、リードフレームの半導体チップが搭載される2本の吊りリードが平行に配置されていることである。すなわち、前述した実施の形態1のリードフレーム1では、リードフレーム1の中央部に円形のダイボンドエリア3aが配置され、これに4本の吊りリード2が4方向から接続されていたが、本実施の形態2のリードフレームでは、図13に示すように、2本の吊りリード22が平行に配置されており、2本の吊りリード22にそれぞれ複数個の円形のダイボンドエリア23が形成されている。
吊りリード22の幅は、例えば0.3mm程度である。ダイボンドエリア23の直径および隣接するダイボンドエリア23の間隔は、前述したダイボンドエリア3bと同様であり、それぞれ例えば0.5〜1.5mm程度および0.4〜4mm程度である。また、吊りリード22に搭載される半導体チップの外形寸法に応じて、使用するダイボンドエリア23の位置および数が決定される。従って、外形寸法が1mm×1mm程度の相対的に小さい半導体チップから、外形寸法が20mm×20mm程度の相対的に大きい半導体チップまで、種々の外形寸法の半導体チップを搭載することができる。
次に、前述したリードフレームに搭載される半導体チップの例を図14および図15に示す吊りリード部分の拡大平面図を用いて説明する。
図14は、1つの半導体チップ24を搭載するリードフレームの吊りリード部分を例示する。半導体チップ24の外形寸法に合わせて12箇所のダイボンドエリア23が選択され、その12箇所のダイボンドエリア23上にペースト材11が塗布されて、2本の吊りリード23に渡って半導体チップ24が接着される。選択された12箇所以外のダイボンドエリア23にはペースト材11は塗布されない。
図15は、互いに異なる外形寸法を有する2つの半導体チップ25,26を搭載するリードフレームの吊りリード部分を例示す。2つの半導体チップ25,26の外形寸法および配置に合わせて10箇所のダイボンドエリア23が選択され、その10箇所のダイボンドエリア23上にペースト材11が塗布されて、2本の吊りリード23に渡って2つの半導体チップ25,26がそれぞれ接続される。選択された10箇所以外のダイボンドエリア23にはペースト材11は塗布されない。
なお、本実施の形態2では、リードフレームの吊りリード部分を2本の平行に配置され、複数個のダイボンドエリア23が形成された吊りリード23により構成するとしたが、半導体チップのダイボンドエリア23への接着強度や接着剤の最低塗布領域が確保できれば、リードフレームの吊りリード部分を1本の吊りリードで構成することもできる。
図16に、本実施の形態2の変形例である1本の吊りリード部分の拡大平面図を示す。1本の吊りリード27には複数個の円形のダイボンドエリア23が形成され、吊りリード27に搭載される半導体チップの外形寸法に応じて、使用するダイボンドエリア23の位置および数が決定される。
このように、本実施の形態2によれば、前述した実施の形態1と同様に、互いに外形寸法が異なる半導体チップを同一のリードフレームを用いてパッケージに組み立てることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば前記実施の形態では、ダイボンドエリアの形状を円形とした。これは、応力が掛かりにくい、製造が容易であるまたはペースト材が均一に塗布できる等の利点を有する理由からである。しかし、ダイボンドエリアの形状は円形に限らず、例えば楕円、矩形等であってもよい。
また、前記実施の形態では、表面実装型パッケージ、例えばQFPを製造するためのリードフレームに本発明を適用した場合について説明したが、例えばDIP(Dual In-line Package)のようなピン挿入型パッケージを製造するためのリードフレームに適用することもできる。
本発明の半導体装置の製造方法は、リードフレームの標準化を図ることにより、少量他品種に対応した安価なリードフレームの提供に利用することができる。
本発明の実施の形態1によるリードフレームの平面図である。 本発明の実施の形態1による半導体チップを搭載したリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態1による半導体チップを搭載したリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態1による半導体チップを搭載したリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態1による半導体チップを搭載したリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態1による半導体装置の製造工程を示すリードフレームの要部平面図である。 本発明の実施の形態1による半導体装置の製造工程を示すリードフレームの要部平面図である。 本発明の実施の形態1による半導体装置の製造工程を示すリードフレームの要部平面図である。 本発明の実施の形態1による半導体装置の製造工程を示すリードフレームの要部断面図である。 本発明の実施の形態1による半導体装置の製造工程を示す半導体装置の要部平面図である。 本発明の実施の形態1による半導体装置の製造工程を示す半導体装置の要部断面図である。 本発明の実施の形態1の変形例である半導体装置の要部断面図である。 本発明の実施の形態2によるリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態2による半導体チップを搭載したリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態2による半導体チップを搭載したリードフレームの吊りリード部分の拡大平面図である。 本発明の実施の形態2の変形例である吊りリード部分の拡大平面図である。
符号の説明
1 リードフレーム
2 吊りリード
3a ダイボンドエリア(第1ダイボンドエリア)
3b ダイボンドエリア(第2ダイボンドエリア)
4 リード
4a インナーリード部
5 テープ
6 ダムバー
7 外枠
8 内枠
9 ガイド孔
10 半導体チップ
11 ペースト材
12 半導体チップ
13 半導体チップ
14 半導体チップ
15 ボンディングパッド
16 ワイヤ
17 パッケージ本体
18 半導体装置
19 半導体装置
22 吊りリード
23 ダイボンドエリア
24 半導体チップ
25 半導体チップ
26 半導体チップ
27 吊りリード

Claims (6)

  1. (a)第1ダイボンドエリアと、前記第1ダイボンドエリアに4方向から接続する4本の吊りリードと、前記4本の吊りリードにそれぞれ所定の間隔を設けて形成された複数個の第2ダイボンドエリアと、前記4本の吊りリードの隣接間に配置された複数本のリードとを備えるリードフレームを用意する工程、
    (b)半導体チップの一面と前記第1ダイボンドエリアおよび前記複数個の第2ダイボンドエリアから選択された所定の第2ダイボンドエリアとをペースト材を介して接着する工程、
    (c)前記半導体チップの電極とこれに対応する前記リードフレームのインナーリードとをワイヤによって電気的に接続する工程、
    (d)前記半導体チップ、前記ワイヤ、前記第1ダイボンドエリアおよび前記複数個の第2ダイボンドエリアを、その全体を覆うように樹脂封止する工程、
    (e)前記複数本のリードを前記リードフレームから分離する工程を有し、
    前記半導体チップで覆われる前記第1ダイボンドエリアおよび前記選択された所定の第2ダイボンドエリアの全チップ搭載面の面積が、前記半導体チップの一面の面積よりも小さいことを特徴とする半導体装置の製造方法。
  2. (a)第1ダイボンドエリアと、前記第1ダイボンドエリアに4方向から接続する4本の吊りリードと、前記4本の吊りリードにそれぞれ所定の間隔を設けて形成された複数個の第2ダイボンドエリアと、前記4本の吊りリードの隣接間に配置された複数本のリードとを備えるリードフレームを用意する工程、
    (b)第1半導体チップの一面と前記複数個の第2ダイボンドエリアから選択された所定の第2ダイボンドエリアとをペースト材を介して接着する工程、
    (c)第2半導体チップの一面と前記選択された所定の第2ダイボンドエリアとは異なる前記複数個の第2ダイボンドエリアから選択された他の所定の第2ダイボンドエリアとをペースト材を介して接着する工程、
    (d)前記第1および第2半導体チップの電極とこれに対応する前記リードフレームのインナーリードとをワイヤによって電気的に接続する工程、
    (e)前記第1および第2半導体チップ、前記ワイヤ、前記第1ダイボンドエリアおよび前記複数個の第2ダイボンドエリアを、その全体を覆うように樹脂封止する工程、
    (f)前記複数本のリードを前記リードフレームから分離する工程を有し、
    前記第1半導体チップで覆われる前記選択された所定の第2ダイボンドエリアの全チップ搭載面の面積が、前記第1半導体チップの一面の面積よりも小さく、前記第2半導体チップで覆われる前記選択された他の所定の第2ダイボンドエリアの全チップ搭載面の面積が、前記第2半導体チップの一面の面積よりも小さいことを特徴とする半導体装置の製造方法。
  3. 請求項2記載の半導体装置の製造方法において、前記第1半導体チップまたは前記第2半導体チップの前記一面と前記第1ダイボンドエリアとをペースト材を介して接着する工程を含み、
    前記第1ダイボンドエリアの面積を含めた全チップ搭載面の面積が、前記第1半導体チップまたは前記第2半導体チップの一面の面積よりも小さいことを特徴とする半導体装置の製造方法。
  4. (a)平行に配置された2本の吊りリードと、前記2本の吊りリードにそれぞれ所定の間隔を設けて形成された複数個のダイボンドエリアと、前記2本の吊りリードの周囲に配置された複数本のリードとを備えるリードフレームを用意する工程、
    (b)半導体チップの一面と前記複数個のダイボンドエリアから選択された所定のダイボンドエリアとをペースト材を介して接着する工程、
    (c)前記半導体チップの電極とこれに対応する前記リードフレームのインナーリードとをワイヤによって電気的に接続する工程、
    (d)前記半導体チップ、前記ワイヤおよび前記複数個のダイボンドエリアを、その全体を覆うように樹脂封止する工程、
    (e)前記複数本のリードを前記リードフレームから分離する工程を有し、
    前記半導体チップで覆われる前記選択された所定のダイボンドエリアの全チップ搭載面の面積が、前記半導体チップの一面の面積よりも小さいことを特徴とする半導体装置の製造方法。
  5. (a)平行に配置された2本の吊りリードと、前記2本の吊りリードにそれぞれ所定の間隔を設けて形成された複数個のダイボンドエリアと、前記2本の吊りリードの周囲に配置された複数本のリードとを備えるリードフレームを用意する工程、
    (b)第1半導体チップの一面と前記複数個のダイボンドエリアから選択された所定のダイボンドエリアとをペースト材を介して接着する工程、
    (c)第2半導体チップの一面と前記選択された所定のダイボンドエリアとは異なる前記複数個のダイボンドエリアから選択された他の所定のダイボンドエリアとをペースト材を介して接着する工程、
    (d)前記第1および第2半導体チップの電極とこれに対応する前記リードフレームのインナーリードとをワイヤによって電気的に接続する工程、
    (e)前記第1および第2半導体チップ、前記ワイヤおよび前記複数個のダイボンドエリアを、その全体を覆うように樹脂封止する工程、
    (f)前記複数本のリードを前記リードフレームから分離する工程を有し、
    前記第1半導体チップで覆われる前記選択された所定のダイボンドエリアの全チップ搭載面の面積が、前記第1半導体チップの一面の面積よりも小さく、前記第2半導体チップで覆われる前記選択された他の所定のダイボンドエリアの全チップ搭載面の面積が、前記第2半導体チップの一面の面積よりも小さいことを特徴とする半導体装置の製造方法。
  6. (a)1本の吊りリードと、前記1本の吊りリードに所定の間隔を設けて形成された複数個のダイボンドエリアと、前記1本の吊りリードの両側に配置された複数本のリードとを備えるリードフレームを用意する工程、
    (b)半導体チップの一面と前記複数個のダイボンドエリアから選択された所定のダイボンドエリアとをペースト材を介して接着する工程、
    (c)前記半導体チップの電極とこれに対応する前記リードフレームのインナーリードとをワイヤによって電気的に接続する工程、
    (d)前記半導体チップ、前記ワイヤおよび前記複数個のダイボンドエリアを、その全体を覆うように樹脂封止する工程、
    (e)前記複数本のリードを前記リードフレームから分離する工程を有し、
    前記半導体チップで覆われる前記選択された所定のダイボンドエリアの全チップ搭載面の面積が、前記半導体チップの一面の面積よりも小さいことを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915719B2 (en) 2007-09-28 2011-03-29 Renesas Electronics Corporation Semiconductor device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125742U (ja) * 1984-02-03 1985-08-24 日本電気株式会社 混成集積回路用リ−ドフレ−ム
JPH0637234A (ja) * 1992-07-14 1994-02-10 Mitsubishi Electric Corp 半導体装置
JPH07297354A (ja) * 1994-03-31 1995-11-10 Hewlett Packard Co <Hp> 集積回路及び集積回路のピン割り当て方法及び実装方法
JPH08279585A (ja) * 1995-04-06 1996-10-22 Mitsui High Tec Inc リードフレームおよびその半導体装置
JP2000150765A (ja) * 1998-10-21 2000-05-30 Amkor Technology Inc 半導体集積回路プラスチックパッケ―ジ、およびそのパッケ―ジの製造のための超小型リ―ドフレ―ムおよび製造方法
JP2001210743A (ja) * 2000-01-24 2001-08-03 Nec Corp 半導体装置及びその製造方法
JP2001358286A (ja) * 2000-06-14 2001-12-26 Matsushita Electric Ind Co Ltd 半導体装置
JP2005142426A (ja) * 2003-11-07 2005-06-02 Sharp Corp マルチチップパッケージ構造

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60125742U (ja) * 1984-02-03 1985-08-24 日本電気株式会社 混成集積回路用リ−ドフレ−ム
JPH0637234A (ja) * 1992-07-14 1994-02-10 Mitsubishi Electric Corp 半導体装置
JPH07297354A (ja) * 1994-03-31 1995-11-10 Hewlett Packard Co <Hp> 集積回路及び集積回路のピン割り当て方法及び実装方法
JPH08279585A (ja) * 1995-04-06 1996-10-22 Mitsui High Tec Inc リードフレームおよびその半導体装置
JP2000150765A (ja) * 1998-10-21 2000-05-30 Amkor Technology Inc 半導体集積回路プラスチックパッケ―ジ、およびそのパッケ―ジの製造のための超小型リ―ドフレ―ムおよび製造方法
JP2001210743A (ja) * 2000-01-24 2001-08-03 Nec Corp 半導体装置及びその製造方法
JP2001358286A (ja) * 2000-06-14 2001-12-26 Matsushita Electric Ind Co Ltd 半導体装置
JP2005142426A (ja) * 2003-11-07 2005-06-02 Sharp Corp マルチチップパッケージ構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7915719B2 (en) 2007-09-28 2011-03-29 Renesas Electronics Corporation Semiconductor device

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