JP2001358286A - 半導体装置 - Google Patents
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Abstract
特に各半導体チップとリードとのワイヤーボンド安定性
の問題がある。 【解決手段】 チップ積層した半導体装置において、ダ
イパッド2は熱可塑性接着シート7の貼付面とは反対側
の面が樹脂モールド状態で封止樹脂6表面と同一平面上
に露出しているので、ダイパッド厚みと熱可塑性接着シ
ート7の厚みとの総和厚にて半導体チップの素子面から
の封止樹脂厚を一定に規制することができる。そして第
1の半導体チップ3fおよび第2の半導体チップ3sは
長方形状であって、一定量のオーバーハング量を形成し
て積層され、第1の半導体チップ3fの短辺側に対し
て、第2の半導体チップ3sの長辺側が直交するように
積層されている。これにより各半導体チップとインナー
リード部1aとは金属細線5f,5sで安定に接続され
ている。
Description
を薄型のパッケージに搭載したマルチチップタイプ、チ
ップ積層タイプの半導体装置に関するものである。
ケージの技術は、銅(Cu)合金または鉄−ニッケル
(Fe−Ni)系合金のリードフレームのダイパッド部
分に半導体チップがダイボンディングにより搭載され、
半導体チップのボンディングパッド(電極パッド)とリ
ードフレームのリード部の先端とが金(Au)線等の金
属細線でワイヤーボンディングされ、所定の形状を持っ
た金型にて樹脂モールドされてパッケージ体が構成され
たものである。
化、ローコスト化をたどってきた。
いて図面を参照しながら説明する。図6は従来の半導体
装置を示す主要な断面図である。図において一部、封止
樹脂を示す構成はドットでハッチング代用として示して
いる。
リードフレーム1のダイパッド2の部分に半導体チップ
3が接着剤4を介したダイボンディングにより搭載さ
れ、半導体チップ3のボンディングパッド(図示せず)
とリードフレーム1のインナーリード部1aの先端とが
金属細線5でワイヤーボンディングされて電気的接続が
なされ、所定の形状を持った金型にて封止樹脂6でモー
ルドされて半導体装置を構成したものである。そして樹
脂封止し、樹脂の硬化後は、金型から取り出された半導
体装置のリードフレーム1のアウターリード部1bがリ
ードフォーミング金型にて所定のリード形状に加工され
たものである。
接続や信号検査、信頼性試験が行われ、良品判定された
製品は梱包出荷される。
混載やアナログ/デジタル混載が急速に進行している
が、市場のコスト競争力はさらに進み、今や単に1チッ
プ化し混載化することがコスト競争に勝つ条件ではなく
なってきている。
る最適なチップを選択し、複数の半導体チップを1パッ
ケージ化する方が混載で1チップ化するよりは、はるか
に利益を上げる可能性が出てきた。その例としてチップ
積層タイプの半導体装置がある。
フレームを介してリードフレームのダイパッド上に第1
の半導体チップがダイボンディングされ、そのダイパッ
ドの裏面に第2の半導体チップがダイボンディングされ
た後、金属細線により各インナーリードとのワイヤーボ
ンド、封止樹脂による外囲のモールドがなされて2チッ
プ以上を1パッケージとしていた。
導体装置について説明する。
置の第1の構造例であり、図7(a)は2チップ搭載
型、図7(b)は図7(a)と同様な積層構造を有した
4チップ搭載型の半導体装置を示す主要断面図である。
図において一部、封止樹脂を示す構成はドットでハッチ
ング代用として示している。
は、リードフレーム1を介してリードフレーム1のダイ
パッド2上に第1の半導体チップ3fが接着剤4により
ダイボンディングされ、そのダイパッド2の裏面に第2
の半導体チップ3sの表面がダイボンディングされた
後、金属細線5f,5sにより第1,第2の半導体チッ
プ3f,3sと各インナーリード1aの同一表面とが電
気的に接続され、封止樹脂6による外囲のモールドがな
されて2チップ以上を1パッケージとしていた。
体装置の第2の構造例であり、図8(a)は2チップ搭
載型、図8(b)は図8(a)と同様な積層構造を有し
た4チップ搭載型の半導体装置を示す主要部分の断面図
である。
は、リードフレーム1を介してリードフレーム1のダイ
パッド2上に第1の半導体チップ3fが接着剤4により
ダイボンディングされ、そのダイパッド2の裏面に第2
の半導体チップ3sがダイボンディングされた後、金属
細線5f,5sにより第1,第2の半導体チップ3f,
3sと各インナーリード1aとが、各々表面と裏面で電
気的に接続され、封止樹脂6による外囲のモールドがな
されて2チップ以上を1パッケージとしていた。
体装置の第3の構造例であり、図9(a)は2チップ搭
載型、図9(b)は図9(a)と同様な積層構造を有し
た4チップ搭載型の半導体装置を示す主要部分の断面図
である。
は、リードフレーム1のダイパッド2上に第1の半導体
チップ3fの底面が接着剤4によりダイボンディングさ
れ、その第1の半導体チップ3fの表面に第2の半導体
チップ3sがその底面側で接着剤4を介してダイボンデ
ィングされた後、金属細線5f,5sにより第1,第2
の半導体チップ3f,3sと各インナーリード1aの同
一表面とが電気的に接続され、封止樹脂6による外囲の
モールドがなされて2チップ以上を1パッケージとして
いた。
の半導体装置において、特にチップ積層タイプの半導体
装置では、軽薄短小の傾向にある近年の半導体装置構造
に対して、あえて複数の半導体チップを搭載するため、
より半導体装置内部が高密度化し、信頼性低下や生産安
定性低下が懸念されている。
半導体装置において、具体的には積層化工法でのチップ
表面へのダメージ、ワイヤーボンド安定性、薄型パッケ
ージ対応での樹脂厚安定性、の各種問題がある。
導体装置の図7に示した構造では、半導体チップ素子面
上に別の半導体チップの裏面が搭載される場合で、この
場合は素子面への機械的ダメージ、バックバイアス等の
電気的ダメージ、接着剤からの化学的ダメージを解決す
る新材料と共に確実な密着を実現する新工法の開発が別
途必要になる。
の図8に示した構造では、リードフレームのダイパッド
の上下面に個々の第1,第2の半導体チップの各裏面を
接着させる構造であり、一見して半導体チップ表面への
各種ダメージはないように思われるが、第2の半導体チ
ップをダイボンディングやワイヤーボンディングする場
合、ダイパッドの反対面に存在する第1の半導体チップ
の素子面に対する損傷防止策の新工法の開発が別途必要
となる。
の図9に示した構造では、薄型パッケージに積層化させ
るためにリードフレームのダイパッドをモールドした封
止樹脂の表面に露出させる工法を採用しているが、樹脂
封止の際の高圧注入で露出面とモールド金型面の間に樹
脂バリが発生しやすく、最悪の場合は成形不良の恐れが
ある。
置では各種の問題と懸念事項があり、これら問題を解決
する新規構造の半導体装置が要望されるものである。ま
たさらに、時代の流れに沿った生産体制にすばやくシフ
トし、逆にすばやく撤退できるようにするためにも必要
最小限の技術、設備投資に抑え、既存設備で対応できる
半導体装置の構造が要望される。
題、特に近年にみるチップ積層型の半導体装置における
各種課題を解決し、高生産汎用性、高信頼性、低コス
ト、高密度実装に対応できる半導体装置を提供すること
を目的とする。
るために本発明の半導体装置は、電気的接続を得るため
のリードフレームを用い、前記リードフレームに対して
少なくとも2つ以上の半導体チップが搭載された半導体
装置において、リードフレームのダイパッドの主面上に
付設された熱可塑性接着シートと、前記熱可塑性接着シ
ートに対してその素子面側で前記ダイパッドに接着され
た第1の半導体チップと、前記第1の半導体チップの裏
面側に接着剤により積層接着された別の第2の半導体チ
ップと、前記第1の半導体チップと前記リードフレーム
のリード部の表面とを接続した第1の金属細線と、前記
第2の半導体チップと前記リード部の裏面とを接続した
第2の金属細線と、前記リードフレームのリード部の一
部および前記ダイパッドの他面を露出させて前記第1の
半導体チップ、第2の半導体チップおよび第1の金属細
線、第2の金属細線の領域を封止した封止樹脂とよりな
る半導体装置である。
を得るためのリードフレームを用い、リードフレームに
対して少なくとも3つ以上の半導体チップが搭載された
半導体装置であって、リードフレームのダイパッドの主
面上に付設された熱可塑性接着シートと、前記熱可塑性
接着シートに対してその素子面側で前記ダイパッドに接
着された第1の半導体チップと、前記第1の半導体チッ
プの裏面側に接着剤により積層接着された別の第2の半
導体チップと、前記第1の半導体チップの裏面側に接着
剤により積層接着された別の第3の半導体チップと、前
記第1の半導体チップとリードフレームのリード部の表
面とを接続した第1の金属細線と、前記第2の半導体チ
ップと前記リード部の裏面とを接続した第2の金属細線
と、前記第3の半導体チップと前記リード部の裏面とを
接続した第3の金属細線と、前記第2の半導体チップと
前記第3の半導体チップとを接続したチップ接続細線
と、前記リードフレームのリード部の一部および前記ダ
イパッド他面を露出させて前記第1の半導体チップ、第
2の半導体チップ、第3の半導体チップおよび第1の金
属細線、第2の金属細線、第3の金属細線、チップ接続
細線の領域を封止した封止樹脂とよりなる半導体装置で
ある。
プおよび第2の半導体チップは平面形状で長方形であっ
て、一定以上のオーバーハング量を有して積層されてい
る状態であり、前記第1の半導体チップの短辺側に対し
て、前記第2の半導体チップの長辺側が直交するように
積層されている半導体装置である。
される支持部を複数有したPSD(ポイントサポーテッ
ドダイパッド)形状であり、そのPSDの一面が封止樹
脂面と同一面に露出している半導体装置である。
り、積層チップ状態の半導体装置内における半導体チッ
プ位置の安定性確保、既存工法および設備の有効活用と
製造安定性確保、信頼性の確保、の3点が達成できるも
のである。
体チップおよび第2の半導体チップは平面形状で長方形
であって、一定以上のオーバーハング量を有して積層さ
れている状態であり、第1の半導体チップの短辺側に対
して、第2の半導体チップの長辺側が直交するように積
層されているので、各半導体チップとリード部とを金属
細線で接続する際の支障はなく、安定したワイヤーボン
ドができるものである。
施形態について図面を参照しながら説明する。
部分の断面図である。図1において、図1(a)は2チ
ップ積層型の半導体装置、図1(b)は3チップ積層型
の半導体装置を示す図である。図において一部、封止樹
脂を示す構成はドットでハッチング代用として示してい
る。
ドフレーム1のダイパッド2の裏面側に第1の半導体チ
ップ3fの表面が接着剤4によりダイボンディングさ
れ、その第1の半導体チップ3fの底面に第2の半導体
チップ3sがその底面側で接着剤4を介してダイボンデ
ィングされた構造であり、金属細線5f,5sにより第
1,第2の半導体チップ3f,3sと各インナーリード
1aの表面、裏面とが電気的に接続され、封止樹脂6に
よる外囲のモールドがなされて2チップ以上を1パッケ
ージ化している。
は、電気的接続を得るためのリードフレームを用い、リ
ードフレームに対して少なくとも2つの半導体チップが
搭載された半導体装置であって、リードフレーム1のダ
イパッド2の主面上に付設された接着剤としての熱可塑
性接着シート7と、その熱可塑性接着シート7に対して
その素子面側でダイパッド2に接着された第1の半導体
チップ3fと、第1の半導体チップ3fの裏面側に別の
接着剤4により接着された別の第2の半導体チップ3s
と、第1の半導体チップ3fとリードフレーム1のイン
ナーリード部1a先端部の表面とを接続した第1の金属
細線5fと、第2の半導体チップ3sとリードフレーム
のインナーリード部1a先端部の裏面とを接続した第2
の金属細線5sと、リードフレーム1のアウターリード
部1b、ダイパッド2の半導体チップが接着されない面
を露出させて第1の半導体チップ3f、第2の半導体チ
ップ3sおよび第1の金属細線5f、第2の金属細線5
sの領域を封止した封止樹脂6とよりなる半導体装置で
ある。
的接続を得るためのリードフレームを用い、リードフレ
ームに対して少なくとも3つの半導体チップが搭載され
た半導体装置であって、リードフレーム1のダイパッド
2の主面上に付設された接着剤としての熱可塑性接着シ
ート7と、その熱可塑性接着シート7に対してその素子
面側でダイパッド2に接着された第1の半導体チップ3
fと、第1の半導体チップ3fの裏面側に別の接着剤4
により接着された別の第2の半導体チップ3s、第3の
半導体チップ3tと、第1の半導体チップ3fとリード
フレーム1のインナーリード部1a先端部の表面とを接
続した第1の金属細線5fと、第2の半導体チップ3s
とリードフレームのインナーリード部1a先端部の裏面
とを接続した第2の金属細線5sと、第3の半導体チッ
プ3tとリードフレームのインナーリード部1a先端部
の裏面とを接続した第3の金属細線5tと、第2の半導
体チップ3sと第3の半導体チップ3tとを接続したチ
ップ接続細線8と、リードフレーム1のアウターリード
部1b、ダイパッド2の第1の半導体チップが接着され
ない面を露出させて第1の半導体チップ3f、第2の半
導体チップ3s、第3の半導体チップ3tおよび第1の
金属細線5f、第2の金属細線5s、第3の金属細線5
t、チップ接続細線8の領域を封止した封止樹脂6とよ
りなる半導体装置である。
ドフレーム1のダイパッド2の一面を封止樹脂6外に露
出させ、チップ積層した半導体装置であり、チップ積層
状態の半導体装置内における半導体チップ位置の安定性
を確保できるものである。またリードフレームのダイパ
ッドにおいて、熱可塑性接着シート7の貼付面とは反対
側の面が樹脂モールド状態で封止樹脂表面と同一平面上
に露出しているので、リードフレームのダイパッド厚み
と熱可塑性接着シート7の厚みとの総和厚にて半導体チ
ップの素子面からの封止樹脂厚を一定に規制することが
できる半導体装置である。また、第1の半導体チップ3
fおよび第2の半導体チップ3sは平面形状で長方形で
あって、一定量以上(500[μm])のオーバーハン
グ量を有して積層されている状態であり、第1の半導体
チップ3fの短辺側に対して、第2の半導体チップ3s
の長辺側が直交するように積層されている。これにより
各半導体チップとインナーリード部1aとは金属細線5
f,5sで安定に接続されている。
ベースで通称LOC(リードオンチップ)テープと呼ば
れている高耐熱テープ材であり、この材料を使用するこ
とによりリードフレームのダイパッドにAgペーストを
使用した場合よりも高半田耐熱性が得られるものであ
る。
ッド2は、半導体チップと接着される支持部を複数有し
たPSD(ポイントサポーテッドダイパッド)形状であ
り、そのPSDの一面が封止樹脂面に露出しているもの
であり、通常の四角形ダイパッドよりも露出面積を少な
くでき、信頼性を保持できるものである。
ついて説明する。
金型面に露出するように、所定の深さに曲げを施す。曲
げ部はリードフレームのダイパッドの4隅に接続された
延長上がパッケージのコーナーに向かうダイパッドサポ
ートリード上に施される。そしてダイパッド上には熱可
塑性接着シートが貼付けられるが、ダイパッドが複数の
支持部よりなるPSD(ポイントサポーテッドダイパッ
ド)形状であるため、熱可塑性接着シートも分割された
状態で貼付される。
第1の半導体チップのボンディングを実施する。この場
合の搭載設備は、通称LOC(リードオンチップ)ボン
ダーと呼ばれる設備を用い、リードフレームとダイシン
グ済みウエーハを設備に供給し、リードフレームのダイ
パッド上に貼付した熱可塑性接着シートをプリヒートと
呼ばれる予備加熱により加熱して粘着性を持たせる。
プは、本加熱用ステージに搬送された後、半導体チップ
表面、熱可塑性接着シート、ダイパッド、押さえ治具の
順番に縦に整列された状態で押さえ治具と本加熱ステー
ジのはさみ込みにより、第1の半導体チップの表面と熱
可塑性接着シートとダイパッドとを接着させる。
実施する。この場合の設備は、通称ダイスボンダーと呼
ばれる設備を用い、第1の半導体チップが搭載されたリ
ードフレームを格納したリードフレームマガジンとダイ
シング済みウエーハを供給する。リードフレームはこの
際反転させ、第1の半導体チップの裏面が上を向く方向
にする必要がある。
半導体チップの裏面に銀(Ag)ペースト等の接着剤を
塗布した後、第2の半導体チップをボンディングし、ペ
ーストを硬化させる。ペースト硬化にはインラインの硬
化炉を用いる。
第1の半導体チップと第2の半導体チップのサイズ差が
一定以上確保されていることが条件となる。すなわち同
チップサイズでは本工法をもってもワイヤーボンドが不
可能となる場合がある。この半導体チップのサイズにつ
いて、図面を参照しながら説明する。
る。各図において、(a)は平面図、(b)はダイパッ
ド2付近の断面図である。平面図においては、一部内部
構成を示すために透過した状態を示し、また断面図にお
いて一部、封止樹脂を示す構成はドットでハッチング代
用として示している。
体チップ3f,3sの縦と横のサイズがほぼ同一の場合
で正方形に近い場合はワイヤーボンドは不可能である。
sが長方形の場合でも同一方向に並ぶ場合はワイヤーボ
ンドは不可能である。ただし、図3のように第1,第2
の半導体チップ3f,3sが同一形状の長方形の場合で
も、90度で交差する場合はそのオーバーハング量9に
よってはワイヤーボンドは可能である。オーバーハング
の必要性はワイヤーボンド時のチップ保持用治具で通称
ヒータープレートが接するためである。
チップオーバーハング量9が一定条件をクリアした状態
であり、第1,第2の半導体チップ3f,3sが互いに
一定以上のオーバーハング量を有して積層されている。
好ましくは図4,図5に示すように、両半導体チップが
長方形であって、一定量以上のオーバーハング量を有し
て積層されている状態であり、第1の半導体チップ3f
の短辺側に対して、第2の半導体チップ3sの長辺側が
直交するように積層された状態である。オーバーハング
量9は半導体チップの厚みと設備の位置合わせ精度に依
存するが、半導体チップの厚みが200[μm]以下の
場合は位置合わせ後のオーバーハング量9は500[μ
m]以上確保しなければワイヤーボンド時に不具合が発
生し、安定したワイヤーボンドができない恐れがある。
オーバーハング量が問題となるのは第1の半導体チップ
3fのワイヤーボンド時である。第1の半導体チップ3
fのワイヤーボンドループ高さは、ダイパッド2厚と半
導体チップ貼付後の熱可塑性接着シート厚の総和より低
く低ループにしなければならない。
ィングを実施するが、この場合フレームを再度反転さ
せ、第2の半導体チップの素子面が上を向くようにしな
ければならない。第2の半導体チップのワイヤーボンド
時にはワイヤーボンド済みの第1の半導体チップのワイ
ヤーが治具や搬送系に接触しないようにしなければなら
ない。
ドフレームを投入するが、ダイパッド露出方向は任意に
変えられる。金型投入時のリードフレームのダイパッド
深さは金型が閉じた時にダイパッド面が金型に押しつけ
られるように、多少深めにしておく。このようにするこ
とで樹脂バリ等の発生を少なくでき、樹脂注入時の抵抗
にも耐えることができる。また、PSD構造では通常の
四角形ダイパッドよりも露出面積を少なくでき、樹脂バ
リの発生をさらに低減できる効果がある。封止成形後は
通常の製品加工を行う。
ドフレームのダイパッドの封止樹脂部からの露出と、熱
可塑性接着シートの厚みとリードフレーム厚との総和厚
で半導体チップの素子面と封止樹脂厚との一定間隔の確
保ができ、これにより200数十[μm]の封止樹脂厚
が安定に確保できる。なお、リードフレームは通常の厚
みで150[μm]前後であり、熱可塑性接着シートの
厚みは100[μm]前後である。
体チップの素子面とを接着させる熱可塑性接着シートの
貼付は、リードフレーム用ボンダー装置を活用すること
で、第1の半導体チップに対する第2の半導体チップの
ダイスボンディング、ワイヤーボンディング工程の2回
実施の安定性確保と、半導体チップへのダメージを防止
できる。さらに既存設備の展開活用により新規設備投資
による製造コストの増大を回避できる。また熱可塑性接
着シートが付設されたリードフレームとしては、通称L
OC工法に使用されるリードフレームとして入手可能で
ある。
可塑性接着シートの採用により、チップ積層型半導体装
置における半田耐熱性の向上と樹脂成形不良の低減が図
られる。PSD用リードフレームは薄型パッケージでの
半田耐熱向上や封止成形性向上に適した構造である。
ケージに2チップ以上の複数のチップを信頼性よく積層
することが可能となり、高生産汎用性、高信頼性、低コ
スト、高密度実装に対応することが可能な半導体装置を
実現できるものである。
ズを示す図
ズを示す図
ズを示す図
ズを示す図
Claims (4)
- 【請求項1】 電気的接続を得るためのリードフレーム
を用い、前記リードフレームに対して少なくとも2つ以
上の半導体チップが搭載された半導体装置において、リ
ードフレームのダイパッドの主面上に付設された熱可塑
性接着シートと、前記熱可塑性接着シートに対してその
素子面側で前記ダイパッドに接着された第1の半導体チ
ップと、前記第1の半導体チップの裏面側に接着剤によ
り積層接着された別の第2の半導体チップと、前記第1
の半導体チップと前記リードフレームのリード部の表面
とを接続した第1の金属細線と、前記第2の半導体チッ
プと前記リード部の裏面とを接続した第2の金属細線
と、前記リードフレームのリード部の一部および前記ダ
イパッドの他面を露出させて前記第1の半導体チップ、
第2の半導体チップおよび第1の金属細線、第2の金属
細線の領域を封止した封止樹脂とよりなることを特徴と
する半導体装置。 - 【請求項2】 電気的接続を得るためのリードフレーム
を用い、リードフレームに対して少なくとも3つ以上の
半導体チップが搭載された半導体装置であって、リード
フレームのダイパッドの主面上に付設された熱可塑性接
着シートと、前記熱可塑性接着シートに対してその素子
面側で前記ダイパッドに接着された第1の半導体チップ
と、前記第1の半導体チップの裏面側に接着剤により積
層接着された別の第2の半導体チップと、前記第1の半
導体チップの裏面側に接着剤により積層接着された別の
第3の半導体チップと、前記第1の半導体チップとリー
ドフレームのリード部の表面とを接続した第1の金属細
線と、前記第2の半導体チップと前記リード部の裏面と
を接続した第2の金属細線と、前記第3の半導体チップ
と前記リード部の裏面とを接続した第3の金属細線と、
前記第2の半導体チップと前記第3の半導体チップとを
接続したチップ接続細線と、前記リードフレームのリー
ド部の一部および前記ダイパッド他面を露出させて前記
第1の半導体チップ、第2の半導体チップ、第3の半導
体チップおよび第1の金属細線、第2の金属細線、第3
の金属細線、チップ接続細線の領域を封止した封止樹脂
とよりなることを特徴とする半導体装置。 - 【請求項3】 少なくとも第1の半導体チップおよび第
2の半導体チップは平面形状で長方形であって、一定以
上のオーバーハング量を有して積層されている状態であ
り、前記第1の半導体チップの短辺側に対して、前記第
2の半導体チップの長辺側が直交するように積層されて
いることを特徴とする請求項1または請求項2に記載の
半導体装置。 - 【請求項4】 ダイパッドは、半導体チップと接着され
る支持部を複数有したPSD(ポイントサポーテッドダ
イパッド)形状であり、そのPSDの一面が封止樹脂面
と同一面に露出していることを特徴とする請求項1また
は請求項2に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2000177958A JP3468206B2 (ja) | 2000-06-14 | 2000-06-14 | 半導体装置 |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000177958A JP3468206B2 (ja) | 2000-06-14 | 2000-06-14 | 半導体装置 |
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Publication Number | Publication Date |
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JP2001358286A true JP2001358286A (ja) | 2001-12-26 |
JP3468206B2 JP3468206B2 (ja) | 2003-11-17 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7009304B2 (en) | 2002-04-24 | 2006-03-07 | Renesas Technology Corp. | Resin-sealed semiconductor device |
JP2007035853A (ja) * | 2005-07-26 | 2007-02-08 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2007220708A (ja) * | 2006-02-14 | 2007-08-30 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPWO2016121764A1 (ja) * | 2015-01-26 | 2017-11-09 | 新日鐵住金株式会社 | 金属粒子及び導電性材料の粒子を用いた導電性接合材料並びに導電性接合構造 |
-
2000
- 2000-06-14 JP JP2000177958A patent/JP3468206B2/ja not_active Expired - Fee Related
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