JP2005183492A - 半導体装置 - Google Patents
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Abstract
【解決手段】 ダイパッド2は、中央の接着部10と、開口したスリット部11と、周縁部12とを有し、周縁部12は接着部10の外側周囲に形成され、スリット部11は接着部10を囲むように形成されて接着部10と周縁部12との間に位置し、接着部10に接着された第1の半導体チップ4の四隅4aが周縁部12に重なって支持され、スリット部11の一部分Pが第1の半導体チップ4の外側へはみ出している。
【選択図】 図5
Description
図10は従来の半導体装置31を示す主要な断面図であり、半導体装置31は、ダイパッド32に半導体チップ33が接着剤34を介したダイボンディングにより搭載され、半導体チップ33のボンディングパッド35とリード36の内端部36a(インナーリード)とが金属細線37でワイヤーボンディングされて電気的接続がなされ、所定の形状を持った金型にて封止樹脂38でモールドされて半導体装置31を構成したものである。そして樹脂モールドし、封止樹脂38の硬化後は、金型から取り出された半導体装置31のリード36の外端部36b(アウターリード)がリードフォーミング金型にて所定のリード形状に加工されたものである。
近年、LSIの発達はメモリー/ロジック混載やアナログ/デジタル混載が急速に進行しているが、市場のコスト競争力はさらに進み、今や単に1チップ化しチップ拡散プロセスにより混載化することが市場競争に勝つ条件ではなくなってきている。そこで最適なチップを選択し、複数の半導体チップを1パッケージ化する方が混載で1チップ化するよりは、利益を上げる可能性が出てきた。その例としてチップ積層タイプの半導体装置がある。
リードとダイパッドとを有し、
上記ダイパッドに、複数の四角形の半導体チップを積層して搭載し、
各半導体チップとリードとをワイヤボンディングした後に樹脂モールドしてパッケージングされる半導体装置であって、
上記ダイパッドは、中央の接着部と、開口したスリット部と、周縁部とを有し、
上記周縁部は接着部の外側周囲に形成され、
上記スリット部は接着部を囲むように形成されて接着部と周縁部との間に位置し、
上記複数の半導体チップのうちの接着部に接着された第1の半導体チップの四隅が周縁部に重なって支持され、
上記スリット部の一部分が第1の半導体チップの外側へはみ出しているものである。
本第2発明は、ダイパッドの周縁部は、第1の半導体チップの四隅に形成されたボンディングパッドの直下に位置しているものである。
本第3発明は、ダイパッドの総面積(すなわち接着部と周縁部との面積)をS1とし、接着部の面積をS2とし、スリット部の面積をS3とし、第1の半導体チップの面積をS4とすると、
(S3/S1)×100=40〜80%
(S4−S2)/S3×100=40〜80%
(S1/S4)×100=100〜150%
という上記3つの式の関係にあるものである。
本第4発明は、ダイパッドは複数の吊りリードに支持され、
上記吊りリードはダイパッドから半導体装置の対角線の方向へ連設され、
上記各吊りリードに、樹脂モールド後に樹脂の底面に露出する突起部が形成されており、
上記突起部は半導体装置の中心から所定範囲内のダイパッドの近傍に位置しているものである。
図1,図2に示すように、1は半導体装置であって、ダイパッド2の外方周囲に複数のリード3が配列されている。上記ダイパッド2上には第1の半導体チップ4が搭載され、さらに、第1の半導体チップ4上に第2の半導体チップ5が搭載されている。第1および第2の半導体チップ4,5は長方形であり、第1の半導体チップ4のアスペクト比(長辺の長さと短辺の長さとの比)がほぼ2:1に形成されている。また、第1および第2の半導体チップ4,5の周縁部に形成された複数のボンディングパッド6と各リード3の内端部3a(インナーリード部)とは金属細線7でワイヤボンディングされて電気的に接続されている。上記ワイヤボンディング後、封止樹脂8で樹脂モールドされてパッケージングされ、これにより、2個の半導体チップ4,5を1パッケージ化している。
(S4−S2)/S3×100=40〜80% (2)
(S1/S4)×100=100〜150% (3)
図2〜図4に示すように、上記ダイパッド2は4本の吊りリード17に支持されている。これら吊りリード17はダイパッド2の周縁部12の四隅端部から半導体装置1のパッケージの対角線方向へ連設されている。各吊りリード17にはそれぞれ、樹脂モールド後に封止樹脂8の底面に露出する下向きの突起部18が形成されている。半導体装置1のパッケージの中央Oから対角線方向の四隅部までの距離をAとし、上記中央Oから突起部18までの距離をBとすると、突起部18は下記の(4)式に示すように中央Oから所定範囲内に位置している。
また、図2に示すように、第2の半導体チップ5は接着シート20(接着剤の一例)を介して第1の半導体チップ4上に接着されている。
半導体装置1を製造する場合、ダイパッド2の接着部10に第1の半導体チップ4を接着し、第1の半導体チップ4に第2の半導体チップ5を接着し、第1および第2の半導体チップ4,5と各リード3とをワイヤボンディングした後、封止樹脂8で樹脂モールドする。
また、上記(1)〜(3)式により、ダイパッド2の大きさと第1の半導体チップ4の大きさとが最適な関係に保たれる。尚、上記ダイパッド2の総面積S1が第1の半導体チップ4の裏面の面積S4に対して大き過ぎると、封止樹脂8のダイパッド2の裏面への充填性が阻害される恐れがあり、この対策として、上記のように、(S1/S4)×100=100〜150%の範囲とすることにより、第1の半導体チップ4に対するダイパッド2のサイズが限定され、封止樹脂8のダイパッド2の裏面への充填性が向上するといったメリットがある。
上記第1の実施の形態では、長方形の第1の半導体チップ4を用いたが、第2の実施の形態として、図6に示すように、アスペクト比が1:1となる正方形の第1の半導体チップ4を用いてもよい。
上記各実施の形態では、図2に示すように、2個の半導体チップ4,5を1パッケージ化しているが、3個以上の半導体チップを1パッケージ化してもよい。
2 ダイパッド
3 リード
4 第1の半導体チップ
4a 四隅
5 第2の半導体チップ
6 ボンディングパッド
10 接着部
11 スリット部
12 周縁部
17 吊りリード
18 突起部
P 一部分
Claims (4)
- リードとダイパッドとを有し、
上記ダイパッドに、複数の四角形の半導体チップを積層して搭載し、
各半導体チップとリードとをワイヤボンディングした後に樹脂モールドしてパッケージングされる半導体装置であって、
上記ダイパッドは、中央の接着部と、開口したスリット部と、周縁部とを有し、
上記周縁部は接着部の外側周囲に形成され、
上記スリット部は接着部を囲むように形成されて接着部と周縁部との間に位置し、
上記複数の半導体チップのうちの接着部に接着された第1の半導体チップの四隅が周縁部に重なって支持され、
上記スリット部の一部分が第1の半導体チップの外側へはみ出していることを特徴とする半導体装置。 - ダイパッドの周縁部は、第1の半導体チップの四隅に形成されたボンディングパッドの直下に位置していることを特徴とする請求項1記載の半導体装置。
- ダイパッドの総面積(すなわち接着部と周縁部との面積)をS1とし、接着部の面積をS2とし、スリット部の面積をS3とし、第1の半導体チップの面積をS4とすると、
(S3/S1)×100=40〜80%
(S4−S2)/S3×100=40〜80%
(S1/S4)×100=100〜150%
という上記3つの式の関係にあることを特徴とする請求項1又は請求項2記載の半導体装置。 - ダイパッドは複数の吊りリードに支持され、
上記吊りリードはダイパッドから半導体装置の対角線の方向へ連設され、
上記各吊りリードに、樹脂モールド後に樹脂の底面に露出する突起部が形成されており、
上記突起部は半導体装置の中心から所定範囲内のダイパッドの近傍に位置していることを特徴とする請求項1から請求項3のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003418809A JP2005183492A (ja) | 2003-12-17 | 2003-12-17 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2003418809A JP2005183492A (ja) | 2003-12-17 | 2003-12-17 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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Family Applications (1)
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Country | Link |
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JP (1) | JP2005183492A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100438033C (zh) * | 2005-10-11 | 2008-11-26 | 台湾积体电路制造股份有限公司 | 半导体芯片以及包含该半导体芯片的封装及电子装置 |
JP2010212444A (ja) * | 2009-03-10 | 2010-09-24 | Yazaki Corp | コンデンサの取り付け構造 |
US8188583B2 (en) | 2009-03-31 | 2012-05-29 | Renesas Electronics Corporation | Semiconductor device and method of manufacturing same |
-
2003
- 2003-12-17 JP JP2003418809A patent/JP2005183492A/ja active Pending
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