KR20070015014A - 적층형 다이 패키지의 제작 방법 - Google Patents

적층형 다이 패키지의 제작 방법 Download PDF

Info

Publication number
KR20070015014A
KR20070015014A KR1020060070595A KR20060070595A KR20070015014A KR 20070015014 A KR20070015014 A KR 20070015014A KR 1020060070595 A KR1020060070595 A KR 1020060070595A KR 20060070595 A KR20060070595 A KR 20060070595A KR 20070015014 A KR20070015014 A KR 20070015014A
Authority
KR
South Korea
Prior art keywords
die
base carrier
adhesive
bumps
wires
Prior art date
Application number
KR1020060070595A
Other languages
English (en)
Inventor
아미누딘 이스마일
와이 예우 로
콩 비 티우
쳉 초이 용
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20070015014A publication Critical patent/KR20070015014A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/3201—Structure
    • H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
    • H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48475—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L2224/743—Apparatus for manufacturing layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)

Abstract

제1 IC(integrated circuit) 다이(52)를 베이스 캐리어(56)에 부착시키고 전기적으로 접속시키는 단계를 포함하는 적층형 다이 패키지(50) 제작 방법. 복수개의 연속적인 접착재(54) 층들(54A, 54B 및 54C)이 제1 다이(52)상에 형성된다. 제2 다이(72)는, 연속적인 접착재 층들(54A, 54B 및 54C)이 제1 다이(52)와 제2 다이(72) 사이에서 소정 간격(H)을 유지하도록, 접착재(54)로써 제1 다이(52)에 부착된다. 제2 다이(72)는 베이스 캐리어(56)에 전기적으로 접속된다.
IC 다이, 베이스 캐리어, 적층형 다이 패키지, 접착재

Description

적층형 다이 패키지의 제작 방법{METHOD OF MAKING A STACKED DIE PACKAGE}
도 1은 기존의 적층형 다이 패키지의 확대 단면도이다.
도 2는 본 발명의 실시예에 따라 그 위에 복수개의 접착재 층들이 형성되어 있는 제1 또는 하부 다이의 확대 단면도이다.
도 3은 제2 또는 상부 다이를 포함하는 도 2의 하부 다이의 확대 단면도이다.
도 4는 본 발명의 다른 실시예에 따라 리버스 본딩(reverse bonding)에 의해 베이스 캐리어에 커플링되어 있는 하부 다이의 확대 단면도이다.
도 5는 그 위에 복수개의 접착재 층들이 형성되어 있는 도 4의 하부 다이의 확대 단면도이다.
도 6은 그 위에 상부 다이가 적층되어 있는 도 5의 하부 다이 및 접착재 층들의 확대 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
50 : 적층형 다이 패키지
52 : 제1 IC 다이
54 : : 접착재
54A, 54B, 54C : 연속적인 접착재 층
56 : 베이스 캐리어
72 : 제2 IC 다이
본 발명은 일반적으로 IC들(integrated circuits)의 패키지화에 관한 것으로서, 좀더 구체적으로는, 적층형 다이 패키지(stacked die package)를 제작하는 방법에 관한 것이다.
적층형 다이 패키지들은 단일 패키지내에 적층된 2 이상의 다이들을 갖는 것으로 특징지워진다. 단일 패키지내에 2 이상의 다이들을 적층하는 것은, 그것의 밑넓이를 증가시키지 않으면서, 패키지의 기능적 통합을 증가시킨다. 도 1은 기존의 적층형 다이 패키지(10)를 나타낸다. 패키지(10)는 하부 다이(12), 베이스 캐리어(14;base carrier), 및 상부 다이(16)를 포함한다. 하부 다이(12)는 제1 접착층(18)에 의해 베이스 캐리어(14)에 부착된다. 하부 및 상부 다이들(12 및 16)상의 (도시되지 않은) 다이 본딩 패드들은, 와이어 본딩(wirebonding)을 통해, 각각, 제1 와이어들(20) 및 제2 와이어들(22)에 의해 베이스 캐리어(14)에 전기적으로 접속된다. 하부 및 상부 다이들(12, 16)과 제1 및 제2 와이어들(20, 22)은 레진(24)으로 봉합되어, 적층형 다이 패키지(10)를 형성한다. 도 1로부터 알 수 있는 바와 같이, 하부와 상부 다이들(12, 16) 사이에서는, 상부 다이(16)가 하부 다이(12)에 부착될 때 제1 와이어들(20)이 손상되는 것을 방지하기 위해, 충분히 큰 간격이 요 구된다. 따라서, 기존의 관행은, 하부와 상부 다이들(12 및 16) 사이에서 적당한 간격을 허용하기 위해, 통상적으로 공백의 실리콘 다이(blank silicon die)인 스페이서(26;spacer)를 사용하는 것이었다. 스페이서(26)는 제2 접착층(28)에 의해 하부 다이(12)에 부착되고, 다음으로, 상부 다이(16)는 제 3 접착층(30)에 의해 스페이서(26)에 부착된다. 적층형 다이 패키지들에 공백의 실리콘 다이들을 사용하는 것이, 상부 다이(16)를 적층할 때, 제1 와이어들(20)이 손상되는 문제점을 해결하기는 하지만, 프로세스 리드 타임(process lead time) 및 제조 비용을 증가시킨다.
상기한 관점에서, 공백의 실리콘 다이를 필요로 하지 않는, 적층형 다이 패키지를 제작하는 값싼 방법을 갖는 것이 바람직스러울 것이다.
본 발명의 바람직한 실시예들에 대한 다음의 상세한 설명은, 첨부된 도면들과 함께 판독될 때, 양호하게 이해될 것이다. 본 발명은, 유사한 참조 번호들이 유사한 요소들을 지시하는 첨부 도면들에 의해 일례로써 예시되며 그에 의해 한정되는 것은 아니다. 도면들이 축척대로 설계될 필요는 없으며, 발명에 대한 용이한 이해를 위해 간략화되었다는 것을 이해할 수 있어야 한다.
발명의 상세한 설명
첨부된 도면들과 관련하여 다음에서 기술되는 상세한 설명은 본 발명의 현재적으로 바람직한 실시예들을 설명하기 위한 것이고, 본 발명이 실시될 수 있는 유일한 형태를 표현하려는 것은 아니다. 본 발명의 정신 및 범위내에 포함될 상이한 실시예들에 의해 동일한 또는 등가의 펑크션들이 실현될 수 있다는 것을 이해할 수 있을 것이다. 간략화를 위해, 본 발명을 예시하는데 사용되는 일례들은 2개의 적층 다이들을 가진 패키지만을 참조한다. 그러나, 동일한 발명이 실제로는 2 이상의 적층 다이들을 가진 패키지들에도 적용될 수 있다. 도면들에서, 유사한 참조 번호들은 전체에 걸쳐 유사한 소자들을 지시하는데 사용된다.
본 발명은 적층형 다이 패키지를 제작하는 방법으로서, 제1 IC 다이를 베이스 캐리어에 부착시키고 전기적으로 접속시키는 단계를 포함하는 방법을 제공한다. 복수개의 연속적인 접착재 층들이 제1 다이상에 형성된다. 제2 다이는, 연속적인 접착재 층들이 제1 다이와 제2 다이 사이에서 소정 간격을 유지하도록, 접착재로써 제1 다이에 부착된다. 제2 다이는 베이스 캐리어에 전기적으로 접속된다.
또한, 본 발명은 적층형 다이 패키지를 제작하는 방법으로서, 하부면 및 상부면을 가진 제1 IC 다이를 베이스 캐리어에 부착시키는 단계를 포함하는 방법을 제공한다. 상부면은 중심 영역(central area) 및 주변 영역(peripheral area)을 가진다. 주변 영역은 복수개의 제1 다이 본딩 패드들을 포함한다. 제1 다이의 하부면은 베이스 캐리어의 위쪽(top side)에 부착된다. 제1 다이는, 제1 와이어들을 제1 다이 본딩 패드들에 그리고 베이스 캐리어의 위쪽에 와이어 본딩하는 것에 의해, 베이스 캐리어에 전기적으로 접속된다. 복수개의 연속적인 접착재 층들이 제1 다이 상부면의 중심 영역상에 형성된다. 제2 다이의 하부면은, 연속적인 접착재 층들이 제1 다이와 제2 다이 사이에서 소정 간격을 유지하도록, 접착재로써 제1 다이의 상부면에 부착된다. 제2 다이는 그것의 상부면에 위치하는 복수개의 제2 다 이 본딩 패드들을 포함한다. 제2 다이는, 제2 와이어들을 제2 다이 본딩 패드들에 그리고 베이스 캐리어의 위쪽에 와이어 본딩하는 것에 의해, 베이스 캐리어에 전기적으로 접속된다. 마지막으로, 제1 및 제2 다이들, 제1 및 제2 와이어들과 적어도 일부의 베이스 캐리어는 캡슐화(encapsulation)된다.
본 발명은 부가적으로, 적층형 다이 패키지를 제작하는 방법으로서, 하부면과 상부면을 가진 제1 IC 다이를 베이스 캐리어에 부착시키는 단계를 포함하는 방법을 제공한다. 상부면은 중심 영역 및 주변 영역을 가진다. 주변 영역은 복수개의 제1 다이 본딩 패드들을 포함한다. 제1 다이의 하부면은 베이스 캐리어의 위쪽에 부착된다. 복수개의 제1 범프들이 제1 다이 본딩 패드들의 개개 패드들상에 형성된다. 제1 다이는, 복수개의 스티치 본드들이 제1 범프들상에 형성되도록, 제1 와이어들을 베이스 캐리어의 위쪽으로부터 제1 다이 본딩 패드들상의 제1 범프들로 리버스 본딩하는 것에 의해, 베이스 캐리어에 전기적으로 접속된다. 복수개의 제2 범프들이 스티치 본드들상에 형성된다. 복수개의 연속적인 접착재 층들이 제1 다이 상부면의 중심 영역상에 형성된다. 제1 및 제2 범프들은, 제1 다이의 주변 영역 주위에, 접착재를 포함하기 위한 월(wall)을 형성한다. 제2 다이의 하부면은, 연속적인 접착재 층들이 제1 다이와 제2 다이 사이에서 소정 간격을 유지하도록, 접착재로써 제1 다이의 상부면에 부착된다. 제2 다이는 그것의 상부면에 위치하는 복수개의 제2 다이 본딩 패드들을 포함한다. 제2 다이는, 제2 와이어들을 제2 다이 본딩 패드들에 그리고 베이스 캐리어의 위쪽에 와이어 본딩하는 것에 의해, 베이스 캐리어에 전기적으로 접속된다. 마지막으로, 제1 및 제2 다이들, 제1 및 제2 와이어들과 적어도 일부의 베이스 캐리어는 캡슐화된다.
도 2 및 도 3은, 본 발명의 실시예에 따라 적층형 다이 패키지(50)를 제작하는 방법을 예시하는 확대 단면도들이다.
이제 도 2를 참조하면, 그 위에 복수개의 연속적인 접착재 층들(54A, 54B, 및 54C)이 형성되어 있는 제1 또는 하부 IC 다이(52)가 도시되어 있다. 제1 다이(52)는 베이스 캐리어 또는 기판(56)에 부착되고 전기적으로 접속된다.
제1 다이(52)는 하부면(58) 및 상부면(60)을 가진다. 상부면(60)은 (도시되지 않은) 중심 영역 및 (도시되지 않은) 주변 영역을 포함한다. 제1 다이(52)의 하부면(58)은 (도시되지 않은) 접착제로써 베이스 캐리어(56)의 위쪽(62)에 부착된다. 접착제는, 접착 테이프, 열가소성 접착제, 에폭시 재료 등과 같은, 임의의 적당한 접착재일 수 있다. IC 다이를 베이스 캐리어에 부착시키기 위한 이러한 접착제들은 당업자들에게 널리 공지되어 있다.
제1 다이(52)는 제1 와이어들(64)에 의해 베이스 캐리어(56)에 전기적으로 접속된다. 이러한 특정 일례에서, 제1 와이어들(64)은 제1 다이(52) 주변 영역상의 복수개의 제1 다이 본딩 패드들(66)에 그리고 베이스 캐리어(58)의 위쪽(62)에 와이어 본딩된다. 적당한 본드 와이어들은 통상적으로, 대개 구리 또는 금으로 형성된, 전도성의 금속 와이어들을 구비한다.
연속적인 접착재 층들(54A, 54B 및 54C)은 제1 다이(52) 중심 영역상의 다수 도포들에서 접착재(54)를 디스펜싱(dispensing)하는 것에 의해 형성된다. 이러한 특정 일례에서, 접착재(54)는 제1 다이(52) 상부면(60)의 중심 영역상의 다수 도포 들에서 비경화(uncured) 또는 소프트 상태로 디스펜싱된다. 각각의 도포 이후에, 접착재(54)는 특정 시간 동안의 노출 및/또는 가열을 통해 경화된다. 선행층(54A 및 54B)이, 각각, 사실상 경화되었을 때, 다시 말해, 선행층(54A, 54B)을 구성하는 접착재(54)가 젤형의 유연성이 있는 상태일 때, 각각의 후속층(54B 및 54C)을 위한 접착재가 디스펜싱된다. 경화의 정도는, 당업자들에게 공지되어 있는 바와 같이, (도시되지 않은) 가열기 블록에서의 온도를 조정하는 것에 의해 제어될 수 있다.
완전히 경화되었을 때, 연속적인 접착재 층들(54A, 54B 및 54C)은, 후술되는 바와 같이, 제2 또는 상부 다이를 제1 다이(52)에 대해 유지하는데 필요한 기계적 강도를 제공한다. 연속적인 접착재 층들(54A, 54B 및 54C)은, 당업자들에게 공지되어 있는 바와 같이, 바늘(68) 및 (도시되지 않은) 주입기 또는 에폭시 댐 기입기(epoxy dam writer)에 의한 것과 같은, 다수 방법들로 제1 다이(52)상에 형성될 수 있다. 이러한 특정 일례에서, 접착재의 각 층(54A, 54B 및 54C)은 두께가 약 1.5 밀(mil) 내지 약 2.0 밀 사이이다. 그러나, 본 발명이 각 층(54A, 54B 및 54C)의 두께의 의해 한정되는 것은 아니라는 것을 이해할 수 있어야 한다. 각 층(54A, 54B 및 54C)의 두께는, 접착재(54)가 디스펜싱되는 바늘(68)의 사이즈를 변경하는 것에 의해 달라질 수 있다.
이러한 특정 일례의 접착재(54)는 제1 와이어들(64)과 접촉하지 않지만, 당업자들이라면, 접착재(54)가, 다른 실시예들에서는, 제1 다이(52)의 제1 와이어들(64)과 제1 본딩 패드들(66) 사이에 형성된 와이어 본드들(70)과 접촉하거나 와이어 본드들(70)을 커버함으로써 그들 사이의 본드를 보강할 수도 있다. 접착 재(54)는 일 다이를 다른 다이에 부착시키는데 사용되는 통상적인 접착제들 중 하나일 수 있다. 통상적인 접착제들은 에폭시, 시안산염 에스테르 및 폴리미드를 포함한다. 접착재(54)는, 당업자들에게 공지되어 있는 바와 같이, 즉석 경화재(snap cure material)인 것이 바람직스럽다.
이제 도 3을 참조하면, 제2 또는 상부 다이(72)가 제1 다이(52)에 적층되어 있는 적층형 다이 패키지(50)가 도시되어 있다. 좀더 구체적으로, 제2 또는 상부 다이(72)의 하부면은 접착재(54)로써 제1 다이(52)의 상부면(60)에 부착된다. 제2 다이(72)의 하부면은, 이 경우, 54C 계층인, 접착재(54)의 최상층에 부착된다. 접착재의 층들(54A, 54B 및 54C)은, 제2 다이(72)가 제1 와이어들(64)의 본딩 패드들(66)로의 전기 접속(와이어 본드)을 손상시키지 않는다는 것을 보장하기 위해, 제1과 제2 다이들(52 및 72) 사이에서 적당한 간격을 보장한다.
제2 다이(72)는 베이스 캐리어(56)에 전기적으로 접속되고, 베이스 캐리어(56)는 제1 및 제2 다이들(52 및 72)을 서로 그리고 다른 컴포넌트들 또는 장치들에 전기적으로 접속하기 위한 상호 접속 네트워크를 제공한다. 이러한 특정 일례에서, 제2 다이(72)는, 제2 다이(72)의 상부면에 위치하는 복수개의 제2 다이 본딩 패드들(76)에 그리고 베이스 캐리어(56) 위쪽(62)의 대응되는 패드들에 와이어 본딩되는 제2 와이어들(74)로써 베이스 캐리어(56)에 전기적으로 접속된다. 제2 와이어들(74)은 제1 와이어들(64)과 동일 유형인 것이 바람직스럽다.
마지막으로, 제1 및 제2 다이들(52 및 70), 제1 및 제2 와이어들(66 및 74)과 적어도 일부의 베이스 캐리어(56)는 레진과 같은 인캡슐런트(78;encapsulant)로 써 캡슐화된다. 캡슐화 단계는, 당업자들에게 공지되어 있는 바와 같이, 몰딩 동작을 수행하는 것에 의해 이루어질 수도 있다.
앞서 논의된 바와 같이, 연속적인 접착재 층들(54A, 54B 및 54C)은 제1과 제2 다이들(52 및 72) 사이에서 소정 간격(H)을 유지한다. 소정 간격(H)은 제1 다이(52)와 베이스 캐리어(56) 사이의 전기 접속들이, 이 경우, 제1 와이어들(64)이 제2 다이(72)의 제1 다이(52)로의 부착에 의해 손상되는 것을 보호하기에 충분하다. 이러한 특정 일례에서, 소정 간격(H)은 약 5 밀 이상이다. 그럼에도 불구하고, 당업자들이라면, 본 발명이 간격(H)의 크기에 의해 한정되지 않는다는 것을 이해할 수 있을 것이다. 오히려, 간격(H)의 크기는 제1 다이(52)의 상부면(60) 너머로 연장하는 제1 와이어들(64)에 의해 형성되는 루프의 높이(HL)에 의존한다. 구체적으로, 간격(H)은 루프 높이(HL)보다 커야 한다. 예를 들어, 약 4 밀의 루프 높이(HL)를 위해서는 약 6 밀의 간격(H)이 요구된다. 도 2 및 도 3에는 단 3개의 연속적인 접착재 층들(54A, 54B 및 54C)이 도시되어 있지만, 당업자들이라면, 본 발명이 제1 다이(52)상에 형성되는 연속적인 접착층들의 수에 의해 한정되지 않는다는 것을 이해할 수 있을 것이고; 요구되는 간격(H) 및 각 계층의 두께에 따라 더 많거나 적은 계층들이 존재할 수 있다는 것을 이해할 수 있을 것이다.
제1 다이(52) 및 제2 다이(72)는 사실상 동일한 길이 및 너비 치수들을 갖는 것이 바람직스러울 것이다. 그러나, 제2 다이(72)가 제1 다이(52)보다 다소 크거나 작을 수도 있다. 예를 들어, 통상적인 제1 및 제2 다이 사이즈들은 4 ㎜×4 ㎜에서 12 ㎜×12 ㎜의 범위에 이를 수 있다. 제1 및 제2 다이들(52, 72)은 동일한 두께를 가질 수도 있지만, 반드시 그래야 하는 것은 아니다. 요구되는 최종적인 패키지 외관의 두께에 따라, 제1 및 제2 다이들(52, 72)은 약 6 밀에서 약 21 밀에 이르는 두께를 가질 수도 있다. 베이스 캐리어(56), 제1 다이(52), 및 제2 다이(72) 각각은 당업자들에게 널리 공지되어 있는 유형이므로, 본 발명의 완전한 이해를 위해 이들 컴포넌트들에 대한 추가적인 설명은 불필요하다.
이하에서는, 적층형 다이 패키지(100)를 제작하는 방법을 예시하는 확대 단면도들인 도 4 내지 도 6을 참조하여, 본 발명의 다른 실시예가 설명될 것이다.
이제 도 4를 참조하면, 제1 또는 하부 다이(102)는, 도시된 바와 같이, 리버스 본딩에 의해 베이스 캐리어 또는 기판(104)에 부착되고 전기적으로 접속된다. 제1 다이(102)는 하부면(106) 및 상부면(108)을 가진다. 상부면(108)은 (도시되지 않은) 중심 영역 및 (도시되지 않은) 주변 영역을 포함한다. 제1 다이(102)의 하부면(106)은 (도시되지 않은) 접착제로써 베이스 캐리어(104)의 위쪽(110)에 부착된다. 접착제는, 접착 테이프, 열가소성 접착제, 에폭시 재료 등과 같은, 임의의 적합한 접착재일 수 있다. IC 다이를 베이스 캐리어에 부착시키기 위한 이런 접착제들은 당업자들에게 널리 공지되어 있다.
복수개의 제1 범프들(112)이 제1 다이(102) 주변 영역의 개개 제1 다이 본딩 패드들(114)상에 형성된다. 제1 다이(102)는 제1 와이어들(116)로써 베이스 캐리어(104)에 전기적으로 접속된다. 이러한 특정 일례에서, 제1 와이어들(116)은, 복수개의 스티치 본드들이 제1 범프들(112)상에 형성되도록, 베이스 캐리어(104)의 위쪽으로부터 제1 다이 본딩 패드들(114)상의 제1 범프들(112)에 리버스 본딩된다. 적당한 본드 와이어들은 통상적으로, 구리 또는 금 와이어들과 같은, 전도성의 금속 와이어들을 구비한다. 복수개의 제2 범프들(118)이 스티치 본드들상에 형성된다. 제1 및 제2 범프들(112 및 118)은 제1 다이(102)의 주변 영역 주위에 월을 형성한다.
이제 도 5를 참조하면, 복수개의 연속적인 접착재(120) 층들(120A, 120B, 120C 및 120D)이 제1 다이(102)상에 형성된다. 연속적인 접착재 층들(120A, 120B, 120C 및 120D)은 제1 다이(102)상의 다수 도포들에서 접착재(120)를 디스펜싱하는 것에 의해 형성된다. 이러한 특정 일례에서, 접착재(120)는 제1 다이(102) 상부면(108)의 중심 영역상의 다수 도포들에서 비경화 또는 소프트 상태로 디스펜싱된다. 각각의 도포 이후에, 접착재(120)는 특정 시간 동안의 노출 및/또는 가열을 통해 적어도 부분적으로 경화된다. 선행층(120A, 120B 및 120C)이, 각각, 사실상 경화되었을 때, 다시 말해, 선행층(120A, 120B 및 120C)을 구성하는 접착재(120)가 젤형의 유연성이 있는 상태일 때, 각각의 후속층(120B, 120C 및 120D)을 위한 접착재(120)가 디스펜싱된다. 앞서 논의된 바와 같이, 경화의 정도는, 당업자들에게 공지되어 있는 바와 같이, (도시되지 않은) 가열기 블록에서의 온도를 조정하는 것에 의해 제어될 수 있다.
완전히 경화되었을 때, 연속적인 접착재 층들(120A, 120B, 120C 및 120D)은, 후술되는 바와 같이, 제2 또는 상부 다이를 제1 다이(102)에 대해 유지하는데 필요한 기계적 강도를 제공한다. 연속적인 접착재 층들(120A, 120B, 120C 및 120D)은, 당업자들에게 공지되어 있는 바와 같이, 바늘(122) 및 (도시되지 않은) 주입기 또 는 에폭시 댐 기입기에 의한 것과 같은, 다수 방법들로 제1 다이(102)상에 형성될 수 있다. 이러한 특정 일례에서, 접착재의 각 층(120A 내지 120D)은 두께가 약 1.5 밀 내지 약 2.0 밀 사이이다. 그러나, 본 발명이 각 층의 두께의 의해 한정되는 것은 아니라는 것을 그리고 각 층의 두께는 접착재(120)가 디스펜싱되는 바늘(122)의 사이즈를 변경하는 것에 의해 달라질 수 있다는 것을 이해할 수 있어야 한다.
제1 다이(102)의 주변 영역 주위에 형성된 제1 및 제2 범프들(112 및 118)의 월은, 제1 다이(102)의 중심 영역상에 디스펜싱되는 접착재(120)를 포함하는 기능을 한다. 제1과 제2 범프들(112 및 118) 사이의 월에서의 갭들에도 불구하고, 접착재(120)는 모세관 현상에 의해 월내에 포함되는데, 월에 의해 형성되는 컨테이너는 아주 작은 단면적을 갖기 때문이다. 월내의 접착재(120) 격납은, 다음에서 설명되는, 제2 다이의 제1 다이(102)로의 후속적인 부착을 용이하게 한다.
접착재(120)는 일 다이를 다른 다이에 부착시키는데 사용되는 통상적인 접착제들 중 하나일 수 있다. 통상적인 접착제들은 에폭시, 시안산염 에스테르 및 폴리미드를 포함한다. 접착재(120)는, 당업자들에게 공지되어 있는 바와 같이, 즉석 경화재인 것이 바람직스럽다.
이제 도 6을 참조하면, 적층형 다이 패키지(100)가 도시되어 있다. 제2 또는 상부 다이(124)의 하부면은 접착재(120)로써 제1 다이(102)의 상부면(108)에 부착된다. 좀더 구체적으로, 제2 다이(124)는 접착재(120)의 최상층(120D)에 부착된다. 그 다음, 제2 다이(124)는 베이스 캐리어(104)에 전기적으로 접속되는데, 베 이스 캐리어(104)는 제1 및 제2 다이들(102 및 124)을 서로 그리고 다른 컴포넌트들 또는 장치들에 전기적으로 접속하기 위한 상호 접속 네트워크를 제공한다. 이러한 특정 일례에서, 제2 다이(124)는, 제2 다이(124) 상부면(128)의 (도시되지 않은) 복수개의 제2 다이 본딩 패드들에 그리고 베이스 캐리어(104) 위쪽에 와이어 본딩되는 제2 와이어들(126)로써 베이스 캐리어(104)에 전기적으로 접속된다. 마지막으로, 제1 및 제2 다이들(102 및 124), 제1 및 제2 와이어들(116 및 126)과 적어도 일부의 베이스 캐리어(104)는 레진과 같은 인캡슐런트(130)로써 캡슐화된다. 업계에 공지되어 있는 바와 같이, (도시되지 않은) 솔더 볼들(solder balls)이 기판(104)의 하부면에 부착됨으로써, BGA 패키지를 형성할 수도 있다. 다른 방법으로, 기판(104)은, QFN형 패키지들이 형성되도록, 리드 프레임 플래그 영역을 구비할 수도 있다. 패키지형 장치들(100)은 한번에 하나씩 또는, 어레이와 같은 것에 의해서, 즉, MAP(molded array process)에 의해서, 한번에 다수개가 형성될 수도 있다.
앞서 논의된 바와 같이, 연속적인 접착재 층들(120A 내지 120D)은 제1과 제2 다이들(102 및 124) 사이에서 소정 간격(H)을 유지한다. 소정 간격(H)은 제1 다이(102)와 베이스 캐리어(104) 사이의 전기 접속들이, 이 경우, 제1 와이어들(116)이 제2 다이(124)의 제1 다이(102)로의 부착에 의해 손상되는 것을 보호하기에 충분하다. 이러한 특정 일례에서, 소정 간격(H)은 약 5 밀 이상이다. 그럼에도 불구하고, 당업자들이라면, 본 발명이 간격(H)의 크기에 의해 한정되지 않는다는 것을 이해할 수 있을 것이다. 앞서 논의된 바와 같이, 간격(H)은 제1 다이(102)의 상부면(108) 너머로 연장하는 제1 와이어들(114)에 의해 형성되는 루프의 높이(HL)보다 커야 한다. 또한, 도 4 내지 도 6에는 단 4개의 연속적인 접착재 층들(120A, 120B, 120C 및 120D)이 도시되어 있지만, 당업자들이라면, 본 발명이 제1 다이(102)상에 형성되는 연속적인 접착층들의 수에 의해 한정되지 않는다는 것을 이해할 수 있을 것이고; 요구되는 간격(H) 및 각 계층의 두께에 따라 더 많거나 적은 계층들이 존재할 수 있다는 것을 이해할 수 있을 것이다.
또한, 앞서 논의된 바와 같이, 제1 및 제2 다이들(102 및 124)은 사실상 동일한 길이 및 너비 치수들을 갖는 것이 바람직스러울 것이다. 그러나, 제2 다이(124)가 제1 다이(102)보다 다소 크거나 작을 수도 있다. 예를 들어, 통상적인 제1 및 제2 다이 사이즈들은 4 ㎜×4 ㎜에서 12 ㎜×12 ㎜의 범위에 이를 수 있다. 제1 및 제2 다이들(102, 124)은 동일한 두께를 가질 수도 있지만, 반드시 그래야 하는 것은 아니다. 요구되는 최종적인 패키지 외관의 두께에 따라, 제1 및 제2 다이들(102, 124)은 약 6 밀에서 약 21 밀에 이르는 두께를 가질 수도 있다. 베이스 캐리어(104), 제1 다이(102), 및 제2 다이(124) 각각은 당업자들에게 널리 공지되어 있는 유형이므로, 본 발명의 완전한 이해를 위해 이들 컴포넌트들에 대한 추가적인 설명은 불필요하다.
적층형 다이 패키지를 제작하는 방법이 설명되었지만, 본 발명은 부가적으로, 위쪽 및 아래쪽을 가진 베이스 캐리어; 베이스 캐리어에 부착되고 전기적으로 접속되어 있는 제1 IC 다이로서, 제1 다이는 하부면 및 상부면을 갖고, 상부면은 중심 영역 및 주변 영역을 가지며, 제1 다이의 하부면은 베이스 캐리어의 위쪽에 부착되는, 제1 IC 다이; 제1 다이 상부면의 중심 영역상에 형성된 복수개의 연속적인 접착재 층들; 하부면이 접착재로써 제1 다이의 상부면에 부착되는 제2 IC 다이로서, 연속적인 접착재 층들이 제1 다이와 제2 다이 사이에서 소정 간격을 유지하고, 제2 다이는 베이스 캐리어에 전기적으로 접속되는, 제2 IC 다이를 포함하는 적층형 다이 패키지를 제공한다.
접착재는 에폭시, 시안산염 에스테르 또는 폴리미드일 수 있다. 접착재는 즉석 경화재인 것이 바람직스럽다. 소정 간격은 제1 다이와 베이스 캐리어 사이의 전기 접속들이 제2 다이의 제1 다이로의 부착에 의해 손상되는 것을 보호하기에 충분하다. 접착재의 각 계층은 약 1.5 밀 내지 약 2.0 밀 사이의 두께인 한편, 소정 간격은 약 5 밀 이상이다.
제1 다이는 제1 와이어들로써 베이스 캐리어에 전기적으로 접속된다. 제1 와이어들은 제1 다이 주변 영역상의 복수개의 제1 다이 본딩 패드들에 그리고 베이스 캐리어의 위쪽에 와이어 본딩된다. 다른 실시예에서, 적층형 다이 패키지는 제1 다이 주변 영역상의 제1 다이 본딩 패드들상에 형성된 복수개의 제1 범프들을 포함한다. 제1 와이어들은, 복수개의 스티치 본드들이 제1 범프들상에 형성되도록, 베이스 캐리어의 위쪽으로부터 제1 다이 본딩 패드들상의 제1 범프들로 리버스 본딩된다. 적층형 다이 패키지는 스티치 본드들상에 형성된 복수개의 제2 범프들을 포함한다. 제1 및 제2 범프들은, 제1 다이의 주변 영역 주위에, 접착재를 포함하기 위한 월을 형성한다.
제2 다이는 제2 와이어들로써 베이스 캐리어에 전기적으로 접속되는데, 제2 와이어들은 제2 다이 상부면상의 복수개의 제2 다이 본딩 패드들에 그리고 베이스 캐리어의 위쪽에 와이어 본딩된다. 제1 및 제2 다이들, 제1 및 제2 와이어들과 적어도 일부의 베이스 캐리어는 레진과 같은 인캡슐런트에 의해 캡슐화된다.
제1 및 제2 다이들은 사실상 동일한 길이 및 사실상 동일한 너비를 가질 수도 있다. 다른 실시예에서는, 제2 다이가 제1 다이보다 클 수도 있다.
상기 논의로부터 명백한 바와 같이, 본 발명은, 패키지화 프로세스로부터 공백의 실리콘 다이 또는 특수 제작된 테이프의 사용을 제거하는 것에 의해, 스택형 다이 패키지를 제작하는 값싼 방법을 제공한다. 프로세스 리드 타임 또한 감소되는데, 공백의 실리콘 다이 또는 특수 제작된 테이프를 부착하는 단계가 불필요하기 때문이다.
본 발명의 바람직한 실시예들에 대한 설명이 예시와 설명을 위해 제시되었지만, 이것이 총망라적이거나 본 발명을 개시된 형태들로 한정하려는 것은 아니다. 당업자들이라면, 실시예들에 대한 광범위한 발명 개념으로부터 벗어나지 않으면서, 앞서 설명된 실시예들에 대한 변경들이 이루어질 수 있다는 것을 알 수 있을 것이다. 예를 들어, 본 발명은 2개의 적층 다이들을 갖춘 패키지로 한정되지 않으며, 다수의 적층 다이들을 갖춘 패키지에도 적용될 수 있다. 또한, 본 발명은 임의의 단일 와이어 본딩 기술로 또는 특정 패키지로 한정되지 않는다. 다시 말해, 본 발명은, BGA, QFN, QFP, PLCC, CUEBGA, TBGA, 및 TSOP을 포함하지만, 이에 한정되는 것은 아닌, 모든 와이어 본딩형 패키지 유형들에 적용될 수 있다. 또한, 다이 사이즈들 및 단계들의 치수들은 요구되는 패키지 설계를 수용하기 위해 달라질 수 있 다. 따라서, 본 발명이 개시된 특정 실시예들로 한정되지 않으며, 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위내의 변경들을 커버한다는 것이 이해된다.
따라서, 본 발명에 따르면, 패키징 프로세스로부터 공백의 실리콘 다이 또는 특수 제작된 테이프의 사용을 제거하는 것에 의해, 스택형 다이 패키지를 제작하는 값싼 방법이 제공된다.

Claims (20)

  1. 적층형 다이 패키지를 제작하는 방법으로서,
    제1 IC(integrated circuit) 다이를 베이스 캐리어에 부착시키는 단계;
    상기 제1 다이를 상기 베이스 캐리어에 전기적으로 접속시키는 단계;
    상기 제1 다이상에 복수개의 연속적인 접착재 층들을 형성하는 단계;
    제2 다이를 상기 접착재로써 상기 제1 다이에 부착시키는 단계로서, 상기 연속적인 접착재 층들은 상기 제1 다이와 상기 제2 다이 사이에서 소정 간격을 유지하는, 부착시키는 단계; 및
    상기 제2 다이를 상기 베이스 캐리어에 전기적으로 접속시키는 단계를 구비하는 방법.
  2. 제1항에 있어서,
    상기 연속적인 접착재 층들은 상기 제1 다이상의 다수 도포들에서 상기 접착재를 디스펜싱하는 것에 의해 형성되는 방법.
  3. 제2항에 있어서,
    각각의 후속층을 위한 상기 접착재는, 선행층이 사실상 경화되었을 때, 디스펜싱되는 방법.
  4. 제3항에 있어서,
    상기 접착재는 에폭시, 시안산염 에스테르 및 폴리미드 중 하나인 방법.
  5. 제4항에 있어서,
    상기 접착재는 즉석 경화재(snap cure material)를 구비하는 방법.
  6. 제1항에 있어서,
    상기 소정 간격은 상기 제1 다이와 상기 베이스 캐리어 사이의 전기 접속들이, 상기 제2 다이의 상기 제1 다이로의 부착에 의해 손상되는 것을 보호하기에 충분한 방법.
  7. 제6항에 있어서,
    상기 소정 간격은 약 5 밀 이상인 방법.
  8. 제7항에 있어서,
    상기 접착재의 각 층은 약 1.5 밀 내지 약 2.0 밀 사이의 두께인 방법.
  9. 제1항에 있어서,
    상기 제1 다이는 제1 와이어들로써 상기 베이스 캐리어에 전기적으로 접속되는 방법.
  10. 제9항에 있어서,
    상기 제1 와이어들은 상기 제1 다이 상부면의 주변 영역상의 복수개 제1 다이 본딩 패드들에 그리고 상기 베이스 캐리어 위쪽에 와이어 본딩되는 방법.
  11. 제9항에 있어서,
    상기 제1 다이 상부면의 주변 영역상의 개개의 제1 다이 본딩 패드들상에 복수개의 제1 범프들을 형성하는 단계를 더 구비하는 방법.
  12. 제11항에 있어서,
    상기 제1 와이어들은, 복수개의 스티치 본드들이 상기 제1 범프들상에 형성되도록, 상기 베이스 캐리어의 위쪽으로부터 상기 제1 다이 본딩 패드들상의 상기 제1 범프들에 리버스 본딩되는 방법.
  13. 제12항에 있어서,
    상기 스티치 본드들상에 제2 범프들을 형성하는 단계를 더 구비하는 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 범프들은, 상기 제1 다이의 상기 주변 영역 주위에, 상기 접착재를 포함하기 위한 월을 형성하는 방법.
  15. 제9항에 있어서,
    상기 제2 다이는, 상기 제2 다이 상부면상의 복수개 제2 다이 본딩 패드들에 그리고 상기 베이스 캐리어의 위쪽에 와이어 본딩되는 제2 와이어들로써, 상기 베이스 캐리어에 전기적으로 접속되는 방법.
  16. 제15항에 있어서,
    상기 제1 및 제2 다이들, 상기 제1 및 제2 와이어들과 적어도 일부의 상기 베이스 캐리어를 캡슐화하는 단계를 더 구비하는 방법.
  17. 적층형 다이 패키지를 제작하는 방법으로서,
    제1 IC 다이를 베이스 캐리어에 부착시키는 단계로서, 상기 제1 다이는 하부면 및 상부면을 갖고, 상기 상부면은 중심 영역 및 주변 영역을 가지며, 상기 주변 영역은 복수개의 제1 다이 본딩 패드들을 포함하고, 상기 제1 다이의 하부면은 상기 베이스 캐리어의 위쪽에 부착되는, 부착시키는 단계;
    제1 와이어들을 상기 제1 다이 본딩 패드들에 그리고 상기 베이스 캐리어 위쪽상의 대응되는 제1 패드들에 와이어 본딩하는 것에 의해, 상기 제1 다이를 상기 베이스 캐리어에 전기적으로 접속시키는 단계;
    상기 제1 다이 상부면의 중심 영역상에 복수개의 연속적인 접착재 층들을 형성하는 단계;
    상기 연속적인 접착재 층들을 경유하여 상기 제1 다이의 상부면에 제2 다이의 하부면을 부착시키는 단계로서, 상기 제2 다이는 그것의 상부면에 위치하는 복수개의 제2 다이 본딩 패드들을 갖고, 상기 연속적인 접착재 층들은 상기 제1 다이와 상기 제2 다이 사이에서 소정 간격을 유지하는, 부착시키는 단계;
    제2 와이어들을 상기 제2 다이 본딩 패드들에 그리고 상기 베이스 캐리어상의 대응되는 제2 패드들에 와이어 본딩하는 것에 의해, 상기 제2 다이를 상기 베이스 캐리어에 전기적으로 접속시키는 단계; 및
    상기 제1 및 제2 다이들, 상기 제1 및 제2 와이어들과 적어도 일부의 상기 베이스 캐리어를 캡슐화하는 단계를 구비하는 방법.
  18. 제17항에 있어서,
    상기 제1 다이 본딩 패드들의 개개 패드들상에 복수개의 제1 범프들을 형성하는 단계로서, 상기 제1 와이어들은, 복수개의 스티치 본드들이 상기 제1 범프들상에 형성되도록, 복수개의 상기 베이스 캐리어 위쪽상의 대응되는 제1 패드들로부터 상기 제1 다이 본딩 패드들상의 제1 범프들로 리버스 본딩되는, 형성하는 단계; 및
    상기 스티치 본드들상에 제2 범프들을 형성하는 단계로서, 상기 제1 및 제2 범프들은, 상기 제1 다이의 주변 영역 주위에, 상기 접착재를 포함하기 위한 월을 형성하는, 형성하는 단계를 더 구비하는 방법.
  19. 적층형 다이 패키지를 제작하는 방법으로서,
    제1 IC 다이를 베이스 캐리어에 부착시키는 단계로서, 상기 제1 다이는 하부면 및 상부면을 갖고, 상기 상부면은 중심 영역 및 주변 영역을 가지며, 상기 주변 영역은 복수개의 제1 다이 본딩 패드들을 포함하고, 상기 제1 다이의 하부면은 상기 베이스 캐리어의 위쪽에 부착되는, 부착시키는 단계;
    상기 제1 다이 본딩 패드들의 개개 패드들상에 복수개의 제1 범프들을 형성하는 단계;
    제1 와이어들을, 복수개의 스티치 본드들이 상기 제1 범프들상에 형성되도록, 상기 베이스 캐리어 위쪽상의 제1 패드들로부터 상기 제1 다이 본딩 패드들상의 제1 범프들로 리버스 본딩하는 것에 의해, 상기 제1 다이를 상기 베이스 캐리어에 전기적으로 접속시키는 단계;
    복수개의 제2 범프들을 상기 스티치 본드들상에 형성하는 단계;
    상기 제1 다이 상부면의 중심 영역상에 복수개의 연속적인 접착재 층들을 형성하는 단계로서, 상기 제1 및 제2 범프들은, 상기 제1 다이의 주변 영역 주위에, 상기 접착재를 포함하기 위한 월을 형성하는, 형성하는 단계;
    제2 다이의 하부면을 상기 접착재로써 상기 제1 다이의 상부면에 접착시키는 단계로서, 상기 제2 다이는 그것의 상부면에 위치하는 복수개의 제2 다이 본딩 패드들을 갖고, 상기 연속적인 접착재 층들은 상기 제1 다이와 상기 제2 다이 사이에서 소정 간격을 유지하는, 접착시키는 단계;
    제2 와이어들을 상기 제2 다이 본딩 패드들에 그리고 상기 베이스 캐리어 위 쪽상의 대응되는 제2 패드들에 와이어 본딩하는 것에 의해, 상기 제2 다이를 상기 베이스 캐리어에 전기적으로 접속시키는 단계; 및
    상기 제1 및 제2 다이들, 상기 제1 및 제2 와이어들과 적어도 일부의 상기 베이스 캐리어를 캡슐화하는 단계를 구비하는 방법.
  20. 제19항에 있어서,
    상기 연속적인 접착재 층들은 상기 제1 다이상의 다수 도포들에서 상기 접착재를 디스펜싱하는 것에 의해 형성되고, 각각의 후행층을 위한 상기 접착재는, 선행층이 사실상 경화되었을 때, 디스펜싱되는 방법.
KR1020060070595A 2005-07-28 2006-07-27 적층형 다이 패키지의 제작 방법 KR20070015014A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/193,144 2005-07-28
US11/193,144 US20070026573A1 (en) 2005-07-28 2005-07-28 Method of making a stacked die package

Publications (1)

Publication Number Publication Date
KR20070015014A true KR20070015014A (ko) 2007-02-01

Family

ID=37674362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060070595A KR20070015014A (ko) 2005-07-28 2006-07-27 적층형 다이 패키지의 제작 방법

Country Status (5)

Country Link
US (1) US20070026573A1 (ko)
JP (1) JP2007036219A (ko)
KR (1) KR20070015014A (ko)
CN (1) CN1905145A (ko)
TW (1) TW200705642A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9418942B2 (en) 2013-12-10 2016-08-16 Amkor Technology, Inc. Semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750449B2 (en) * 2007-03-13 2010-07-06 Micron Technology, Inc. Packaged semiconductor components having substantially rigid support members and methods of packaging semiconductor components
TWI326914B (en) * 2007-03-13 2010-07-01 Siliconware Precision Industries Co Ltd Multi-chip stack structure and fabrication method thereof
CN101682990A (zh) * 2007-05-08 2010-03-24 奥卡姆业务有限责任公司 无焊料电子组件及其制造方法
JP2010529657A (ja) * 2007-05-29 2010-08-26 オッカム ポートフォリオ リミテッド ライアビリティ カンパニー はんだのない電子機器組立体およびその製造方法
JP5205867B2 (ja) * 2007-08-27 2013-06-05 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP5665511B2 (ja) * 2010-12-10 2015-02-04 株式会社東芝 半導体装置の製造方法、製造プログラム、および製造装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770706A (en) * 1995-06-07 1998-06-23 National Starch And Chemical Investment Holding Corporation Snap-cure epoxy adhesives
JP4251421B2 (ja) * 2000-01-13 2009-04-08 新光電気工業株式会社 半導体装置の製造方法
TW465064B (en) * 2000-12-22 2001-11-21 Advanced Semiconductor Eng Bonding process and the structure thereof
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
JP2003273317A (ja) * 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
TW536764B (en) * 2002-04-30 2003-06-11 Walsin Advanced Electronics Method for multi-chip package and structure thereof
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US6861288B2 (en) * 2003-01-23 2005-03-01 St Assembly Test Services, Ltd. Stacked semiconductor packages and method for the fabrication thereof
US7166924B2 (en) * 2004-08-17 2007-01-23 Intel Corporation Electronic packages with dice landed on wire bonds
US7453156B2 (en) * 2004-11-12 2008-11-18 Chippac, Inc. Wire bond interconnection
US8278751B2 (en) * 2005-02-08 2012-10-02 Micron Technology, Inc. Methods of adhering microfeature workpieces, including a chip, to a support member

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9418942B2 (en) 2013-12-10 2016-08-16 Amkor Technology, Inc. Semiconductor device

Also Published As

Publication number Publication date
JP2007036219A (ja) 2007-02-08
US20070026573A1 (en) 2007-02-01
TW200705642A (en) 2007-02-01
CN1905145A (zh) 2007-01-31

Similar Documents

Publication Publication Date Title
US6885093B2 (en) Stacked die semiconductor device
KR101031394B1 (ko) 광 센서 패키지
US7102209B1 (en) Substrate for use in semiconductor manufacturing and method of making same
US6838754B2 (en) Multi-chip package
US7476962B2 (en) Stack semiconductor package formed by multiple molding and method of manufacturing the same
US6870274B2 (en) Flash-preventing window ball grid array semiconductor package, method for fabricating the same, and chip carrier used in the semiconductor package
US7378298B2 (en) Method of making stacked die package
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US20070164407A1 (en) Double encapsulated semiconductor package and manufacturing method thereof
US20070176269A1 (en) Multi-chips module package and manufacturing method thereof
US7671474B2 (en) Integrated circuit package device with improved bond pad connections, a lead-frame and an electronic device
US20030160311A1 (en) Stacked die semiconductor device
US7598123B2 (en) Semiconductor component and method of manufacture
KR20070015014A (ko) 적층형 다이 패키지의 제작 방법
US7642638B2 (en) Inverted lead frame in substrate
US7541222B2 (en) Wire sweep resistant semiconductor package and manufacturing method therefor
US7250328B2 (en) Microelectronic component assemblies with recessed wire bonds and methods of making same
JPH07153904A (ja) 積層形半導体装置の製造方法及びそれによる半導体パッケージ
WO2003061003A1 (en) Reverse wire bonding techniques
KR100891649B1 (ko) 반도체 패키지 제조방법
US20080038872A1 (en) Method of manufacturing semiconductor device
KR100221918B1 (ko) 칩 스케일 패키지
KR20000043994A (ko) 반도체 패키지 및 그 제조 방법
KR20060112303A (ko) 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법
KR20010053953A (ko) 멀티 칩 패키지

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid