KR20060112303A - 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법 - Google Patents
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Abstract
칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법에 관해 개시한다. 이를 위해 본 발명은, 복수열의 솔더볼 랜드가 형성된 기판에서 중앙에 와이어 본딩을 위한 슬릿이 형성되고 상기 슬릿을 중심으로 상하에 적어도 2열 이상의 솔더볼 랜드(land)가 형성되지 않은 기판을 준비하는 단계와, 상기 기판에 탑재되는 반도체 칩이 상기 슬릿을 통하여 와이어 본딩될 수 있는지 여부를 판단하는 단계와, 상기 슬릿을 통하여 와이어 본딩이 가능하면 반도체 칩을 페이스 다운형(face-down type)으로 조립하여 WBGA를 만드는 단계와, 상기 슬릿을 통하여 와이어 본딩이 가능하지 않으면 반도체 칩을 페이스 업형(face-up type)으로 조립하여 FBGA를 만드는 단계를 구비하는 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법을 제공한다.
칩 크기 축소, 슬릿, WBGA, 반도체 패키지 조립방법.
Description
도 1은 종래 기술에 의한 반도체 패키지의 조립방법을 설명하기 위한 기판의 밑면도이다.
도 2는 도 1의 반도체 패키지 조립이 완료된 단면도이다.
도 3은 본 발명에 의한 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법을 설명하기 위한 기판의 밑면도이다.
도 4는 본 발명의 일 실시예를 설명하기 위한 기판의 밑면도이고 도 5는 반도체 패키지 조립이 완료된 단면도이다.
도 6은 상기 도 5에 사용된 반도체 칩의 평면도이다.
도 7은 은 본 발명의 다른 실시예에 사용되는 기판의 밑면도이다.
도 8은 본 발명의 다른 실시예를 설명하기 위한 기판의 밑면도이고 도 9는 반도체 패키지 조립이 완료된 단면도이다.
도 10은 상기 도 9에 사용된 반도체 칩의 평면도이다.
본 발명은 반도체 패키지 조립 방법에 관한 것으로, 더욱 상세하게는 반도체 칩의 크기가 작아졌을(shrink) 경우에도 적용할 수 있는 반도체 패키지 패키징(packaging) 방법에 관한 것이다.
BGA(Ball Grid Array) 패키지의 장점은 반도체 패키지의 크기를 반도체 칩 크기와 유사할 정도로 감소시켜 조립할 수 있다는 것이다. 그러나, BGA 패키지를 만드는데 사용되는 기판(substrate)은 한번 솔더볼 랜드의 위치 및 개수가 정해지면 이것을 변경시키는 것이 대단히 어렵게 되어 있다.
도 1은 종래 기술에 의한 반도체 패키지의 조립방법을 설명하기 위한 기판의 밑면도이고, 도 2는 도 1의 반도체 패키지 조립이 완료된 단면도이다.
도 1 및 도 2를 참조하면, 일반적인 디램(DRAM) 반도체 칩의 패키징 방법이 적용된 BGA 패키지를 도식화 한 것으로, 중앙에 와이어 본딩(wire bonding)을 위한 슬릿(slit)이 마련된 기판(52) 위에 반도체 칩(54A)이 페이스 다운(face-down)형으로 탑재어 있다. 여기서 페이스 다운형이란, 반도체 칩(54A)에서 집적회로가 형성된 회로면이 아래를 향하도록 탑재된 형태를 말한다. 그 후, 반도체 칩(54A)과 기판(52)을 전기적으로 연결하는 와이어(56)는 엔캡슐런트(encpsulant, 58)로 밀봉되고, 기판(52) 위의 반도체 칩(54A)은 다시 봉지수지(EMC, 60)로 몰딩된다. 그 후, 기판(52)의 하부에 솔더볼(62)을 부착시켜 BGA 패키지를 만든다.
그러나 이러한 디램 반도체 칩의 패키지 방법은 한가지 문제가 있다. 그것은 반도체 칩(54A)을 만드는 집적화 기술이 발전됨에 따라 반도체 칩의 크기가 54B 혹은 54C와 같이 축소(shrink)될 수 있다. 이 경우, 도면과 같이 54C의 크기로 축 소되면, 상기 슬릿(53)을 통해 와이어 본딩을 할 수 있는 충분한 면적을 확보할 수 없는 문제가 생긴다. 이에 따라 축소된 반도체 칩(54C)을 패키징할 수 없는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 상술한 문제점들을 해결할 수 있도록 반도체 칩의 크기 변화에 영향을 받지 않고 조립이 가능한, 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위해 본 발명에 의한 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법은, 복수열의 솔더볼 랜드가 형성된 기판에서 중앙에 와이어 본딩을 위한 슬릿이 형성되고 상기 슬릿을 중심으로 상하에 적어도 2열 이상의 솔더볼 랜드(land)가 형성되지 않은 기판을 준비하는 단계와, 상기 기판에 탑재되는 반도체 칩이 상기 슬릿을 통하여 와이어 본딩될 수 있는지 여부를 판단하는 단계와, 상기 슬릿을 통하여 와이어 본딩이 가능하면 반도체 칩을 페이스 다운형(face-down type)으로 조립하여 WBGA를 만드는 단계와, 상기 슬릿을 통하여 와이어 본딩이 가능하지 않으면 반도체 칩을 페이스 업형(face-up type)으로 조립하여 FBGA를 만드는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 기판은 BT 레진 혹은 FR4 수지로 이루어진 고형의 기판(rigid type substrate)인 것이 적합하고, 상기 반도체 칩은 메모리 기능을 수행하는 반도체 칩으로 디램 반도체 칩인 것이 적합하다.
상기 반도체 칩을 페이스 다운형으로 조립하여 WBGA를 만드는 방법은, 접착수단을 사용하여 반도체 칩을 페이스형으로 상기 기판에 부착하는 단계와, 상기 반도체 칩의 본드패드와 상기 기판을 슬릿을 통해 와이어로 연결하는 단계와, 상기 슬릿을 통해 연결된 와이어를 엔캡슐런트(encapsulant)로 밀봉하는 단계와, 상기 기판 상부의 반도체 칩을 봉지수지(EMC)로 몰딩하는 단계와, 상기 기판 하부에 솔더볼을 부착하는 단계를 구비하는 것이 적합하다. 이 때, 상기 반도체 칩은 본드패드가 중앙부에 형성된 것이 적합하다.
또한, 상기 반도체 칩을 페이스 업형으로 조립하여 FBGA를 만드는 방법은, 상기 기판에 형성된 슬릿을 기판을 구성하는 절연물질로 채운 기판을 사용하고, 상기 반도체 칩은 크기가 축소된 형태의 반도체 칩을 패키징(packaging) 하는 것이 바람직하다. 여기서 상기 반도체 칩을 페이스 업형으로 조립하여 FBGA를 만드는 상세한 방법은, 상기 반도체 칩을 페이스 업형으로 상기 기판에 부착하는 단계와, 상기 기판 하부에 솔더볼 랜드가 형성되지 않는 영역의 기판 위에서 상기 반도체 칩의 본드패드와 상기 기판을 와이어로 연결하는 단계와, 상기 기판 상부 및 상기 와이어를 봉지수지(EMC)로 몰딩하는 단계와, 상기 기판 하부에 솔더볼을 부착하는 단계를 구비하는 것이 바람직하다. 이때, 상기 반도체 칩은 본드패드가 가장자리에 형성된 것이 적합하다.
본 발명에 따르면, 반도체 칩의 크기가 축소되더라도 솔더볼 랜드(solder ball land)의 위치 및 개수 변화없이 반도체 칩을 융통성 있는 구조로 패키징(packaging) 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게, 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 의한 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법을 설명하기 위한 기판의 밑면도이다.
도 3을 참조하면, 반도체 칩(104A, 104B, 104C)은 웨이퍼 제조공정에서 집적화 기술이 발전함에 따라 끊임없이 크기가 줄어드는 방향은 발전하고 있다. 따라서 반도체 칩(104A, 104B, 104C)의 크기가 변하더라도 이를 솔더볼 랜드(113)의 위치 및 개수의 변화없이 모두 조립할 수 있는 반도체 패키지 방법을 실현하는 것이 중요하다. 이를 위하여 본 발명은 먼저 기판(102) 중앙부에 있는 슬릿(115)을 중심으로 적어도 2곳 이상의 솔더볼 랜드열(도면의 A1, A2)이 형성되지 않은 형태의 기판(100)을 준비한다.
그 후 상기 반도체 칩(104A, 104B, 104C)이 상기 슬릿(115)을 통하여 와이어 본딩될 수 있는지 여부를 판단한다. 가령 가장 큰 크기의 반도체 칩(104A)은 상기 슬릿(115)을 통하여 와이어 본딩하는 것이 무난하지만, 크기가 축소된 반도체 칩(104B, 104C) 등은 와이어 본딩이 어려운 것을 판단할 수 있다. 이에 따라 기존의 반도체 패키지 조립방법(도2)으로는 패키징(packaging)이 어려운 것을 알 수 있다.
이에 따라, 본 발명에서는 기판(100) 하부에 2열 이상의 솔더볼 랜드(113)가 형성되지 않은 영역(A1, A2)을 포함하고, BT 수지 혹은 FR4 수지로 이루어진 고형의 기판(100)을 준비한다. 그 후 와이어 본딩이 가능한 경우에는 페이스 다운형으로 WBGA를 패키징하고, 와이어 본딩이 어려운 경우에는 페이스 업형으로 FBGA를 패키징할 수 있다.
도 4는 본 발명의 일 실시예를 설명하기 위한 기판의 밑면도이고 도 5는 반도체 패키지 조립이 완료된 단면도이고, 도 6은 상기 도 5에 사용된 반도체 칩의 평면도이다.
도 4 내지 도 6을 참조하면, 먼저 도 3에 도시된 것과 같은 기판(100)을 준비하고, 도 6에 도시된 것과 같이 본드패드(116)가 회로면(114)의 중앙에 형성되고, 아직은 축소되지 않은 상태의 크기를 갖는 반도체 칩(104A)을 준비한다. 상기 반도체 칩(104A)은 크기의 축소가 빠른 속도로 이루어지고 있는 메모리 기능을 수행하는 반도체 칩, 예컨대 디램(DRAM) 칩일 수 있다.
상기 반도체 칩(104A)은 크기가 상기 슬릿(115)을 통하여 와이어 본딩될 수 있을 정도로 충분히 크기 때문에, 페이스 다운형으로 반도체 칩(104A)을 상기 기판(100)에 탑재한다. 상기 탑재는 접착테이프를 이용하여 상기 반도체 칩(104A)의 회로면과 상기 기판(100)의 상부면을 접착시켜 이루어진다.
이어서 상기 반도체 칩(104A)의 중앙에 있는 본드패드(116)와 기판(100)의 하부면에 있는 본드 핑거(bond finger, 117)를 와이어(wire, 106)로 연결하고, 엔캡슐런트(encapsulant, 108)를 사용하여 밀봉시킨다. 그 후 상기 기판(100) 상부에 있는 반도체 칩(104A)에 대한 몰딩 공정을 진행하여, 봉지수지(EMC: Epoxy Mold Compound, 110)로 상기 반도체 칩(104A)을 보호한다. 마지막으로 통상적인 방법에 따라 기판(100) 하부면에 있는 솔더볼 랜드(solder ball land, 113)에 솔더볼(112)을 부착시켜 WBGA(Wire bonding Ball Grid Array) 패키지를 조립한다.
도 7은 은 본 발명의 다른 실시예에 사용되는 기판의 밑면도이다.
상술한 실시예의 도 4 내지 도 7에서는, WBGA 패키지를 조립하는 방법에 관해 설명하였으나, 이하에서는 FBGA(Fine pitch BGA)를 조립하는 방법에 관해 설명한다. FBGA를 조립하기 위해서는 기판(101)의 형태가 다소 변화된다. 즉 크기가 축소된 반도체 칩(104B, 104C)을 위한 조립방법이기 때문에, 기판(101)의 중앙에 있는 슬릿(slit)을 만들 필요가 없다. 따라서 슬릿이 형성된 부분은 기판(101)을 구성하는 절연물질로 채워지고, 단지 이 부분에 솔더볼 랜드(113)열 만이 형성되지 않는다. 따라서 중앙부 및 상기 중앙부를 중심으로 상하부(A1, A2)에 솔더볼 랜드(113)열이 형성되지 않는다.
도 8은 본 발명의 다른 실시예를 설명하기 위한 기판의 밑면도이고 도 9는 반도체 패키지 조립이 완료된 단면도이고, 도 10은 상기 도 9에 사용된 반도체 칩의 평면도이다.
도 8 내지 도 10을 참조하면, 도 7에 도시된 것과 같은 기판(101)과, 도 10에 도시된 것과 같이 회로면(114)의 가장자리에 본드패드(116)가 형성된 반도체 칩(104C)을 준비한다. 이러한 반도체 칩(104C)은 크기가 축소된 DRAM 칩일 수 있다. 이어서, 상기 축소된 크기의 반도체 칩(104C)을 페이스 업(face up)형으로 상기 기판(101) 위에 탑재한다. 여기서 페이스 업형(face up type)이란, 반도체 칩(104C) 의 회로면(114)이 위를 향하도록 상기 기판(101)에 탑재되는 것을 의미한다.
계속해서 양쪽 가장자리에 솔더볼 랜드(113)가 형성되지 않은 영역(A1, A2)의 기판(101) 위에 있는 본드 핑거(117)와 반도체 칩(104C)의 본드 패드(116)를 와이어(106)로 연결한다. 이때 기판(101)의 본드 핑거(117)와 반도체 칩(104C)의 본드 패드(116)를 연결하는 와이어(106)가 가장 짧은 길이를 갖도록 하는 것이 필요하다. 이를 위해 양쪽 가장자리에서 솔더볼 랜드(113)가 형성되지 않은 영역(A1, A2)의 위치를 조정하여 설계하는 것이 유리하다. 계속해서 와이어 본딩이 완료된 기판(101) 위로 몰딩 공정을 진행시켜 봉지수지(EMC, 110)로 반도체 칩(104C)을 보호한다. 마지막으로 기판(101) 하부에 있는 솔더볼 랜드(113)에 솔더볼(112)을 부착시킨다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 반도체 칩의 크기가 축소되더라도 기판에 있는 솔더볼 랜드의 위치 및 개수 변화없이 반도체 칩을 WBGA형 혹은 FBGA(Fine pitch Ball Grid Array)형으로 패키징 할 수 있다.
Claims (10)
- 복수열의 솔더볼 랜드가 형성된 기판에서 중앙에 와이어 본딩을 위한 슬릿이 형성되고 상기 슬릿을 중심으로 상하에 적어도 2열 이상의 솔더볼 랜드(land)가 형성되지 않은 기판을 준비하는 단계;상기 기판에 탑재되는 반도체 칩이 상기 슬릿을 통하여 와이어 본딩될 수 있는지 여부를 판단하는 단계;상기 슬릿을 통하여 와이어 본딩이 가능하면 반도체 칩을 페이스 다운형(face-down type)으로 조립하여 WBGA를 만드는 단계; 및상기 슬릿을 통하여 와이어 본딩이 가능하지 않으면 반도체 칩을 페이스 업형(face-up type)으로 조립하여 FBGA를 만드는 단계를 구비하는 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제1항에 있어서,상기 기판은 BT 레진 혹은 FR4 수지로 이루어진 고형의 기판(rigid type substrate)인 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제1항에 있어서,상기 반도체 칩은 메모리 기능을 수행하는 반도체 칩인 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제3항에 있어서,상기 메모리 기능을 수행하는 반도체 칩은 DRAM 칩인 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제1항에 있어서,상기 반도체 칩을 페이스 다운형으로 조립하여 WBGA를 만드는 방법은,접착수단을 사용하여 반도체 칩을 페이스형으로 상기 기판에 부착하는 단계;상기 반도체 칩의 본드패드와 상기 기판을 슬릿을 통해 와이어로 연결하는 단계;상기 슬릿을 통해 연결된 와이어를 엔캡슐런트(encapsulant)로 밀봉하는 단계;상기 기판 상부의 반도체 칩을 봉지수지(EMC)로 몰딩하는 단계; 및상기 기판 하부에 솔더볼을 부착하는 단계를 구비하는 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제5항에 있어서,상기 반도체 칩은 본드패드가 상기 기판의 슬릿과 대응하도록 중앙에 형성된 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제1항에 있어서,상기 반도체 칩을 페이스 업형으로 조립하여 FBGA를 만드는 방법은,상기 기판의 슬릿을 기판을 구성하는 절연물질로 채운 기판을 사용하는 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제7항에 있어서,상기 반도체 칩은 크기가 축소된 형태의 반도체 칩인 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제8항에 있어서,상기 반도체 칩을 페이스 업형으로 조립하여 FBGA를 만드는 방법은,상기 반도체 칩을 페이스 업형으로 상기 기판에 부착하는 단계;상기 기판 하부에 솔더볼 랜드가 형성되지 않는 영역의 기판 위에서 상기 반도체 칩의 본드패드와 상기 기판을 와이어로 연결하는 단계;상기 기판 상부 및 상기 와이어를 봉지수지(EMC)로 몰딩하는 단계; 및상기 기판 하부에 솔더볼을 부착하는 단계를 구비하는 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
- 제9항에 있어서,상기 반도체 칩은 본드패드가 가장자리에 형성된 것을 특징으로 하는 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050034019A KR20060112303A (ko) | 2005-04-25 | 2005-04-25 | 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050034019A KR20060112303A (ko) | 2005-04-25 | 2005-04-25 | 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060112303A true KR20060112303A (ko) | 2006-10-31 |
Family
ID=37620600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050034019A KR20060112303A (ko) | 2005-04-25 | 2005-04-25 | 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060112303A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101409839B1 (ko) * | 2007-05-23 | 2014-06-26 | 삼성전자주식회사 | 반도체 패키지 |
-
2005
- 2005-04-25 KR KR1020050034019A patent/KR20060112303A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101409839B1 (ko) * | 2007-05-23 | 2014-06-26 | 삼성전자주식회사 | 반도체 패키지 |
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