KR100729028B1 - 리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지 - Google Patents

리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지 Download PDF

Info

Publication number
KR100729028B1
KR100729028B1 KR1020020026549A KR20020026549A KR100729028B1 KR 100729028 B1 KR100729028 B1 KR 100729028B1 KR 1020020026549 A KR1020020026549 A KR 1020020026549A KR 20020026549 A KR20020026549 A KR 20020026549A KR 100729028 B1 KR100729028 B1 KR 100729028B1
Authority
KR
South Korea
Prior art keywords
lead
die paddle
tape
semiconductor chip
lead frame
Prior art date
Application number
KR1020020026549A
Other languages
English (en)
Other versions
KR20030088712A (ko
Inventor
유동수
장유
박원석
Original Assignee
앰코 테크놀로지 코리아 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 앰코 테크놀로지 코리아 주식회사 filed Critical 앰코 테크놀로지 코리아 주식회사
Priority to KR1020020026549A priority Critical patent/KR100729028B1/ko
Publication of KR20030088712A publication Critical patent/KR20030088712A/ko
Application granted granted Critical
Publication of KR100729028B1 publication Critical patent/KR100729028B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 초다핀 반도체 패키지에서 내부 방열 성능을 향상시키고 각각의 반도체 칩마다 별도의 툴을 제작할 필요가 없도록 하는 리드에 테이프가 부착된 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 반도체 칩이 안착되는 다이패들과, 상기 다이패들 주위에 배치되는 복수개의 리드와, 상기 리드의 리드 팁 상면에 형성되는 테이프를 포함하여 이루어진 것을 특징으로 한다.
반도체 패키지, 리드프레임, 테이프

Description

리드에 테이프가 부착된 리드프레임 및 이를 이용한 반도체패키지{Lead frame of tape formation and semiconduct package using it}
도 1a는 종래의 리드프레임을 도시한 평면도이고,
도 1b는 종래의 리드프레임을 이용한 반도체패키지의 단면도이고,
도 2는 본 발명에 의한 리드프레임을 도시한 평면도이고,
도 3a 및 도 3b는 본 발명의 테이프가 부착된 리드프레임을 이용한 반도체패키지의 평면도 및 I-I선 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 본 발명에 의한 리드 프레임 21 : 다이패들(H자형)
22 : 리드 23 : 다운 셋
24 : 테이프 25 : 반도체 칩(다이)
26 : 절곡부 27 : 도전성와이어
28 : 봉지부 29 : 리드 팁(Lead Tip)
100' : 본 발명에 의한 반도체패키지
본 발명은 리드에 테이프가 부착된 리드프레임 및 이를 이용한 반도체패키지에 관한 것으로, 더욱 상세하게는 리드프레임의 다이패들을 테이프로 대체함으로써 각각의 칩마다 툴을 새롭게 마련할 필요 없이 테이프의 크기 수정만으로 다이패들의 비율을 자유롭게 조절 가능하게 하는 리드에 테이프가 부착된 리드프레임 및 이를 이용한 반도체패키지에 관한 것이다.
일반적으로 리드프레임은 반도체 칩의 패키지 작업에 사용되는 금속 구조물로서, 반도체패키지에 사용되는 리드프레임의 구조를 도 1a를 참조하여 설명하면 다음과 같다.
먼저, 리드프레임(10)은 각 단위 프레임의 중심부에 반도체 칩이 안착되는 다이패들(11)이 구비되어 있다.
상기 다이패들(11)은 프레임 몸체로부터 연장 형성된 타이바(13)에 연결되어 지지되며, 리드프레임(10)의 나머지 영역 즉, 타이바(13)의 일부분이 일정한 경사를 가지도록 절곡됨으로써 상기 타이바(13)에 연결되어 지지되는 다이패들(11)는 다운 셋(down-set)(16)된 상태이다.
또한, 상기 리드프레임(10)은 다이패들(11) 주위에 위치하는 복수개의 인너리드(12)가 구비되어 있으며, 상기 인너리드(12)들의 반대편으로는 상기 인너리드(12)에 각각 대응하도록 복수개의 아웃터리드(도시하지 않음)가 형성될 수 있다.
그리고 상기 다이패들(11)와 인너리드(12)들 사이는 비어 있게된다.
또한, 상기 각 인너리드(12)와 아웃터리드 사이에는 댐바(도시하지 않음)가 형성될 수 있으며, 상기 댐바는 내측으로 EMC가 몰딩된다.
한편, 이와 같은 리드프레임(10)을 사용한 반도체 패키지제조 공정은 다음과 같은 순서로 수행된다.
즉, 웨이퍼에 집적회로를 형성하는 FAB(Fabrication Process)을 완료한 후, 웨이퍼 상에 만들어진 각 칩을 서로 분리시키는 다이싱(Dicing), 분리된 단위 칩을 리드프레임(Lead Frame)의 다이패들(Die paddle)에 안착시키는 칩 본딩(Chip Bonding), 칩 상면의 외부전원 접속단자인 본딩 패드(Bonding pad)와 리드프레임의 인너리드(Inner Lead portion)를 전도성 연결부재인 골드 와이어로 연결하여 전기적으로 접속시키는 와이어 본딩(Wire Bonding)을 순차적으로 수행한다.
그 후, 칩 및 본딩된 와이어를 감싸 보호하기 위한 몰딩(Molding)을 수행하게 된다.
한편, 도 1b는 상기와 같은 리드프레임(10)을 이용한 반도체패키지(10')의 단면도로서,
도 1b에 도시된 바와 같이 상기 리드프레임(10)의 다이패들(11)에 반도체 칩(15)이 접착수단(14)으로 접착되어 있고, 상기 반도체 칩(15)은 그 외주연의 리드(12)에 도전성와이어(17)로 연결되어 있다.
또한, 상기 리드프레임(10), 반도체 칩(15) 및 도전성와이어(17)는 봉지재로 봉지 되어 소정 형태의 봉지부(18)를 이루고 있다.
그러나, 이러한 구조를 갖는 종래의 리드프레임(10) 및 반도체패키지(10')는 반도체 칩(15)이 일정크기를 갖는 다이패들(11)상에 접착됨으로서, 상기 다이패들(11)의 면적보다 큰 반도체 칩(15)을 탑재할 수 없고 각각의 반도체 칩(15)을 탑재할 경우 각 칩마다 툴(Tool)을 바꿔야했다.
또한, 상기 반도체 칩(15)과 리드(12)를 연결하는 와이어(17)의 본딩 영역이 일정하여 상기 와이어(17)가 엉키는 문제점과, 상기 다이패들(11)의 크기로 인해 휨 현상이 나타나는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 제반 문제점을 해결하기 위한 것으로 그 목적은, 리드프레임을 사용하는 반도체패키지에서 칩을 얹기 위한 공간인 다이패들 부분을 없애고, 리드 팁(Lead Tip)위에 테이프(Tape)를 이용함으로써 다양한 크기의 반도체 칩에 대해 다이패들의 크기를 자유롭게 조절할 수 있음과 동시에 각각의 칩마다 툴을 새롭게 마련할 필요가 없고, 모든 리드가 다운 셋 되어 가장 적절한 곳에 와이어 본딩을 할 수 있어 리드의 엉킴을 방지하도록 하는 리드에 테이프가 부착된 리드프레임 및 이를 이용한 반도체패키지를 제공하는데 있다.
상기와 같은 목적을 달성하기 위해 본 발명에 의한 리드프레임은, 반도체 칩이 안착되는 다이패들과, 상기 다이패들 주위에 배치되는 복수개의 리드와, 상기 리드의 리드 팁 상면에 형성되는 테이프를 포함하여 이루어진 것을 특징으로 한다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 반도체 칩이 안착되는 다이패들과, 상기 다이패들 주위에 배치되는 복수개의 리드와, 상기 리드의 리드 팁 상면에 형성되는 테이프와, 상기 테이프 상면에 접착수단으로 접착 된 반도체 칩과, 상기 반도체 칩과 상기 리드를 상호 전기적으로 접속하는 다수의 도전성와이어와, 상기 다이패들, 절곡부, 리드, 테이프, 반도체 칩 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부를 포함하여 이루어지는 것을 특징으로 한다.
또한, 상기 다이패들은 평면상에 대략 "H"자 형태로 형성되는 것을 특징으로 한다.
여기서, 상기 리드는 다운 셋 되어 선택에 따라 와이어 본딩이 가능하다.
상기와 같이 하여 본 발명에 의한 리드에 테이프가 부착된 리드프레임 및 이를 이용한 반도체패키지는 리드부분이 다운 셋 되어 와이어 본딩 영역을 상황에 따라 선택하여 본딩함으로써 상기 리드간의 엉킴을 방지할 수 있는 이점이 있다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2는 본 발명에 의한 리드프레임(100)을 도시한 평면도이다.
도시된 바와 같이 중앙에 칩이 안착되는 다이패들(21)이 대략 에이치(H)자로 형성되어 있고, 상기 다이패들(21)의 양측부에는 외주연 상부로 일정각도로 절곡된 절곡부(26)가 형성되어 있다. 또한, 상기 다이패들(21) 주위에는 복수개의 리드(22)가 배치되어 있고, 상기 리드(22)의 리드 팁(29) 상면에는 테이프(24)가 형성되어 있다.
또한, 상기 리드(22)의 상/하부는 다운 셋(23)되어 반도체 칩(25)과 와이어(27) 본딩을 선택에 따라 할 수 있다.
한편, 도 3a 및 도 3b는 본 발명의 테이프가 부착된 리드프레임을 이용한 반도체패키지의 평면도 및 I-I선 단면도이다. 상기 도 3b에는 리드프레임의 모든 구성요소가 도시되지 않기 때문에 도 3a를 혼용하여 본 발명에 의한 반도체패키지를 설명한다.
도 3a에 도시된 바와 같이 반도체 칩(25)이 안착되는 다이패들(21)이 에이치(H)자로 형성되어 있고, 상기 다이패들(21)의 양측부에는 외주연 상부로 일정각도 절곡된 절곡부(26)가 형성되어 있다.
또한, 상기 다이패들(21) 주위에는 복수개의 리드(22)가 배치되어 있고, 상기 리드(22)의 리드 팁(29)상면에는 테이프(24)가 형성되며, 상기 테이프(24) 상면에 접착수단(30)을 이용하여 반도체 칩(25)이 안착되어 있고, 상기 반도체 칩(25)과 리드(22) 및 다운 셋(23)된 리드는 도전성와이어(27)에 의해 상호 접속되어 있다.
계속해서, 상기 다이패들(21), 절곡부(26), 리드(22), 테이프(24), 반도체 칩(25) 및 도전성와이어(27)는 봉지재로 봉지 되어 일정형상의 봉지부(28)를 이루고 있다.
여기서, 도 3a 및 도 3b에 도시된 바와 같이, 상기 반도체 칩(25)은 접착수단(30) 및 테이프(24)를 통하여 리드 팁(29)의 상면에 접착될 뿐만 아니라, 상기 접착수단(30) 및 상기 테이프(24)를 통하여 상기 다이패들(21)의 일정 영역에 접착되거나, 또는 상기 반도체 칩(25)과 다이 패들(21) 사이에 봉지부(28)가 형성된다. 즉, 상기 다이 패들(21)의 모든 영역이 테이프(24) 및 접착수단(30)을 통하여 반도체 칩(25)에 연결된 것이 아니라, 상기 다이 패들(21)과 반도체 칩(25) 사이에 봉지재가 위치하여 봉지부(28)를 이룰 수도 있다.
또한, 여기서 상기 반도체 칩(25)과 리드(22)간의 와이어(27) 본딩시 엉킴을 방지할 수 있도록 상기 리드(22)와 다운 셋(23)된 리드를 선택하여 본딩 할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발 명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 기재된 청구범위 내에 있게 된다.
이상에서 설명한 바와 같이 본 발명에 의하면, 리드프레임의 다이패들을 테이프로 대체함으로써 다양한 크기의 반도체 칩에 대해 다이패들의 크기를 자유롭게 조절할 수 있음과 동시에 각각의 칩마다 툴을 새롭게 마련할 필요가 없고, 모든 리드가 다운 셋 되는 특징으로 와이어 본딩 영역을 상황에 따라 선택할 수 있어 리드의 엉킴 방지 효과가 있다.
또한, 열의 주요 배출구인 리드와 반도체 칩의 거리가 상대적으로 가깝기 때문에 방열 성능을 향상시킬 수 있고, 큰 패들 사이즈로 인해 발생되는 휨 현상이 저하되는 효과가 있다.

Claims (6)

  1. 반도체 칩이 안착되는 다이패들;
    상기 다이패들 주위에 배치되며, 상기 다이패들을 향하는 영역에 리드 팁이 형성된 복수개의 리드; 및,
    상기 리드의 리드 팁 상면 및 상기 다이패들의 상면에 일체로 형성된 테이프를 포함하여 이루어진 것을 특징으로 하는 리드에 테이프가 부착된 리드프레임.
  2. 제 1항에 있어서,
    상기 다이패들은 평면상에 "H"자 형태로 형성되는 것을 특징으로 하는 리드에 테이프가 부착된 리드프레임.
  3. 제 1항에 있어서,
    상기 리드는 다운 셋 되어 선택에 따라 와이어 본딩이 가능한 것을 특징으로 하는 리드에 테이프가 부착된 리드프레임.
  4. 반도체 칩이 안착되는 다이패들;
    상기 다이패들 주위에 배치되며, 상기 다이패들을 향하는 영역에 리드 팁이 형성된 복수개의 리드; 및,
    상기 리드의 리드 팁 상면 및 상기 다이패들의 상면에 일체로 형성된 테이프;
    상기 테이프 상면에 접착수단으로 접착된 반도체 칩;
    상기 반도체 칩과 상기 리드를 상호 전기적으로 접속하는 다수의 도전성와이어; 및,
    상기 다이패들, 리드, 테이프, 접착수단, 반도체 칩 및 도전성와이어가 봉지재로 봉지되어 형성된 봉지부를 포함하여 이루어지는 것을 특징으로 하는 반도체패키지.
  5. 제 4항에 있어서,
    상기 다이패들은 평면상에 "H"자 형태로 형성되는 것을 특징으로 하는 반도체패키지.
  6. 제 4항에 있어서,
    상기 리드는 다운 셋 되어 선택에 따라 와이어 본딩이 가능한 것을 특징으로 하는 반도체패키지.
KR1020020026549A 2002-05-14 2002-05-14 리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지 KR100729028B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020026549A KR100729028B1 (ko) 2002-05-14 2002-05-14 리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020026549A KR100729028B1 (ko) 2002-05-14 2002-05-14 리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지

Publications (2)

Publication Number Publication Date
KR20030088712A KR20030088712A (ko) 2003-11-20
KR100729028B1 true KR100729028B1 (ko) 2007-06-14

Family

ID=32382778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020026549A KR100729028B1 (ko) 2002-05-14 2002-05-14 리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지

Country Status (1)

Country Link
KR (1) KR100729028B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11260972A (ja) * 1998-03-13 1999-09-24 Sumitomo Metal Mining Co Ltd 薄型半導体装置

Also Published As

Publication number Publication date
KR20030088712A (ko) 2003-11-20

Similar Documents

Publication Publication Date Title
US6437429B1 (en) Semiconductor package with metal pads
KR100526844B1 (ko) 반도체패키지 및 그 제조방법
KR100477020B1 (ko) 멀티 칩 패키지
KR100498488B1 (ko) 적층형 반도체 패키지 및 그 제조방법
US7012325B2 (en) Ultra-thin semiconductor package device and method for manufacturing the same
US7301225B2 (en) Multi-row lead frame
CN100541748C (zh) 引线框架、半导体芯片封装、及该封装的制造方法
JPH07312405A (ja) 半導体装置
US7642638B2 (en) Inverted lead frame in substrate
US6495908B2 (en) Multi-chip semiconductor package
US7504736B2 (en) Semiconductor packaging mold and method of manufacturing semiconductor package using the same
US10290593B2 (en) Method of assembling QFP type semiconductor device
KR100729028B1 (ko) 리드에 테이프가 부착된 리드프레임 및 이를 이용한반도체패키지
US7166906B2 (en) Package with barrier wall and method for manufacturing the same
US7005728B1 (en) Lead configuration for inline packages
JP3565114B2 (ja) 樹脂封止型半導体装置
KR100891649B1 (ko) 반도체 패키지 제조방법
US7022551B2 (en) Quad flat flip chip packaging process and leadframe therefor
US20230027248A1 (en) Semiconductor device packaging extendable lead and method therefor
JP2004200532A (ja) 半導体装置およびその製造方法
KR20070078593A (ko) 면 배열형 리드프레임, 그를 이용한 반도체 패키지 및 그제조 방법
KR19990086280A (ko) 반도체 패키지
KR19990035569A (ko) 패키지
KR20060112303A (ko) 칩 크기 축소에 대응할 수 있는 반도체 패키지 조립방법
KR200337333Y1 (ko) 반도체 패키지 제조시의 히트 스프레드 유동방지구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130607

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150604

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160607

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170602

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180605

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190604

Year of fee payment: 13