JP2006253315A - 半導体装置 - Google Patents

Abstract

【課題】半導体チップとインターポーザ基板との隙間にアンダーフィル材の未充填領域が発生することを防止し、半導体チップがインターポーザ基板から剥離することがない、信頼性が高い半導体装置を実現できるようにする。
【解決手段】複数の表層配線６が形成されたインターポーザ基板２の表面には、複数の金属バンプ３が設けられた半導体チップ１がフェイスダウンで保持されている。各金属バンプ３は所定の表層配線６とそれぞれ導電接着材４により電気的に接続されている。表層配線６は、金属バンプ３が接続された部分を除いてコーティング層７に覆われており、半導体チップ１の下側においてコーティング層７の厚さは他の領域よりも薄くなっている。インターポーザ基板２と半導体チップ１との隙間には、アンダーフィル材５が注入され、インターポーザ基板２と半導体チップ１との隙間は封止されている。
【選択図】図１

Description

本発明は半導体チップとインターポーザ基板との隙間がアンダーフィル材により封止されたフリップチップ型の半導体装置に関する。

従来は、クワッドフラットパッケージ（以下はＱＦＰと略す）と呼ばれる半導体装置が広く用いられていた。

ＱＦＰは、外観四角形状の半導体装置であり、各側面に一定ピッチでガルウィング状のリード端子が配列された構造となっている。ＱＦＰにおいては、リードフレームのダイパッド上に半導体チップが熱硬化性の接着材を用いて保持され、その半導体チップが有する電極は、リードフレームの外部端子が繋がっているリード端子と金属細線により電気的に接続されている。ダイパッド、半導体素子、金属細線及びリード端子を含む領域は、封止樹脂によりフルモールドされており、外部端子は封止樹脂から突出した構成となっている。

ＱＦＰの製造方法は、ダイパッド上に半導体素子を保持する工程と、外部端子に繋がっているリード端子と半導体素子の電極を金属細線により電気的に接続する工程と、ダイパッドとそれを囲む領域を封止樹脂によりフルモールドする工程と、封止樹脂から突出した外部端子をガルウィング状に形成し、リードフレームから分離する工程とから構成されている。

しかし近年、電子機器、特に携帯機器に使用される半導体装置に対する薄型化、小型化、高密度化及び多ピン化等の要望が更に強くなっている。

そこで、裏面にエリア状に配置された外部端子を有し、半導体チップと半導体基板との間を中継するためのインターポーザ基板の表面に半導体チップを保持するエリアアレイパッケージが主流になりつつある。またエリアアレイパッケージは、インターポーザ基板に半導体チップを上向きに保持するフェイスアップ方式と、インターポーザ基板に半導体素子を下向きで保持するフェイスダウン方式とに分類される。しかし、フェイスアップ方式の場合には、半導体チップとインターポーザ基板とを電気的に接続するためにワイヤボンドを用いるため、インターポーザ基板の上に保持されている半導体チップの周辺部にワイヤを結線する配線領域を設ける必要があり、半導体装置を小型化することが困難である。

一方、フェイスダウン方式の場合には、半導体チップとインターポーザ基板との電気的接続を金属バンプにより行うため、半導体チップの周辺に配線領域を設ける必要がなく小型化が容易である。フェイスダウン方式の半導体装置は、半導体チップと、インターポーザ基板と、半導体チップとインターポーザ基板とを電気的に接続する金属バンプと、半導体チップとインターポーザ基板との間を封止するアンダーフィル材とにより構成されている。インターポーザ基板の表面における半導体チップが保持された領域の周辺には半導体チップと電気的に接続された表層配線が存在しており、表層配線を外的汚染から保護するためコーティング層がインターポーザ基板の表面全体に設けられている（例えば、特許文献１を参照。）。

フェイスダウン方式での半導体装置の製造方法は、半導体チップが有する電極に金属バンプを付設する工程と、金属バンプを付設した半導体チップをインターポーザ基板に保持する工程と、半導体素子とインターポーザ基板の間に未硬化のアンダーフィル材を注入した後、熱処理によりアンダーフィル材を硬化させる工程とから構成されている。
特開２００４-６３７０３号公報

しかしながら、従来の技術には次のような問題がある。半導体チップが有する電極が千鳥配列の場合、半導体チップの周辺領域のみではなく半導体チップの下側にも表層配線を設けなければならない。従って、半導体チップの下側に設けられた表層配線を外的汚染から保護するために半導体チップの下側にもコーティング層を設けなければならない。しかし半導体チップの下にコーティング層を設けることにより、半導体チップとインターポーザ基板との隙間が狭くなり、半導体チップとインターポーザ基板との隙間を未硬化のアンダーフィル材が流れにくくなる。その結果、アンダーフィル材の未充填領域が発生し、インターポーザ基板から半導体チップが剥離したり、半導体チップとインターポーザ基板との接続抵抗が高くなったりするという問題が生じる。

本発明は、前記従来の問題を解決し、半導体チップとインターポーザ基板との隙間にアンダーフィル材の未充填領域が発生することを防止し、半導体チップがインターポーザ基板から剥離することがない、信頼性が高い半導体装置及びその製造方法を実現できるようにすることを目的とする。

前記の目的を達成するため、本発明はインターポーザ基板の表層配線を保護するコーティング層を、半導体チップの下側の領域において他の領域よりも厚さが薄い構成とする。

具体的に、本発明の半導体装置は、一の面の上に形成された複数の配線及び一の面の上を覆い且つ複数の配線を保護するコーティング層を有するインターポーザ基板と、インターポーザ基板の一の面の上に素子形成面を対向させて保持され且つ複数の配線と電気的に接続された半導体チップと、インターポーザ基板と半導体チップとの隙間を封止するアンダーフィル材とを備え、コーティング層は、半導体チップが保持される領域である半導体チップ保持領域における厚さが、半導体チップ保持領域を除く領域における厚さよりも薄いことを特徴とする。

本発明の半導体装置によれば、コーティング層は、半導体チップ保持領域における厚さが、半導体チップ保持領域を除く領域における厚さよりも薄いため、半導体チップとインターポーザ基板との間の隙間を十分に確保することができるので、未硬化のアンダーフィル材を半導体チップとインターポーザ基板との間に均一に充填することが可能である。その結果、金属バンプに応力が集中することがなく、インターポーザ基板から半導体チップが剥離することがない信頼性の高い半導体装置が得られる。また、半導体チップの下側における表層配線もコーティング層に覆われているため、表層配線の汚染による信頼性の低下も防止することができる。

本発明の半導体装置において、コーティング層は、半導体チップ保持領域における厚さが、半導体チップ保持領域を除く領域における厚さの４分の１以上且つ２分の１以下であることが好ましい。また、コーティング層は、半導体チップ保持領域における厚さが５μｍ以上且つ１０μｍ以下であることが好ましい。このような構成とすることにより、半導体チップとインターポーザ基板との間の隙間を確実に確保することが可能となる。

本発明の半導体装置において、半導体チップ保持領域は平面四角形状であり、コーティング層は、半導体チップ保持領域の周辺部のうち半導体チップ保持領域の一辺と面した領域における厚さが、半導体チップ保持領域における厚さと同じであることが好ましい。このような構成とすることにより、未硬化のアンダーフィル材の注入が容易となる。

本発明の半導体装置において、コーティング層は、半導体チップ保持領域の周辺部における厚さが、半導体チップ保持領域における厚さと同じであることが好ましい。このような構成とすることにより、未硬化のアンダーフィル材を注入する際に、アンダーフィル材が半導体チップ保持領域の外に流れ出しやすくなるため、アンダーフィル材の充填の可否を外観により判定することが可能となる。

本発明の半導体装置の製造方法は、複数の外部接続端子を有する半導体素子が形成された半導体チップを準備する工程と、各外部接続端子に金属バンプをそれぞれ取り付ける工程と、一の面の上に半導体チップを保持する半導体チップ保持領域を有し、一の面の上に複数の配線及び該複数の配線を覆うと共に半導体チップ保持領域における厚さが半導体チップ保持領域を除く領域における厚さよりも薄いコーティング層が形成されたインターポーザ基板を準備する工程と、各金属バンプと各配線とがそれぞれ電気的に接続されるように半導体チップを半導体チップ保持領域に保持する工程と、半導体チップとインターポーザ基板との隙間に未硬化のアンダーフィル材を注入した後、注入したアンダーフィル材を硬化させることにより、半導体チップとインターポーザ基板との隙間を封止する工程とを備えていることを特徴とする。

本発明の半導体装置の製造方法によれば、導体チップ保持領域における厚さが半導体チップ保持領域を除く領域における厚さよりも薄いコーティング層が形成されたインターポーザ基板を準備する工程と、半導体チップとインターポーザ基板との隙間に未硬化のアンダーフィル材を注入した後、注入したアンダーフィル材を硬化させることにより、半導体チップとインターポーザ基板との隙間を封止する工程とを備えているため、半導体チップとインターポーザ基板との隙間にアンダーフィル材を均一に充填することが可能となるので、半導体チップがインターポーザ基板から剥離しにくい、信頼性が高い半導体装置を実現することができる。

本発明の半導体装置の製造方法は、半導体チップ保持領域は平面四角形状であり、コーティング層は、半導体チップ保持領域の周辺部のうち半導体チップ保持領域の一辺に面した領域における厚さが、半導体チップ保持領域における厚さと同じであることが好ましい。

本発明の半導体装置の製造方法は、コーティング層は、半導体チップ保持領域の周辺部における厚さが、半導体チップ保持領域における厚さと同じであることが好ましい。

本発明の半導体装置及びその製造方法によれば、半導体チップとインターポーザ基板との隙間にアンダーフィル材の未充填領域が発生することを防止し、半導体チップがインターポーザ基板から剥離することがない、信頼性が高い半導体装置を実現できる。

（一実施形態）
本発明の一実施形態に係る半導体装置及びその製造方法について図面を用いて説明する。図１は本実施形態の半導体装置の断面構成を示している。図１に示すようにインターポーザ基板２の裏面には、複数の裏面端子１１がエリア状に配置されており、裏面端子１１を覆う保護膜１２が設けられている。

インターポーザ基板２の表面には、複数の表層配線６が形成されており、各表層配線６はそれぞれ所定の外部端子２１と、インターポーザ基板の内部に設けられたビア及び層内配線（図示せず）を介在させて電気的に接続されている。

インターポーザ基板２の表面に設けられた半導体チップ保持領域２２には、半導体チップ１がフェイスダウン方式により保持されている。半導体チップ１の表面には複数の外部接続端子８が設けられており、各外部接続端子８には金からなる金属バンプ３が取り付けられている。各金属バンプ３は、所定の表層配線６と導電性ペースト等の導電性接着材４によりそれぞれ電気的に接続された状態で接着されている。

表層配線６は、金属バンプ３が接続された部分を除いてコーティング層７に覆われている。コーティング層７は、表層配線６が環境中の有機物や無機物によって汚染されることを防止する保護膜である。コーティング層７は、半導体チップ１に覆われた半導体チップ保持領域２２において、他の領域よりも厚さが薄くなるように形成されている。

インターポーザ基板２と半導体チップ１との隙間には、フェノール樹脂等からなるアンダーフィル材５が充填されており、インターポーザ基板２と半導体チップ１との隙間は封止されている。これにより、熱ストレス等による応力が金属バンプ３に集中することを緩和し、半導体チップ１がインターポーザ基板２から剥離したり、半導体チップ１と表層配線６との間の抵抗値が上昇したりすることを防止している。

半導体チップ１の剥離を防止し、信頼性が高い半導体装置を得るためには、アンダーフィル材５が半導体チップ１とインターポーザ基板２との隙間を均一に埋めており、未充填部分が生じないようにすることが必要である。半導体チップ１とインターポーザ基板２との隙間の封止は、未硬化のアンダーフィル材５を半導体チップ１とインターポーザ基板２との隙間に注入した後、硬化させることにより行う。未硬化のアンダーフィル材５は、高粘度の液体であるため、半導体チップ１とインターポーザ基板２との隙間が狭い場合には、半導体チップ１とインターポーザ基板２との隙間に未硬化のアンダーフィル材５を均一に充填することは困難であり、未充填部分が発生してしまう。しかし、本実施形態の半導体装置においては、半導体チップ１の下側において表層配線６表面を覆うコーティング層７の厚さが薄くなっている。従って、半導体チップ１とインターポーザ基板２との間の隙間を広く確保することが可能であり、アンダーフィル材５を均一に充填して、金属バンプ３に応力が集中することを防止できる。

半導体チップ１とインターポーザ基板２との間隔は、金属バンプ３の高さとコーティング層７の厚さとによって決まる。金属バンプ３の高さは、強度や取り扱い等を考えるとあまり高くすることができない。超音波接合法により金属バンプ３を外部接続端子に取り付ける場合には、高さが４０μｍ程度のものが通常用いられる。また導電性接着材４の高さは５μｍ程度である。一方、表層配線６の上を覆うコーティング層７の厚さは２０μｍ程度である。コーティング層７を薄くしすぎると形成が困難となり、厚くしすぎるとインターポーザ基板２に歪みが生じる等の影響があるので、１０μｍ〜３０μｍ程度の厚さとすることが適当である。

このため、バンプの高さが４０μｍ、導電性接着剤の高さが５μｍ、コーティング層７の厚さを２０μｍとすると、インターポーザ基板２と半導体チップ１との間隔は２５μｍ程度しか確保できず、アンダーフィル材５を均一に充填することは困難である。しかし、本実施形態においては、半導体チップ１の下側に隠れる半導体チップ保持領域２２において、表層配線６の上を覆うコーティング層７の厚さを他の領域と比べて２分の１である１０μｍとしている。これにより、半導体チップ１とインターポーザ基板２との間の間隔を十分に確保することができるので、未硬化のアンダーフィル材５を半導体チップ１とインターポーザ基板２との間に均一に注入することが可能となる。

半導体チップ保持領域２２において、表層配線６の上を覆うコーティング層７の厚さは、未硬化のアンダーフィル材５を注入するためには薄い方がよいが、表層配線６の保護効果及び形成のしやすさを考えると、厚さの下限は他の領域と比べて４分の１となる５μｍ程度である。

以下に、本実施形態の半導体装置の製造方法について図面を用いて説明する。図２は本実施形態の半導体装置の製造方法について工程毎に断面構成を示している。

まず、図２（ａ）に示すように半導体素子が形成された基板をダイシングして半導体チップ１を切り出した後、半導体チップ１に設けられた各外部接続端子８に金属バンプ３をそれぞれ接合する。金属バンプ３と外部接続端子８との接合は、超音波接合法等の既知の方法により行えばよい。

次に、図２（ｂ）に示すように半導体チップ保持領域２２において、表層配線６を覆うコーティング層７の厚さが他の領域よりも薄いインターポーザ基板２を用意し、所定の金属バンプ３と表層配線６とがそれぞれ電気的に接続されるように導電性接着材４を用いて接着することにより、インターポーザ基板２の上に半導体チップ１を保持する。導電性接着材４には銀を含むペースト等既知のものを用いればよい。半導体チップ保持領域２２におけるコーティング層７の厚さを他の領域よりも薄くするには、例えば、表層配線６のうち金属バンプ３と接続する部分をマスクして薄いコーティングを行った後、半導体チップ保持領域２２をマスクして再度コーティングを行えばよい。また、インターポーザ基板２の表面を均一にコーティングした後、半導体チップ保持領域２２を選択的にエッチングして薄膜化してもよい。

次に、図２（ｃ）に示すように半導体チップ１とインターポーザ基板２との隙間にフェノール樹脂からなる液状で未硬化のアンダーフィル材５を注入した後、１５０℃〜１８０℃の温度で３．５時間〜５時間の熱処理を行い、アンダーフィル材５を硬化させる。

本実施形態の半導体装置の製造方法においては、表層配線６の上を覆うコーティング層７の厚さが、半導体チップ１に覆われる半導体チップ保持領域２２において、他の領域よりも薄くなっている。従って、アンダーフィル材５を均一に充填することが可能であり、金属バンプ３へ応力が集中しない、信頼性の高い半導体素子を製造することができる。

なお、本実施形態において、インターポーザ基板２は、樹脂等を用いた有機基板であっても、セラミックス等を用いた無機基板であってもよい。また、コーティング層７には、アルミナ又はレジスト等を用いることができ、アンダーフィル材５にはエポキシ樹脂等を用いてもよい。

（第１変形例）
以下に、本発明の一実施形態の第１変形例に係る半導体装置について図面を用いて説明する。図３は第１変形例の半導体装置の断面構成を示している。図３において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図３に示すように第１の変形例に係る半導体措置においてはコーティング層７の厚さが、半導体チップ保持領域２２の周辺部のうちの一辺と面した領域においても、半導体チップ保持領域２２と同様に他の領域よりも薄くなっている。これにより、未硬化のアンダーフィル材５を半導体チップ１とインターポーザ基板２との隙間に注入する際に、狭窄した部分を通らせる必要がなくなるので、アンダーフィル材５の注入が容易となる。

（第２変形例）
以下に、本発明の一実施形態の第２変形例に係る半導体装置について図面を用いて説明する。図４は第２変形例の半導体装置の断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。

図４に示すように第１の変形例に係る半導体措置においてはコーティング層７の厚さが、半導体チップ保持領域２２の外周領域の全体において、半導体チップ保持領域２２と同様に他の領域よりも薄くなっている。これにより、未硬化のアンダーフィル材５の注入が容易となるだけでなく、未硬化のアンダーフィル材５が半導体チップ保持領域２２の外側に流れ出しやすくなるため、アンダーフィル材５の充填の可否を外観検査により判定することが可能となる。その結果、不具合品を確実に排除して製品の品質を向上させることができる。

また、半導体チップ保持領域２２を中心に対称性を有するようにコーティング層７を形成することが可能となるので、インターポーザ基板２が局所的に歪むことを防止できるという効果も得られる。

本発明の半導体装置は、半導体チップとインターポーザ基板との隙間にアンダーフィル材の未充填領域が発生することを防止し、半導体チップがインターポーザ基板から剥離することがない、信頼性が高い半導体装置を実現できるという効果を有し、半導体チップとインターポーザ基板との隙間がアンダーフィル材により封止されたフリップチップ型の半導体装置等として有用である。

本発明の一実施形態に係る半導体装置を示す断面図である。 本発明の一実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の一実施形態の第１変形例に係る半導体装置を示す断面図である。 本発明の一実施形態の第２変形例に係る半導体装置を示す断面図である。

符号の説明

１ 半導体チップ
２ インターポーザ基板
３ 金属バンプ
４ 導電性接着材
５ アンダーフィル材
６ 表層配線
７ 表層コーティング層
８ 外部接続端子
１１ 裏面端子
１２ 保護膜
２２ 半導体チップ保持領域

Claims (8)

1. 一の面の上に形成された複数の配線及び前記一の面の上に前記複数の配線を覆うように形成され且つ前記複数の配線を保護するコーティング層を有するインターポーザ基板と、
   前記インターポーザ基板の前記一の面の上に、素子形成面を対向させて保持され且つ前記複数の配線と電気的に接続された半導体チップと、
   前記インターポーザ基板と前記半導体チップとの隙間を封止するアンダーフィル材とを備え、
   前記コーティング層は、前記一の面の上における前記半導体チップが保持される領域である半導体チップ保持領域における厚さが、前記半導体チップ保持領域を除く領域における厚さよりも薄いことを特徴とする半導体装置。
2. 前記コーティング層は、前記半導体チップ保持領域における厚さが、前記半導体チップ保持領域を除く領域における厚さの４分の１以上且つ２分の１以下であることを特徴とする請求項１に記載の半導体装置。
3. 前記コーティング層は、前記半導体チップ保持領域における厚さが、５μｍ以上且つ１０μｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記半導体チップ保持領域は平面四角形状であり、
   前記コーティング層は、前記半導体チップ保持領域の周辺部のうち前記半導体チップ保持領域の一辺と面した領域における厚さが、前記半導体チップ保持領域における厚さと同じであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
5. 前記コーティング層は、前記半導体チップ保持領域の周辺部における厚さが、前記半導体チップ保持領域における厚さと同じであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
6. 複数の外部接続端子を有する半導体素子が形成された半導体チップを準備する工程と、
   前記各外部接続端子に金属バンプをそれぞれ取り付ける工程と、
   一の面の上に前記半導体チップを保持する半導体チップ保持領域を有し、前記一の面の上に複数の配線及び該複数の配線を覆うと共に前記半導体チップ保持領域における厚さが前記半導体チップ保持領域を除く領域における厚さよりも薄いコーティング層が形成されたインターポーザ基板を準備する工程と、
   前記各金属バンプと前記各配線とがそれぞれ電気的に接続されるように前記半導体チップを前記半導体チップ保持領域に保持する工程と、
   前記半導体チップと前記インターポーザ基板との隙間に未硬化のアンダーフィル材を注入した後、注入したアンダーフィル材を硬化させることにより、前記半導体チップと前記インターポーザ基板との隙間を封止する工程とを備えていることを特徴とする半導体装置の製造方法。
7. 前記半導体チップ保持領域は平面四角形状であり、
   前記コーティング層は、前記半導体チップ保持領域の周辺部のうち前記半導体チップ保持領域の一辺に面した領域における厚さが、前記半導体チップ保持領域における厚さと同じであることを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記コーティング層は、前記半導体チップ保持領域の周辺部における厚さが、前記半導体チップ保持領域における厚さと同じであることを特徴とする請求項６に記載の半導体装置の製造方法。
   

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