JP2013048205A - 配線基板の製造方法 - Google Patents

配線基板の製造方法 Download PDF

Info

Publication number
JP2013048205A
JP2013048205A JP2012013904A JP2012013904A JP2013048205A JP 2013048205 A JP2013048205 A JP 2013048205A JP 2012013904 A JP2012013904 A JP 2012013904A JP 2012013904 A JP2012013904 A JP 2012013904A JP 2013048205 A JP2013048205 A JP 2013048205A
Authority
JP
Japan
Prior art keywords
solder resist
layer
resist layer
wiring board
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2012013904A
Other languages
English (en)
Inventor
Ichiei Higo
一詠 肥後
Takuya Torii
拓弥 鳥居
Daisuke Yamashita
大輔 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP2012013904A priority Critical patent/JP2013048205A/ja
Priority to US13/551,979 priority patent/US20130025782A1/en
Priority to KR1020120080618A priority patent/KR101523818B1/ko
Priority to TW101126536A priority patent/TWI491332B/zh
Publication of JP2013048205A publication Critical patent/JP2013048205A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B37/00—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding
    • B32B37/02—Methods or apparatus for laminating, e.g. by curing or by ultrasonic bonding characterised by a sequence of laminating steps, e.g. by adding new layers at consecutive laminating stations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2309/00—Parameters for the laminating or treatment process; Apparatus details
    • B32B2309/08—Dimensions, e.g. volume
    • B32B2309/10—Dimensions, e.g. volume linear, e.g. length, distance, width
    • B32B2309/105—Thickness
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/08—PCBs, i.e. printed circuit boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

【課題】接続信頼性に優れる配線基板の製造方法を提供する。
【解決手段】表面及び裏面を有し、表面に半導体チップＳが実装される配線基板１の製造方法であって、導体層２１，２２，３１，３２，１３１，１３２及び樹脂絶縁層３３，３４，１３３，１３４をそれぞれ１層以上積層し、表面側及び裏面側の表層にそれぞれ少なくとも１以上の接続端子Ｔ１，Ｔ１１を有するビルドアップ層３，１３を形成する工程と、表面側のビルドアップ層３４，１３４上にフィルム状の第１のソルダーレジストを積層して第１のソルダーレジスト層４を形成し、裏面側のビルドアップ層上に第１のソルダーレジスト層４よりも厚みの厚いフィルム状の第２のソルダーレジストを積層して第２のソルダーレジスト層１４を形成する工程と、を有する。
【選択図】図４

Description

本発明は、配線基板の製造方法に関し、特に、表面側に半導体チップが実装され、裏面側をマザーボードやソケット等に実装する配線基板の製造方法に関する。
配線基板には、種々のものがあり、例えば、表面に半導体チップとの接続端子が形成され、裏面にマザーボードやソケット等（以下、マザーボード等と称する）との接続端子が形成されたものがある。このような配線基板は、通常、コア基板の表面及び裏面に導体層と樹脂絶縁層とを積層してビルドアップ層を形成し、上記ビルドアップ層上に、接続端子等、はんだ付けが必要な部分だけを露出した状態でソルダーレジスト層が形成されている（例えば、特許文献１参照）。
特開２００９−２０６４４６号公報
従来、半導体チップと配線基板との接続は、フリップチップ方式、すなわちアレイ状に並んだ半田バンプと呼ばれる突起状の端子によって接続するのが一般的であった。しかしながら、近年では、半導体チップの高集積化及び高密度化が進んでおり、より高密度に接続端子を実装できるＣｕ−Ｐｉｌｌａｒ（以下、Ｃｕピラーと称する）を用いた接続方式が、半導体チップと配線基板との接続に用いられるようになっている。
ところが、従来の配線基板では、ソルダーレジスト層をスクリーン印刷法又はロールコータ法で、ビルドアップ層上に積層しているため、ソルダーレジスト層の厚みが、配線基板の表面及び裏面で同じとなっている。しかしながら、表面側のソルダーレジスト層が厚いとＣｕピラーが配線基板の接続端子まで届かず、接触不良を生じる虞がある。このため、半導体チップと配線基板とをＣｕピラーで接続する場合は、ソルダーレジスト層を薄くする必要がある。一方、配線基板とマザーボード等とは、裏面側のソルダーレジスト層の開口から露出した接続端子上に形成される半田ボールを介して接続されている。このような接続端子上に半田ボールが形成されたＢＧＡ（Ball Grid Array）基板では、半田ボールを接続端子上に確実に接続するために、ソルダーレジスト層をある程度厚くする必要がある。ソルダーレジスト層が薄いと半田ボールがうまく形成されず、接続信頼性が低下する。
つまり、ソルダーレジスト層が厚いと、半導体チップと配線基板との接続信頼性が低下し、ソルダーレジスト層が薄いと、配線基板とマザーボード等との接続信頼性が低下する。
本発明は、上記の事情に対処してなされたものであり、接続信頼性に優れる配線基板の製造方法を提供することを目的とする。
上記目的を達成すべく、本発明は、
表面及び裏面を有し、表面に半導体チップが実装される配線基板の製造方法であって、導体層及び樹脂絶縁層をそれぞれ１層以上積層し、表面側及び裏面側の表層にそれぞれ少なくとも１以上の接続端子を有するビルドアップ層を形成する工程と、表面側のビルドアップ層上にフィルム状の第１のソルダーレジストを積層して第１のソルダーレジスト層を形成し、裏面側のビルドアップ層上に第１のソルダーレジスト層よりも厚みの厚いフィルム状の第２のソルダーレジストを積層して第２のソルダーレジスト層を形成する工程と、を有する配線基板の製造方法に関する。
本発明によれば、表面側のビルドアップ層上にフィルム状の第１のソルダーレジストを積層して第１のソルダーレジスト層を形成し、裏面側のビルドアップ層上に第１のソルダーレジスト層よりも厚みの厚いフィルム状の第２のソルダーレジストを積層して第２のソルダーレジスト層を形成するようにしたので、半導体チップ及びマザーボード等との接続信頼性に優れた配線基板を製造することができる。
また、フィルム状のソルダーレジストをビルドアップ層上に積層して、ソルダーレジスト層を形成しているので、ソルダーレジストをビルドアップ層上に塗布する場合に比較して、形成されるソルダーレジスト層の厚みが均一となる。このため、半導体チップ及びマザーボード等との接続信頼性が向上する。また、ソルダーレジストがフィルム状であるため、取扱い性に優れ、表面側と裏面側とで異なる厚みのソルダーレジスト層を形成することが容易となる。
なお、本発明の一態様においては、前記第１のソルダーレジスト層に、前記ビルドアップ層の表面側の前記接続端子の表面及び側面を露出するための第１の開口を形成し、前記第２のソルダーレジスト層に、前記ビルドアップ層の裏面側の前記接続端子の表面の一部を露出するための第２の開口を形成することができる。
つまり、この本発明の一態様では、半導体チップが接続される配線基板の表面側に積層されるソルダーレジストの開口は、接続端子の表面及び側面が露出したいわゆるＮＳＭＤ（ノン・ソルダー・マスク・ディファインド）形状となっており、マザーボード等が接続される配線基板の裏面側に積層されるソルダーレジストの開口は、接続端子の表面の一部が露出したいわゆるＳＭＤ（ソルダー・マスク・ディファインド）形状となっている。
半導体チップのＣｕピラーと接続される配線基板の表面側は、ファインピッチに対応するためにソルダーレジスト層の開口をＮＳＭＤ形状とする必要がある。しかしながら、配線基板の裏面側は、表面側ほどのファインピッチを要求されない。このため、配線基板の裏面側のソルダーレジストの開口を、接続信頼性の高いＳＭＤ形状とすることでマザーボード等との接続信頼性を向上することができる。
また、本発明の他の態様においては、前記第１のソルダーレジスト層上に、フィルム状の第３のソルダーレジストを積層して第３のソルダーレジスト層を形成し、前記第３のソルダーレジスト層に前記半導体チップの実装領域を取り囲む第３の開口を形成することができる。
ビルドアップ層上に積層されるソルダーレジスト層が薄いと、ビルドアップ層の導体層が露出する虞がある。一方で、配線基板の表面に実装される半導体チップとの接続信頼性を確保するためには、半導体チップの実装領域においてソルダーレジスト層が薄くなっていればよい。このため、半導体チップの実装領域以外の領域に、さらにソルダーレジスト層を積層することで、ソルダーレジスト層の厚みを確保することができ、ビルドアップ層の導体層が露出する虞を低減することができる。
さらに、本発明のその他の態様においては、前記第３のソルダーレジスト層を形成する場合、前記第１の開口が形成された前記第１のソルダーレジスト層上に、前記フィルム状の第３のソルダーレジストを積層することができる。
前記第３のソルダーレジスト層を形成する際に、前記第１の開口が形成された前記第１のソルダーレジスト層上に、前記フィルム状の第３のソルダーレジストを積層することで、製造工程が簡略化されるため、配線基板の製造コストを抑制することができる。
以上説明したように、本発明によれば、接続信頼性に優れる配線基板の製造方法を提供することができる。
実施形態に係る配線基板の平面図（表面側）。 実施形態に係る配線基板の裏面図（裏面側）。 実施形態に係る配線基板の断面図。 実施形態に係る配線基板の一部拡大断面図。 実施形態の変形例に係る配線基板の平面図（表面側）。 実施形態の変形例に係る配線基板の一部拡大断面図。
以下、本発明の実施形態について図面を参照しながら詳細に説明する。なお、以下の説明では、コア基板上にビルドアップ層を形成した配線基板を例に、本発明の実施形態を説明するが、一方の主面が半導体チップと接続され、他方の主面がマザーボードやソケット等と接続される配線基板であればよく、例えば、コア基板を有しない配線基板であってもよい。
（実施形態）
図１は、本実施形態における配線基板１の平面図（表面側）である。図２は、本実施形態における配線基板１の裏面図（裏面側）である。図３は、図１の線分Ｉ−Ｉにおける配線基板１の断面図である。図４は、配線基板１の一部拡大断面図である。なお、図３，４では、半導体チップＳが実装された状態での断面図を示した。また、以下の説明では、半導体チップＳが接続される側を表面側とし、マザーボードやソケット等（以下、マザーボード等と称する）が接続される側を裏面側とする。
（配線基板１の構成）
図１〜４に示す配線基板１は、コア基板２と、コア基板２の表面側及び裏面側に形成されたビルドアップ層３（表面側），１３（裏面側）と、ビルドアップ層３上に形成されたソルダーレジスト層４（表面側）と、ビルドアップ層１３上に形成されたソルダーレジスト層１４（裏面側）と、ソルダーレジスト層４上に形成されたソルダーレジスト層５を備えている。
コア基板２は、耐熱性樹脂板（たとえばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（たとえばガラス繊維強化エポキシ樹脂）等で構成された板状の樹脂製基板である。コア基板２の表面及び裏面には、金属配線Ｌ１，Ｌ１１をなすコア導体層２１，２２がそれぞれ形成されている。また、コア基板２には、ドリル等により穿設されたスルーホール２３が形成され、その内壁面にはコア導体層２１，２２を互いに導通させるスルーホール導体２４が形成されている。さらに、スルーホール２３は、エポキシ樹脂等の樹脂製穴埋め材２５により充填されている。
（表面側の構成）
ビルドアップ層３は、コア基板２の表面側に積層された導体層３１，３２及び樹脂絶縁層３３，３４からなる。樹脂絶縁層３３は、熱硬化性樹脂組成物からなり、表面に金属配線Ｌ２をなす導体層３１が形成されている。また、樹脂絶縁層３３には、コア導体層２１と導体層３１とを電気的に接続するビア３５が形成されている。樹脂絶縁層３４は、熱硬化性樹脂組成物からなり、表層に１以上の接続端子Ｔ１を有する導体層３２が形成されている。また、樹脂絶縁層３４には、導体層３１と導体層３２とを電気的に接続するビア３６が形成されている。
ビア３５，３６は、それぞれ、ビアホール３７ａとその内周面に設けられたビア導体３７ｂと、底面側にてビア導体３７ｂと導通するように設けられたビアパッド３７ｃと、ビアパッド３７ｃと反対側にてビア導体３７ｂの開口周縁から外向きに張り出すビアランド３７ｄとを有している。また、接続端子Ｔ１は、半導体チップＳとの接続端子である。接続端子Ｔ１は、半導体チップＳの実装領域Ｒの内周に沿って配置された、いわゆるペリフェラル電極である。半導体チップＳは、この接続端子Ｔ１と電気的に接続されることにより配線基板１に実装される。なお、半導体チップＳを配線基板１に実装する際は、半導体チップＳの柱状端子であるＣｕ−Ｐｉｌｌａｒ（以下、ＣｕピラーＣと称する）に塗布された半田をリフローすることで半導体チップＳのＣｕピラーＣと接続端子Ｔ１とを電気的に接続する。
ソルダーレジスト層４は、フィルム状のソルダーレジストをビルドアップ層３の表面上に積層して形成されている。上述したように、この実施形態では、半導体チップＳのＣｕピラーＣが配線基板１の接続端子Ｔ１と接続される。このため、ソルダーレジスト層４の厚みは、ＣｕピラーＣの長さに合わせて薄く形成されている。ソルダーレジスト層４の厚みは、例えば、最大厚み１５μｍ、平均厚み８μｍである。なお、ここで平均厚みとは、複数点（例えば、１ｍｍ間隔）において測定したソルダーレジスト層の厚みを平均した値である。
また、ソルダーレジスト層４には、半導体チップＳの実装領域Ｒの内周に沿って配置された接続端子Ｔ１を露出させる開口４１が形成されている。そして、各接続端子Ｔ１の表面及び側面は、この開口４１によりソルダーレジスト層４から露出した状態となっている。つまり、ソルダーレジスト層４の開口４１は、狭ピッチに対応した各接続端子Ｔ１の表面及び側面を露出したＮＳＭＤ形状となっている。
ソルダーレジスト層５は、フィルム状のソルダーレジストをソルダーレジスト層４の表面上に積層して形成されている。ソルダーレジスト層５には、半導体チップＳの実装領域を取り囲む開口５１が形成されている。ソルダーレジスト層４上にソルダーレジスト層５を形成することにより下地である導体層３２が露出するのを防止することができる。また、ソルダーレジスト層５は、半導体チップＳを実装した後、半導体チップＳとの間に流し込むアンダーフィルＵが半導体チップＳの実装領域外に流れ出すことを防止することができる。なお、ソルダーレジスト層５の厚みは、例えば、１５〜２０μｍである。
なお、ソルダーレジスト層４，５としてフィルム状のソルダーレジストを用いることで、インク状のソルダーレジスト（例えば、ワニス）を塗布した場合に比べて、ソルダーレジスト層の厚みを均一に保つことができる。
（裏面側の構成）
ビルドアップ層１３は、コア基板２の裏面側に積層された導体層１３１，１３２及び樹脂絶縁層１３３，１３４からなる。樹脂絶縁層１３３は、熱硬化性樹脂組成物からなり、裏面に金属配線Ｌ１２をなす導体層１３１が形成されている。また、樹脂絶縁層１３３には、コア導体層２２と導体層１３１とを電気的に接続するビア１３５が形成されている。樹脂絶縁層１３４は、熱硬化性樹脂組成物からなり、表層に１以上の接続端子Ｔ１１を有する導体層１３２が形成されている。また、樹脂絶縁層１３４には、導体層１３１と導体層１３２とを電気的に接続するビア１３６が形成されている。
ビア１３５，１３６は、それぞれ、ビアホール１３７ａとその内周面に設けられたビア導体１３７ｂと、底面側にてビア導体１３７ｂと導通するように設けられたビアパッド１３７ｃと、ビアパッド１３７ｃと反対側にてビア導体１３７ｂの開口周縁から外向きに張り出すビアランド１３７ｄとを有している。また、接続端子Ｔ１１は、配線基板１をマザーボード等に接続するための裏面ランド（ＢＧＡパッド）として利用されるものであって、配線基板１の略中心部を除く外周領域に形成され、前記略中央部を囲むようにして矩形状に配列されている。
ソルダーレジスト層１４は、フィルム状のソルダーレジストをビルドアップ層１３の表面上に積層して形成されている。ソルダーレジスト層１４には、各接続端子Ｔ１１の表面の一部を露出させる開口１４１が形成されている。このため、各接続端子Ｔ１１は、表面の一部が開口１４１によりソルダーレジスト層４から露出した状態となっている。つまり、ソルダーレジスト層１４の開口１４１は、各接続端子Ｔ１１の表面の一部を露出したＳＭＤ形状となっている。なお、ソルダーレジスト層４の開口４１とは異なり、ソルダーレジスト層１４の開口１４１は、各接続端子Ｔ１１毎に形成されている。
上述したように、この実施形態では、各接続端子Ｔ１１間は、各接続端子Ｔ１間ほどは狭ピッチとなっていない。このため、ソルダーレジスト層１４の開口１４１は、各接続端子Ｔ１１の表面の一部を露出したＳＭＤ形状とすることができる。ソルダーレジスト層１４の開口１４１の形状をＳＭＤ形状とすることで、マザーボード等との接続信頼性を向上することができる。
また、ソルダーレジスト層１４は、ソルダーレジスト層４よりも厚くなっている。ソルダーレジスト層１４の厚みは、例えば、２５μｍである。ソルダーレジスト層１４を厚くすることで、印刷法により接続端子Ｔ１１上へ形成される半田ボール１５の接続信頼性を向上できる。また、ソルダーレジスト層１４を厚くすることで下地である導体層１３２が露出するのを防止することができる。
さらに、開口１４１内には、たとえばＳｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−Ｓｂなど実質的にＰｂを含有しない半田からなる半田ボール１５が接続端子Ｔ１１と電気的に接続するようにして形成されている。なお、配線基板１のマザーボード等への実装は、配線基板１の半田ボール１５をリフローすることにより行われる。
なお、ソルダーレジスト層１４としてフィルム状のソルダーレジストを用いることで、インク状のソルダーレジスト（例えば、ワニス）を塗布した場合に比べて、ソルダーレジスト層の厚みを均一に保つことができる。
（配線基板の製造方法）
次に、本発明の配線基板１の製造方法について説明する。なお、この実施形態では、ビルドアップ層３，１３は、セミアディティブ法により形成されるが、他の手法（例えば、サブトラクティブ法）により形成してもよい。以下、配線基板１の製造方法について説明する。
（コア基板工程）
板状の樹脂製基板の表面及び裏面に銅箔が貼付された銅張積層板を準備する。また、銅張積層板に対してドリルを用いて孔あけ加工を行い、スルーホール２３となる貫通孔を所定位置にあらかじめ形成しておく。そして、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことでスルーホール２３内壁にスルーホール導体２４を形成し、銅張積層板の両面に銅めっき層を形成する。
その後、スルーホール導体２４内をエポキシ樹脂等の樹脂穴埋め材２５で充填する。さらに、銅張積層板の両面の銅箔上に形成された銅めっきを所望の形状にエッチングして銅張積層板の表面及び裏面に金属配線Ｌ１，Ｌ１１をなすコア導体層２１，２２をそれぞれ形成し、コア基板２を得る。なお、スルーホール２３形成工程の後、加工部分のスミアを除去するデスミア処理を行うことが望ましい。
（ビルドアップ工程）
コア基板２の表面及び裏面に、樹脂絶縁層３３，１３３となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。 次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３３，１３３にビアホール３７ａ，１３７ａをそれぞれ形成する（穴あけ工程）。
続いて、樹脂絶縁層３３，１３３の表面を粗化した後、無電解めっきを行い、ビアホール３７ａ，１３７ａの内壁を含む樹脂絶縁層３３，１３３上に無電解銅めっき層を形成する。次にフォトレジストを樹脂絶縁層３３，１３３上に形成された無電解銅めっき層上にラミネートして、露光・現像を行い、所望の形状にめっきレジストを形成する。
その後、このめっきレジストをマスクとして、電解めっきにより、銅をめっきして、所望の銅めっきパターンを得る。次に、めっきレジストを剥離して、めっきレジスト下に存在していた無電解銅めっき層を除去して、金属配線Ｌ２，Ｌ１２をなす導体層３１，１３１を形成する。また、この際に、ビア導体１３７ｂ、ビアパッド１３７ｃ及びビアランド１３７ｄからなるビア３５，１３５も形成される。
次に、導体層３１，１３１上に、樹脂絶縁層３４，１３４となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。 次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３３，１３３にビアホール３７ａ，１３７ａをそれぞれ形成する（穴あけ工程）。
導体層３１，１３１上に樹脂絶縁層３４，１３４となるエポキシ樹脂を主成分とするフィルム状絶縁樹脂材料をそれぞれ重ね合わせて配置する。そして、この積層物を真空圧着熱プレス機で加圧加熱し、フィルム状絶縁樹脂材料を熱硬化させながら圧着する。次に、従来周知のレーザー加工装置を用いてレーザー照射を行い、樹脂絶縁層３４，１３４にビアホール３７ａ，１３７ａをそれぞれ形成する（穴あけ工程）。
続いて、導体層３１，１３１を形成した時と同様にセミアディティブ法に従って、ビアホール３７ａ，１３７ａが形成された樹脂絶縁層３４，１３４上に、接続端子Ｔ１，Ｔ１１を有する導体層３２，１３２をそれぞれ形成する。
（ソルダーレジスト層工程）
表層に接続端子Ｔ１，Ｔ１１をそれぞれ有するビルドアップ層３，１３上に、それぞれフィルム状のソルダーレジストをプレスして積層する。ここで、ビルドアップ層１３上に積層するフィルム状のソルダーレジストは、ビルドアップ層３上に積層するフィルム状のソルダーレジストよりも厚い。
ビルドアップ層３，１３上に、それぞれ積層したフィルム状のソルダーレジストを露光・現像して、各接続端子Ｔ１の表面及び側面を露出させるＮＳＭＤ形状の開口４１が形成されたソルダーレジスト層４と、各接続端子Ｔ１１の表面の一部を露出させるＳＭＤ形状の開口１４１が形成されたソルダーレジスト層１４とを得る。
次に、ソルダーレジスト層４上に、フィルム状のソルダーレジストをプレスして積層し、このフィルム状のソルダーレジストを露光・現像して、半導体チップＳの実装領域を取り囲む開口５１が形成されたソルダーレジスト層５を得る。
（バックエンド工程）
半田印刷により、ソルダーレジスト層１４に形成された開口１４１から露出した接続端子Ｔ１１表面に半田ペーストを塗布した後、所定の温度と時間でリフローを行い、接続端子Ｔ１１と電気的に接続された半田ボール１５を形成する。
（半導体チップＳの実装）
半導体チップＳは、半導体チップＳのＣｕピラーＣに塗布された半田をリフローすることで配線基板へ実装される。その後、半導体チップＳと配線基板１との間にアンダーフィルＵを流し込む。
（マザーボード等への実装）
配線基板１は、配線基板１の半田ボール１５をリフローすることでマザーボード等へ実装される。
（実施形態の変形例）
図５は、実施形態の変形例に係る配線基板１Ａの平面図（表面側）である。図６は、図６は、配線基板１Ａの一部拡大断面図である。なお、図５では、半導体チップＳの図示を省略した。図１〜図４を参照して説明した上記実施形態では、ソルダーレジスト層４に、半導体チップＳの実装領域Ｒの内周に沿って配置された接続端子Ｔ１を露出させる開口４１が一つだけ形成された配線基板１について説明した。
しかしながら、図５及び図６に示すように、半導体チップＳと接続される接続端子Ｔ２の形状を帯状とし、この帯状の接続端子Ｔ２の一部を露出させる複数の開口４１Ａ〜４１Ｄを半導体チップＳの実装領域Ｒの周辺部に形成するようにしてもよい。なお、図５、図６では、図示していないが、フィルム状のソルダーレジストをソルダーレジスト層４の表面上に積層してソルダーレジスト層５を設け、このソルダーレジスト層５に半導体チップＳの実装領域Ｒを取り囲む開口５１を形成してもよい。その他の構成については、図１〜図４を参照して説明した配線基板１の構成と同じであるため、同一の構成には同一の符号を付して重複した説明を省略する。
発明者らは、上述した配線基板１の製造方法に基づいて、以下の表１に示す４つの試料（サンプル）Ａ〜Ｄを作成し、それぞれの試料Ａ〜Ｄについての評価試験を行った。なお、半導体チップのＣｕピラーが接続される接続端子Ｔ１は、５０μｍピッチで、ビルドアップ層３の表層に形成されている。なお、表１の「表面ＳＲ層厚み」とは、ソルダーレジスト層４の平均厚みである。また、表１の「裏面ＳＲ層厚み」とは、ソルダーレジスト層１４の平均厚みである。
Figure 2013048205
初めに、各試料Ａ〜Ｄについて説明する。なお、１ｍｍ間隔で測定したソルダーレジスト層４，１４の厚みを平均したものを平均厚みとした。
（試料Ａ）
試料Ａは、インク状のソルダーレジストを塗布してソルダーレジスト層４，１４を形成した試料である。ソルダーレジスト層４，１４の平均厚みは、それぞれ２５μｍ、２５μｍである。
（試料Ｂ）
試料Ｂは、インク状のソルダーレジストを塗布してソルダーレジスト層４，１４を形成した試料である。ソルダーレジスト層４，１４の平均厚みは、それぞれ８μｍ、８μｍである。
（試料Ｃ）
試料Ｃは、フィルム状のソルダーレジストをプレスにより積層してソルダーレジスト層４，１４を形成した試料である。ソルダーレジスト層４，１４の平均厚みは、それぞれ８μｍ、８μｍである。
（試料Ｄ）
試料Ｄは、フィルム状のソルダーレジストをプレスにより積層してソルダーレジスト層４，１４を形成した試料である。ソルダーレジスト層４，１４の平均厚みは、それぞれ８μｍ、２５μｍである。
表２は、上記のようにして作成した試料Ａ〜Ｄの評価結果である。
Figure 2013048205
表２における「ＳＲ形成歩留まり」とは、ソルダーレジスト層４，１４が、それぞれビルドアップ層３，１３上に正常に形成されているかどうかを評価したものである。具体的には、ソルダーレジスト層４，１４の下地である導体層３２，１３２がソルダーレジスト層から露出している場合をＮＧとした。
表２における「チップ実装歩留まり」とは、半導体チップとの接続信頼性を評価したものである。具体的には、試料Ａ〜Ｄの配線基板に半導体チップを実装して各端子間の導通テストを行い、導通がない場合をＮＧとした。
表２における「信頼性試験結果」とは、マザーボード等との接続信頼性を評価したものである。具体的には、試料Ａ〜Ｄの配線基板をマザーボードに接続して各端子間の導通テストを行い、導通がない場合をＮＧとした。
表２の結果から、試料Ａは、「チップ実装歩留まり」が５０％であることが確認できた。これは、半導体チップが備えるＣｕピラーの長さに対して、試料Ａの表面側に形成されたソルダーレジスト層４が厚すぎるために、試料Ａに実装された半導体チップのＣｕピラーと、試料Ａの接続端子とが正常に接続されていないためである。
表２の結果から、試料Ｂは、「ＳＲ形成歩留まり」が５０％であることが確認できた。これは、試料Ｂの裏面側に形成されたソルダーレジスト層１４が薄いために、下地である導体層１３２がソルダーレジスト層１４から露出しているためである。また、試料Ｂは、「信頼性試験結果」がＮＧであることが確認できた。これは、試料Ｂの裏面側に形成されたソルダーレジスト層１４が薄いために、接続端子Ｔ１１上に形成される半田ボール１５が正常に形成されなかったためである。
表２の結果から、試料Ｃは、「信頼性試験結果」がＮＧであることが確認できた。これは、試料Ｂの裏面側に形成されたソルダーレジスト層１４が薄いために、接続端子Ｔ１１上に形成される半田ボール１５が正常に形成されなかったためである。
表２の結果から、試料Ｄは、「ＳＲ形成歩留まり」、「チップ実装歩留まり」、「信頼性試験結果」のすべての評価が正常であることが確認できた。すなわち、本発明の製造方法により配線基板を製造することで、半導体チップ及びマザーボード等との接続信頼性に優れる配線基板を製造できることがわかった。
以上、本発明を具体例を挙げながら詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。例えば、上記具体例では、配線基板１がＢＧＡ基板である形態について説明したが、半田ボール１５の代わりにピンもしくはランドを設けた、いわゆるＰＧＡ（Pin Grid Array）基板もしくはＬＧＡ（Land Grid Array）基板としてもよい。
１…配線基板、２…コア基板、３，１３…ビルドアップ層、４，５，１４…ソルダーレジスト層、１５…半田ボール、２１，２２…コア導体層、２３…スルーホール、２４…スルーホール導体、２５…樹脂製穴埋め材、３１，３２，１３１，１３２…導体層、３３，３４，１３３，１３４…樹脂絶縁層、３５，３６，１３５，１３６…ビア、３７ａ，１３７ａ…ビアホール、３７ｂ，１３７ｂ…ビア導体、３７ｃ，１３７ｃ…ビアパッド、３７ｄ，１３７ｄ…ビアランド、４１，５１，１４１…開口、Ｌ１，Ｌ２，Ｌ１１，Ｌ１２…金属配線、Ｒ…実装領域、Ｓ…半導体チップ、Ｔ１，Ｔ２，Ｔ１１…接続端子。

Claims (5)

  1. 表面及び裏面を有し、前記表面に半導体チップが実装される配線基板の製造方法であって、
    導体層及び樹脂絶縁層をそれぞれ１層以上積層し、表面側及び裏面側の表層にそれぞれ少なくとも１以上の接続端子を有するビルドアップ層を形成する工程と、
    表面側の前記ビルドアップ層上にフィルム状の第１のソルダーレジストを積層して第１のソルダーレジスト層を形成し、裏面側の前記ビルドアップ層上に前記第１のソルダーレジスト層よりも厚みの厚いフィルム状の第２のソルダーレジストを積層して第２のソルダーレジスト層を形成する工程と、
    を有する配線基板の製造方法。
  2. 前記第１のソルダーレジスト層に、前記ビルドアップ層の表面側の前記接続端子の表面及び側面を露出するための第１の開口を形成し、前記第２のソルダーレジスト層に、前記ビルドアップ層の裏面側の前記接続端子の表面の一部を露出するための第２の開口を形成する工程と、
    をさらに有することを特徴とする請求項１に記載の配線基板の製造方法。
  3. 前記第１のソルダーレジスト層上に、フィルム状の第３のソルダーレジストを積層して第３のソルダーレジスト層を形成する工程と、
    前記第３のソルダーレジスト層に前記半導体チップの実装領域を取り囲む第３の開口を形成する工程と、
    をさらに有することを特徴とする請求項２に記載の配線基板の製造方法。
  4. 前記第３のソルダーレジスト層を形成する工程は、
    前記第１の開口が形成された前記第１のソルダーレジスト層上に、前記フィルム状の第３のソルダーレジストを積層することを特徴とする請求項３に記載の配線基板の製造方法。
  5. 前記ビルドアップ層を形成する工程では、コア基板の表面及び裏面に前記導体層及び樹脂絶縁層をそれぞれ１層以上積層することを特徴とする請求項１乃至請求項４のいずれか１項に記載の配線基板の製造方法。
JP2012013904A 2011-07-25 2012-01-26 配線基板の製造方法 Pending JP2013048205A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2012013904A JP2013048205A (ja) 2011-07-25 2012-01-26 配線基板の製造方法
US13/551,979 US20130025782A1 (en) 2011-07-25 2012-07-18 Method for manufacturing wiring substrate
KR1020120080618A KR101523818B1 (ko) 2011-07-25 2012-07-24 배선기판의 제조방법
TW101126536A TWI491332B (zh) 2011-07-25 2012-07-24 配線基板之製造方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011161876 2011-07-25
JP2011161876 2011-07-25
JP2012013904A JP2013048205A (ja) 2011-07-25 2012-01-26 配線基板の製造方法

Publications (1)

Publication Number Publication Date
JP2013048205A true JP2013048205A (ja) 2013-03-07

Family

ID=47596250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012013904A Pending JP2013048205A (ja) 2011-07-25 2012-01-26 配線基板の製造方法

Country Status (4)

Country Link
US (1) US20130025782A1 (ja)
JP (1) JP2013048205A (ja)
KR (1) KR101523818B1 (ja)
TW (1) TWI491332B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019186479A (ja) * 2018-04-16 2019-10-24 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140083580A (ko) * 2012-12-26 2014-07-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2015106615A (ja) * 2013-11-29 2015-06-08 イビデン株式会社 プリント配線板、プリント配線板の製造方法
JP2015213124A (ja) * 2014-05-02 2015-11-26 イビデン株式会社 パッケージ基板
JP2016048756A (ja) * 2014-08-28 2016-04-07 マイクロン テクノロジー， インク． 半導体装置
JP2016058673A (ja) * 2014-09-12 2016-04-21 イビデン株式会社 プリント配線板およびその製造方法
KR102434435B1 (ko) 2015-10-26 2022-08-19 삼성전자주식회사 인쇄회로기판 및 이를 가지는 반도체 패키지
KR20190012485A (ko) * 2017-07-27 2019-02-11 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
JP2019114677A (ja) * 2017-12-25 2019-07-11 イビデン株式会社 プリント配線板
US11439008B2 (en) * 2020-08-13 2022-09-06 Qualcomm Incorporated Package with substrate comprising variable thickness solder resist layer

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226505A (ja) * 1992-02-18 1993-09-03 Ibiden Co Ltd プリント配線板
JP2001244384A (ja) * 2000-02-28 2001-09-07 Matsushita Electric Works Ltd ベアチップ搭載プリント配線基板
US6294840B1 (en) * 1999-11-18 2001-09-25 Lsi Logic Corporation Dual-thickness solder mask in integrated circuit package
JP2004266170A (ja) * 2003-03-04 2004-09-24 Showa Denko Kk プリント配線基板用積層体の製造方法
JP2004342988A (ja) * 2003-05-19 2004-12-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法、及び半導体装置の製造方法
JP2006253315A (ja) * 2005-03-09 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置
US20090224397A1 (en) * 2008-03-04 2009-09-10 Powertech Technology Inc. Substrate and semiconductor package for lessening warpage
JP2009302227A (ja) * 2008-06-12 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法
WO2011011880A1 (en) * 2009-07-31 2011-02-03 Ati Technologies Ulc A method of manufacturing substrates having asymmetric buildup layers
JP2011119655A (ja) * 2009-10-30 2011-06-16 Kyocer Slc Technologies Corp 配線基板およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002290031A (ja) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
JP5138277B2 (ja) * 2007-05-31 2013-02-06 京セラＳｌｃテクノロジー株式会社 配線基板およびその製造方法
JP5114130B2 (ja) * 2007-08-24 2013-01-09 新光電気工業株式会社 配線基板及びその製造方法、及び半導体装置
JP5144222B2 (ja) * 2007-11-14 2013-02-13 新光電気工業株式会社 配線基板及びその製造方法
JP2009218545A (ja) * 2008-03-12 2009-09-24 Ibiden Co Ltd 多層プリント配線板及びその製造方法
TWI478300B (zh) * 2008-06-23 2015-03-21 Unimicron Technology Corp 覆晶式封裝基板及其製法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05226505A (ja) * 1992-02-18 1993-09-03 Ibiden Co Ltd プリント配線板
US6294840B1 (en) * 1999-11-18 2001-09-25 Lsi Logic Corporation Dual-thickness solder mask in integrated circuit package
JP2001244384A (ja) * 2000-02-28 2001-09-07 Matsushita Electric Works Ltd ベアチップ搭載プリント配線基板
JP2004266170A (ja) * 2003-03-04 2004-09-24 Showa Denko Kk プリント配線基板用積層体の製造方法
JP2004342988A (ja) * 2003-05-19 2004-12-02 Shinko Electric Ind Co Ltd 半導体パッケージの製造方法、及び半導体装置の製造方法
JP2006253315A (ja) * 2005-03-09 2006-09-21 Matsushita Electric Ind Co Ltd 半導体装置
US20090224397A1 (en) * 2008-03-04 2009-09-10 Powertech Technology Inc. Substrate and semiconductor package for lessening warpage
JP2009302227A (ja) * 2008-06-12 2009-12-24 Renesas Technology Corp 半導体装置およびその製造方法
WO2011011880A1 (en) * 2009-07-31 2011-02-03 Ati Technologies Ulc A method of manufacturing substrates having asymmetric buildup layers
JP2011119655A (ja) * 2009-10-30 2011-06-16 Kyocer Slc Technologies Corp 配線基板およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019186479A (ja) * 2018-04-16 2019-10-24 ルネサスエレクトロニクス株式会社 半導体装置
JP7001530B2 (ja) 2018-04-16 2022-01-19 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
TW201316872A (zh) 2013-04-16
KR101523818B1 (ko) 2015-05-28
TWI491332B (zh) 2015-07-01
KR20130012925A (ko) 2013-02-05
US20130025782A1 (en) 2013-01-31

Similar Documents

Publication Publication Date Title
JP2013048205A (ja) 配線基板の製造方法
JP5415632B2 (ja) 配線基板
JP5341227B1 (ja) 配線基板
JP5502139B2 (ja) 配線基板
JP5410580B1 (ja) 配線基板
JP5913063B2 (ja) 配線基板
JP2014078551A (ja) 配線基板、配線基板の製造方法
JP2013105908A (ja) 配線基板
JP2004134679A (ja) コア基板とその製造方法、および多層配線基板
TWI511634B (zh) 電路板製作方法
JP5913055B2 (ja) 配線基板
JP2013122963A (ja) 配線基板
JP2014089996A (ja) 配線基板
JP5753521B2 (ja) 配線基板の製造方法
JP6030513B2 (ja) 配線基板の製造方法
TWI594675B (zh) 電路板及其製作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140807

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150609

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150805

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20151104