KR102434435B1 - 인쇄회로기판 및 이를 가지는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지의 크기를 감소시킬 수 있는 인쇄회로기판 및 이를 가지는 반도체 패키지를 제공한다. 본 발명에 따른 인쇄회로기판은, 상면에 칩 부착 영역을 가지는 기판 베이스, 기판 베이스의 상면 및 하면에 각각 배치되는 상면 패드 및 하면 패드, 기판 베이스의 상면 상에 형성되되 상면 패드에 대응되는 제1 패드 개구부를 가지고 칩 부착 영역을 덮는 제1 상면 솔더 레지스트층, 제1 상면 솔더 레지스트층 상에 형성되되, 상면 패드에 대응되는 제2 패드 개구부 및 칩 부착 영역에 대응되는 칩 부착 개구부를 가지는 제2 상면 솔더 레지스트층, 및 기판 베이스의 하면 상에 형성되되 하면 패드에 대응되는 제3 패드 개구부를 가지는 하면 솔더 레지스트층을 포함한다.

Description

인쇄회로기판 및 이를 가지는 반도체 패키지{Printed circuit board and semiconductor package having the same}
본 발명은 인쇄회로기판 및 이를 가지는 반도체 패키지에 관한 것으로, 솔더 레지스트층이 형성된 인쇄회로기판 및 이를 가지는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 고성능화 및 대용량화되고 있다. 이에 따라 적층된 복수의 반도체 칩을 함께 포함하는 반도체 패키지가 개발되고 있다.
이와 함께 전자기기의 소형화 및 경량화도 함께 더욱더 요구되고 있다.
본 발명의 기술적 과제는 반도체 패키지의 크기를 감소시킬 수 있는 인쇄회로기판 및 이를 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 인쇄회로기판을 제공한다. 본 발명에 따른 인쇄회로기판은, 상면에 칩 부착 영역을 가지는 기판 베이스, 상기 기판 베이스의 상면 및 하면에 각각 배치되는 상면 패드 및 하면 패드, 상기 기판 베이스의 상면 상에 형성되되 상기 상면 패드에 대응되는 제1 패드 개구부를 가지고 상기 칩 부착 영역을 덮는 제1 상면 솔더 레지스트층, 상기 제1 상면 솔더 레지스트층 상에 형성되되, 상기 상면 패드에 대응되는 제2 패드 개구부 및 상기 칩 부착 영역에 대응되는 칩 부착 개구부를 가지는 제2 상면 솔더 레지스트층, 및 상기 기판 베이스의 하면 상에 형성되되 상기 하면 패드에 대응되는 제3 패드 개구부를 가지는 하면 솔더 레지스트층을 포함한다.
상기 제1 상면 솔더 레지스트층의 두께는, 상기 제2 상면 솔더 레지스트층의 두께보다 작은 값을 가질 수 있다,
상기 하면 솔더 레지스트층의 두께는, 상기 제1 및 제2 상면 솔더 레지스트층 각각의 두께보다 큰 값을 가질 수 있다.
상기 제1 상면 솔더 레지스트층은, 상기 기판 베이스의 상기 칩 부착 영역을 모두 덮을 수 있다.
상기 제2 패드 개구부의 폭은, 상기 제1 패드 개구부의 폭보다 큰 값을 가질 수 있다.
상기 상면 패드의 상면와 상기 기판 베이스의 상면이 동일한 레벨을 가지도록 상기 상면 패드는 상기 기판 베이스 내에 배치되고, 상기 하면 패드는 상기 기판 베이스의 하면 상에 돌출될 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 상면에 칩 부착 영역을 가지는 기판 베이스, 상기 기판 베이스의 상면 및 하면에 각각 배치되는 상면 패드 및 하면 패드, 상기 기판 베이스의 상면 상에 순차적으로 적층되며 상기 상면 패드에 대응되는 제1 패드 개구부를 가지고 상기 칩 부착 영역을 덮는 제1 상면 솔더 레지스트층 및 상기 상면 패드에 대응되는 제2 패드 개구부 및 상기 칩 부착 영역에 대응되는 칩 부착 개구부를 가지는 제2 상면 솔더 레지스트층을 포함하는 상면 솔더 레지스트층, 및 상기 기판 베이스의 하면 상에 형성되되 상기 하면 패드에 대응되는 제3 패드 개구부를 가지는 하면 솔더 레지스트층을 포함하는 인쇄회로기판과, 하부 다이 어태치 필름을 사이에 두고 상기 인쇄회로기판의 상기 칩 부착 영역에 부착되는 하부 반도체 칩과, 상기 하부 반도체 칩 상에 적층되는 상부 반도체 칩과, 상기 제1 및 제2 패드 개구부를 통하여, 상기 상부 및 하부 반도체 칩 각각과 상기 상면 패드 사이를 전기적으로 연결하는 본딩 와이어를 포함한다.
상기 제1 상면 솔더 레지스트층의 두께는 상기 제2 상면 솔더 레지스트층의 두께보다 작은 값을 가지고, 상기 하부 다이 어태치 필름의 두께는, 상기 제2 상부 솔더 레지스트층의 두께보다 작은 값을 가질 수 있다.
상기 하부 반도체 칩의 하면은, 상기 기판 베이스의 주면에 대하여 상기 제2 상부 솔더 레지스트층의 상면보다 낮은 레벨을 가질 수 있다.
상기 상부 반도체 칩은, 상기 인쇄회로기판과의 사이에 상부 다이 어태치 필름을 두고, 상기 하부 반도체 칩 상에 적층되며, 상기 상부 다이 어태치 필름은 상기 하부 반도체 칩의 적어도 일부분을 감쌀 수 있다.
상기 칩 부착 영역은, 서로 이격되는 제1 칩 부착 영역 및 제2 칩 부착 영역을 포함하고, 상기 하부 반도체 칩은, 각각 상기 제1 칩 부착 영역 및 제2 칩 부착 영역에 부착되는 제1 하부 반도체 칩 및 제2 하부 반도체 칩으로 이루어질 수 있다.
상기 상부 반도체 칩은, 상기 인쇄회로기판과의 사이에 상부 다이 어태치 필름을 두고, 상기 제1 및 제2 하부 반도체 칩 상에 적층되며, 상기 상부 다이 어태치 필름은 상기 제1 및 제2 하부 반도체 칩의 적어도 일부분을 감쌀 수 있다.
상기 상부 반도체 칩은, 상부 다이 어태치 필름을 사이에 두고, 상기 제1 및 제2 하부 반도체 칩 상에 적층되며, 상기 상부 반도체 칩은 상기 인쇄회로기판의 주면에 수직 방향에 대하여, 상기 제1 및 제2 하부 반도체 칩의 적어도 일부와 중첩될 수 있다.
상기 상부 다이 어태치 필름은, 상기 제1 및 제2 하부 반도체 칩 각각의 상면 중 상기 상부 반도체 칩과 중첩되는 부분을 덮을 수 있다.
상기 제1 패드 개구부보다 상기 제2 패드 개구부가 넓은 면적을 가질 수 있다.
본 발명에 따른 인쇄회로기판 및 이를 포함하는 반도체 패키지는, 인쇄회로기판에 부착되는 반도체 칩의 상면이 낮은 레벨을 가지도록 할 수 있어, 반도체 칩과 인쇄회로기판 사이의 접착력은 향상되면서도, 반도체 패키지의 두께를 상대적으로 얇도록 형성할 수 있다.
또한 본딩 와이어가 연결되는 패드에 대응되도록 솔더 레지스트층이 가지는 개구부가 패드로부터 먼 부분이 더 넓은 면적을 가지므로, 패드에 연결되는 본딩 와이어의 루프를 자유롭게 형성할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도 및 부분 확대도들이다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도 및 부분 확대도들이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 6 내지 도 10은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 11은 본 발명의 실시 예들에 따른 전자 장치를 나타내는 구성도이다.
도 12는 본 발명의 실시 예들에 따른 전자 장치와 외부 시스템과의 관계를 나타내는 모식도이다.
도 13은 본 발명의 실시 예들에 따른 시스템의 블록 다이어그램이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시 예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1a 내지 도 1d는 본 발명의 일 실시 예에 따른 인쇄회로기판을 나타내는 단면도 및 부분 확대도들이다. 구체적으로 도 1b, 도 1c 및 도 1d는 각각 도 1a의 A, B 및 C 부분을 확대한 부분 확대도이다.
도 1a 내지 도 1d를 함께 참조하면, 인쇄회로기판(1)은 기판 베이스(10) 및 기판 베이스(10)의 상면(12)에 배치되는 상면 패드(22) 및 기판 베이스(10)의 상면(12) 상에 형성되는 상면 솔더 레지스트층(30)을 포함한다.
기판 베이스(10)는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 기판 베이스(10)는 FR4(Frame Retardant 4), 사관능성 에폭시(Tetrafunctional epoxy), 폴리페닐렌 에테르(Polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(Epoxy/polyphenylene oxide), BT(Bismaleimide triazine), 써마운트(Thermount), 시아네이트 에스터(Cyanate ester), 폴리이미드(Polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다.
기판 베이스(10)는 복수의 베이스층이 적층되어 이루어질 수 있다. 기판 베이스(10)는 상면(12)에 반도체 칩이 부착되는 칩 부착 영역(CR)을 가질 수 있다.
상면 패드(22)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상면 패드(22)는 기판 베이스(10)의 상면(12)에 배치되는 도전 패턴 중 상면 솔더 레지스트층(30)에 의하여 노출되는 부분일 수 있다.
상면 패드(22)는 예를 들면, 동박(Cu foil)을 표면으로부터 일부 제거하여 패터닝을 한 후, 상기 패터닝이 된 부분이 기판 베이스(10) 내에 매립되도록 상기 동박 상에 기판 베이스(10)를 라미네이팅(laminating)한 후, 상기 동박 중 패터닝이 된 부분을 제외한 부분을 제거하여 형성한 상기 도전 패턴 중 상면 솔더 레지스트층(30)에 의하여 노출된 부분일 수 있다. 상면 패드(22)는 동박으로 형성한 상기 도전 패턴 상에 형성된 금속층(미도시)을 더 포함할 수 있다. 상기 금속층은 상면 패드(22)의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
상면 패드(22)는 임베디드 트레이스 구조(ETS, embedded traces structure)를 가지도록 기판 베이스(10) 내에 함침된 형상을 가질 수 있다. 예를 들면, 상면 패드(22)의 상면과 기판 베이스(10)의 상면(12)을 동일한 레벨을 가지도록, 상면 패드(22)는 기판 베이스(10) 내에 배치될 수 있다.
기판 베이스(10) 내에는 상면 패드(22)와 전기적으로 연결되는 내부 도전층(26) 및 도전 비아(28)가 형성될 수 있다. 도 1a에는 상면 패드(22)가 도전 비아(28)와 직접 연결되는 것으로 도시되었으나, 이에 한정되지 않으며, 상면 패드(22)와 도전 비아(28)는 기판 베이스(10)의 상면(12)을 따라서 연장되는 상기 도전 패턴의 부분을 통하여 도전 비아(28)와 연결될 수 있다. 일부 실시 예에서, 기판 베이스(10)의 상면(12)을 따라서 연장되는 상기 도전 패턴의 부분은 적어도 2개의 상면 패드(22)들 사이를 연결할 수도 있다. 내부 도전층(26) 및/또는 도전 비아(28)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다.
상면 솔더 레지스트층(30)은 제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)으로 이루어질 수 있다.
제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)은 각각 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 기판 베이스(10)의 상면(12) 상에 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다.
제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)은 각각 예를 들면, 기판 베이스(10)의 상면(12) 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
제1 상면 솔더 레지스트층(32)은 상면 패드(22)에 대응되는 제1 패드 개구부(32P)를 가지고, 기판 베이스(10)의 칩 부착 영역(CR)을 덮을 수 있다. 상면 패드(22)는, 기판 베이스(10)의 상면(12)에 배치되는 상기 도전 패턴 중 제1 패드 개구부(32P)에 의하여 노출되는 부분일 수 있다. 제1 상면 솔더 레지스트층(32)은 기판 베이스(10)의 칩 부착 영역(CR)을 모두 덮을 수 있다.
제2 상면 솔더 레지스트층(34)은 상면 패드(22)에 대응되는 제2 패드 개구부(34P) 및 칩 부착 영역(CR)에 대응되는 칩 부착 개구부(34C)를 가지며, 제1 상면 솔더 레지스트층(32) 상에 형성될 수 있다.
제1 상면 솔더 레지스트층(32)의 두께인 제1 두께(t1)는 제2 상면 솔더 레지스트층(34)의 두께인 제2 두께(t2)보다 작은 값을 가질 수 있다. 기판 베이스(10)의 칩 부착 영역(CR)에는 제1 상면 솔더 레지스트층(32)만이 형성되고, 제2 상면 솔더 레지스트층(34)은 형성되지 않도록, 제2 상면 솔더 레지스트층(34)은 칩 부착 개구부(34C)를 가질 수 있다. 제2 두께(t2)는 예를 들면, 제1 두께(t1)보다 1.5배 이상 큰 값을 가질 수 있으나, 이에 한정되지는 않는다.
상면 솔더 레지스트층(30) 중 제1 및 제2 상면 솔더 레지스트층(32, 34)이 모두 형성된 부분의 두께인 제3 두께(t3)는 제1 두께(t1)와 제2 두께(t2)의 합일 수 있다.
인쇄회로기판(1)의 칩 부착 영역(CR)에는 반도체 칩이 부착될 수 있다. 따라서 칩 부착 영역(CR)에 부착되는 상기 반도체 칩은 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 제1 상면 솔더 레지스트층(32) 상에 부착될 수 있다. 따라서 칩 부착 개구부를 가지지 않는 인쇄회로기판에 부착된 반도체 칩의 상면보다, 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 부착되는 반도체 칩의 상면은 기판 베이스(10)의 주면에 대하여 제2 두께(t2)만큼 낮은 레벨을 가질 수 있다. 따라서 본 발명에 따른 인쇄회로기판은, 이를 포함하는 반도체 패키지의 두께를 상대적으로 얇도록 형성할 수 있다.
또한 상기 반도체 칩은 기판 베이스(10)와 직접 접하지 않고 칩 부착 개구부(34C)를 통하여 제1 상면 솔더 레지스트층(32) 상에 부착되므로, 상기 반도체 칩과 인쇄회로기판(1) 사이의 접착력은 향상될 수 있다. 또한 제1 상면 솔더 레지스트층(32)에 의하여, 상기 반도체 칩의 하측의 기판 베이스(10)의 상면(12)을 통하여 연장되는 상기 도전 패턴의 부분과 상기 반도체 칩 사이의 전기적 절연이 될 수 있으므로, 상기 도전 패턴의 배치를 자유롭게 설계할 수 있다.
제1 패드 개구부(32P)의 폭인 제1 폭(W1)은 제2 패드 개구부(34P)의 폭인 제2 폭(W2)보다 작은 값을 가질 수 있다. 따라서 제2 패드 개구부(34P)의 제2 폭(W2)은 제1 패드 개구부(32P)의 제1 폭(W1)보다 큰 값을 가지는 바, 제2 패드 개구부(34P)는, 제1 패드 개구부(32P)를 한정하는 제1 상면 솔더 레지스트층(32)의 경계(boundary)를 모두 노출시킬 수 있다.
상면 패드(22)에 대응하는 상면 솔더 레지스트층(30)의 패드 개구부(32P, 34P)는, 상면 패드(22)에 가까운 부분, 즉 제1 패드 개구부(32P)보다 상면 패드(22)로부터 먼 부분, 즉 제2 패드 개구부(34P)가 넓은 면적을 가질 수 있다. 이에 따라 상면 패드(22)에 연결될 본딩 와이어의 루프(loop)를 상대적으로 자유롭게 형성할 수 있다.
인쇄회로기판(1)은 기판 베이스(10)의 하면(14)에 배치되는 하면 패드(24) 및 기판 베이스(10)의 하면(14) 상에 형성되는 하면 솔더 레지스트층(40)을 더 포함할 수 있다.
하면 패드(24)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 하면 패드(24)는 예를 들면, 기판 베이스(10)의 하면(14) 상에 동박을 입힌 후 패터닝하여 형성된 도전 패턴 중 하면 솔더 레지스트층(40)에 의하여 노출된 부분일 수 있다. 하면 패드(24)는 동박으로 형성한 상기 도전 패턴 상에 형성된 금속층(미도시)을 더 포함할 수 있다. 상기 금속층은 하면 패드(24)의 접착력을 향상시키고, 접촉 저항을 감소시키기 위하여 형성될 수 있다. 예를 들면, 상기 금속층은 H.A.S.L.(Hot Air Solder Leveling), Ni/Au 도금 등으로 형성할 수 있다.
하면 패드(24)는 기판 베이스(10)로부터 돌출된 형상을 가질 수 있다. 도 1a에는 하면 패드(24)가 도전 비아(28)와 직접 연결되는 것으로 도시되었으나, 이에 한정되지 않으며, 하면 패드(24)와 도전 비아(28)는 기판 베이스(10)의 하면(14) 상을 따라서 연장되는 상기 도전 패턴의 부분을 통하여 도전 비아(28)와 연결될 수 있다. 일부 실시 예에서, 기판 베이스(10)의 하면(14) 상을 따라서 연장되는 상기 도전 패턴의 부분은 적어도 2개의 하면 패드(24)들 사이를 연결할 수도 있다.
하면 솔더 레지스트층(40)은 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 기판 베이스(10)의 하면(14) 상에 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다.
하면 솔더 레지스트층(40) 예를 들면, 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 기판 베이스(10)의 하면(14) 상에 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
하면 솔더 레지스트층(40)의 두께인 제4 두께(t4)는 제1 상면 솔더 레지스트층(32)의 제1 두께(t1) 및 제2 상면 솔더 레지스트층(34)의 제2 두께(t2) 각각보다 큰 값을 가질 수 있다.
하면 솔더 레지스트층(40)의 제4 두께(t4)와 상면 솔더 레지스트층(30)의 제3 두께(t3)는 동일하거나 유사한 값을 가질 수 있으나, 이에 한정되지는 않는다. 제3 두께(t3)와 제4 두께(t4)는 각각 수십㎛일 수 있다.
도 2a 내지 도 2c는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도 및 부분 확대도이다. 구체적으로 도 2b 및 도 2c는 도 2a의 D 및 E 부분을 확대한 부분 확대도이다. 도 2a 및 도 2b에 대한 설명 중 도 1a 내지 도 1d와 중복되는 내용은 생략될 수 있다.
도 2a 내지 도 2c를 함께 참조하면, 반도체 패키지(100)는 인쇄회로기판(1) 및 인쇄회로기판(1) 상에 부착된 반도체 칩(110, 120)을 포함한다. 반도체 칩(110, 120)은 하부 반도체 칩(110) 및 상부 반도체 칩(120)을 포함할 수 있다.
인쇄회로기판(1)은 기판 베이스(10) 및 기판 베이스(10)의 상면(12)에 배치되는 상면 패드(22) 및 기판 베이스(10)의 상면(12) 상에 형성되는 상면 솔더 레지스트층(30)을 포함한다. 기판 베이스(10)는 복수의 베이스층이 적층되어 이루어질 수 있다. 기판 베이스(10)는 상면(12)에 하부 반도체 칩(110)이 부착되는 칩 부착 영역(CR)을 가질 수 있다.
상면 패드(22)는 임베디드 트레이스 구조(ETS)를 가지도록 기판 베이스(10) 내에 함침된 형상을 가질 수 있다. 예를 들면, 상면 패드(22)의 상면과 기판 베이스(10)의 상면(12)을 동일한 레벨을 가지도록, 상면 패드(22)는 기판 베이스(10) 내에 배치될 수 있다. 기판 베이스(10) 내에는 상면 패드(22)와 전기적으로 연결되는 내부 도전층(26) 및 도전 비아(28)가 형성될 수 있다.
상면 솔더 레지스트층(30)은 제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)으로 이루어질 수 있다.
제1 상면 솔더 레지스트층(32)은 상면 패드(22)에 대응되는 제1 패드 개구부(32P)를 가지고, 기판 베이스(10)의 칩 부착 영역(CR)을 덮을 수 있다. 상면 패드(22)는, 기판 베이스(10)의 상면(12)에 배치되는 상기 도전 패턴 중 제1 패드 개구부(32P)에 의하여 노출되는 부분일 수 있다. 제1 상면 솔더 레지스트층(32)은 기판 베이스(10)의 칩 부착 영역(CR)을 모두 덮을 수 있다.
제2 상면 솔더 레지스트층(34)은 상면 패드(22)에 대응되는 제2 패드 개구부(34P) 및 칩 부착 영역(CR)에 대응되는 칩 부착 개구부(34C)를 가지며, 제1 상면 솔더 레지스트층(32) 상에 형성될 수 있다.
제1 상면 솔더 레지스트층(32)의 두께인 제1 두께(t1)는 제2 상면 솔더 레지스트층(34)의 두께인 제2 두께(t2)보다 작은 값을 가질 수 있다. 기판 베이스(10)의 칩 부착 영역(CR)에는 제1 상면 솔더 레지스트층(32)만이 형성되고, 제2 상면 솔더 레지스트층(34)은 형성되지 않도록, 제2 상면 솔더 레지스트층(34)은 칩 부착 개구부(34C)를 가질 수 있다.
상면 솔더 레지스트층(30) 중 제1 및 제2 상면 솔더 레지스트층(32, 34)이 모두 형성된 부분의 두께인 제3 두께(t3)는 제1 두께(t1)와 제2 두께(t2)의 합일 수 있다.
인쇄회로기판(1)의 칩 부착 영역(CR)에는 하부 반도체 칩(110)이 부착될 수 있다. 하부 반도체 칩(110)은 하부 다이 어태치 필름(132)을 사이에 두고 인쇄회로기판(1)의 칩 부착 영역(CR)에 부착될 수 있다. 따라서 하부 반도체 칩(110)은 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 제1 상면 솔더 레지스트층(32) 상에 부착될 수 있다. 즉, 하부 반도체 칩(110)은 하부 다이 어태치 필름(132)을 사이에 두고 인쇄회로기판(1)의 칩 부착 영역(CR)에 형성된 제1 상면 솔더 레지스트층(32) 상에 부착될 수 있다.
하부 다이 어태치 필름(132)의 두께인 제5 두께(t5)는 제2 두께(t2)보다 작은 값을 가질 수 있다. 따라서 하부 반도체 칩(110)의 하면은 기판 베이스(10)의 주면에 대하여 제2 상부 솔더 레지스트층(34)의 상면보다 낮은 레벨을 가질 수 있다. 따라서 하부 반도체 칩(110)의 두께인 제6 두께(t6)와 하부 다이 어태치 필름(132)의 두께인 제5 두께(t5)의 합에서 제2 상부 솔더 레지스트층(34)의 두께인 제2 두께(t2)를 뺀 값(t5+t6-t2)만큼, 하부 반도체 칩(110)의 상면은 제2 상부 솔더 레지스트층(34)의 상면으로부터 돌출될 수 있다.
따라서 칩 부착 개구부를 가지지 않는 인쇄회로기판에 부착된 반도체 칩의 상면보다, 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 부착되는 하부 반도체 칩(110)의 상면은 기판 베이스(10)의 주면에 대하여 제2 두께(t2)만큼 낮은 레벨을 가질 수 있다.
하부 반도체 칩(110)은 하부 본딩 와이어(142)에 의하여 인쇄회로기판(1)과 전기적으로 연결될 수 있다. 하부 본딩 와이어(142)는 하부 반도체 칩(110)의 상면에 형성된 본딩 패드(도시 생략)와 상면 패드(22) 사이를 연결할 수 있다.
하부 반도체 칩(110) 상에는 상부 반도체 칩(120)이 적층될 수 있다. 상부 반도체 칩(120)은 인쇄회로기판(1)과의 사이에 상부 다이 어태치 필름(134)을 두고, 하부 반도체 칩(110) 상에 적층될 수 있다. 상부 반도체 칩(120)은 상부 본딩 와이어(144)에 의하여 인쇄회로기판(1)과 전기적으로 연결될 수 있다. 상부 본딩 와이어(144)는 상부 반도체 칩(120)의 상면에 형성된 본딩 패드(도시 생략)와 상면 패드(22) 사이를 연결할 수 있다.
제1 패드 개구부(32P)의 폭인 제1 폭(W1)은 제2 패드 개구부(34P)의 폭인 제2 폭(W2)보다 작은 값을 가질 수 있다. 따라서 제2 패드 개구부(34P)의 제2 폭(W2)은 제1 패드 개구부(32P)의 제1 폭(W1)보다 큰 값을 가지는 바, 제2 패드 개구부(34P)는, 제1 패드 개구부(32P)를 한정하는 제1 상면 솔더 레지스트층(32)의 경계(boundary)를 모두 노출시킬 수 있다.
상면 패드(22)에 대응하는 상면 솔더 레지스트층(30)의 패드 개구부(32P, 34P)는, 상면 패드(22)에 가까운 부분, 즉 제1 패드 개구부(32P)보다 상면 패드(22)로부터 먼 부분, 즉 제2 패드 개구부(34P)가 넓은 면적을 가질 수 있다. 하부 및 상부 본딩 와이어(142, 144)는 제1 및 제2 패드 개구부(32P, 34P)를 통하여 상기 상면 패드와 연결되는 바, 상면 패드(22)에 연결되는 하부 및 상부 본딩 와이어(142, 144)의 루프를 상대적으로 자유롭게 형성할 수 있다.
상부 다이 어태치 필름(134)은 하부 반도체 칩(110)의 적어도 일부분을 감쌀 수 있다. 일부 실시 예에서, 상부 다이 어태치 필름(134)은 하부 반도체 칩(110)의 인쇄회로기판(1)과 접한 부분을 제외한 모든 부분을 감쌀 수 있다. 상부 다이 어태치 필름(134)은 하부 본딩 와이어(142)를 함께 감쌀 수 있다. 일부 실시 예에서, 하부 반도체 칩(110) 및 하부 본딩 와이어(142)는 상부 다이 어태치 필름(134) 내에 매립될 수 있다.
상부 다이 어태치 필름(134)은, 상부 반도체 칩(120)의 하면에 부착된 비-스테이지(B-stage) 상태의 다중 필름이 반도체 패키지(100)를 제조하는 과정에서 씨-스테이지(C-stage) 상태로 경화된 결과물일 수 있다. 여기서 비-스테이지 상태란 열경화성 수지의 초기 반응 단계인 에이-스테이지(A-stage) 상태에서 솔벤트는 제거되었지만, 경화는 진행되지 않은 상태로, 용융하지 않고, 용제에 팽윤하지만, 용해하지 않는 상태를 말한다. 따라서 일반적으로 열처리를 통하여 에이-스테이지 상태에서 비-스테이지 상태를 만들게 된다. 비-스테이지 상태는 접착성을 가질 수 있다. 씨-스테이지 상태는 완전 경화가 된 상태를 의미한다.
상기 비-스테이지 상태의 다중 필름은 상부 반도체 칩(120)의 하면과 접하는 제1 층 및 상기 제1 층과 접하는 제2 층으로 이루어진 다층 구조를 가질 수 있다.
상기 제1 층 및 상기 제2 층은 각각 바인더 성분 및 경화 성분을 포함할 수 있다. 상기 제1 층의 바인더 성분의 중량 평균 분자량은 상기 제2 층의 바인더 성분의 중량 평균 분자량보다 클 수 있다. 상기 제1 층의 바인더 성분의 중량 평균 분자량은 예를 들면, 10만에서 200만일 수 있다. 상기 제2 층의 바인더 성분의 중량 평균 분자량은 예를 들면, 100에서 5000일 수 있다. 상기 제1 층의 바인더 성분의 중량 평균 분자량은 상기 제2 층의 바인더 성분의 중량 평균 분자량보다 20배 내지 1000배 클 수 있다.
상기 제1 층의 바인더 성분은 제1 바인더 물질과 제2 바인더 물질로 이루어질 수 있다. 상기 제2 바인더 물질은 상기 제1 바인더 물질보다 중량 평균 분자량이 작을 수 있다. 상기 제2 층의 바인더 성분은 상기 제2 바인더 물질과 동일하거나 유사한 물질로 이루어질 수 있다. 즉, 상기 제2 층의 바인더 성분은 상대적으로 중량 평균 분자량이 작은 상기 제2 바인더 물질로만 이루어지고, 상기 제1 층의 바인더 성분은 상대적으로 중량 평균 분자량이 작은 상기 제2 바인더 물질과 상대적으로 중량 평균 분자량이 큰 제1 바인더 물질이 혼합되어 이루어질 수 있다.
상기 제1 바인더 물질은 예를 들면, 아크릴계 고분자 수지일 수 있다. 상기 제2 바인더 물질은 예를 들면, 에폭시 수지일 수 있다. 상기 제1 층의 바인더 성분은 예를 들면, 아크릴계 고분자 수지와 에폭시 수지가 혼합되어 이루어질 수 있다. 상기 제2 층의 바인더 성분은 예를 들면, 에폭시 수지로 이루어질 수 있다.
상기 제1 층과 상기 제2 층의 경화 성분은 예를 들면, 에폭시 수지, 페놀계 경화수지 또는 페녹시 수지로 이루어질 수 있다. 상기 제1 층과 상기 제2 층의 경화 성분이 바인더 성분의 역할을 동시에 수행할 수도 있다. 예를 들면, 상기 제1 층은 아크릴계 고분자 수지와 에폭시 수지가 혼합되어 아크릴계 고분지 수지에 대하여 에폭시 수지가 경화 성분의 역할을 수행할 수 있다. 상기 제2 층은 에폭시 수지로 이루어져, 에폭시 수지가 바인더 성분의 역할과 경화 성분의 역할을 동시에 수행할 수 있다.
상기 제1 층과 상기 제2 층은 경화촉매 또는 실란 케플링제와 같은 첨가제와 충진제를 더 포함할 수 있다. 상기 경화촉매는 예를 들면, 포스핀계, 이미다졸계 또는 아민계 경화촉매일 수 있다. 상기 실란 케플링제는 예를 들면, 머켑토 실란 커플링제 또는 에폭시 실란 커플링제일 수 있다. 상기 충진제는 예를 들면 실리카일 수 있다.
상기 제2 층은 상기 제1 층보다 유동성이 높고 점도가 낮을 수 있다. 또한 상기 제2 층은 상기 제1 층보다 상대적으로 중량 평균 분자량이 낮은 물질로 이루어지기 때문에 작은 압력에도 변형이 쉽게 일어날 수 있다.
상기 제1 층은 상기 제2 층보다 얇은 두께를 가질 수 있다. 예를 들면, 상기 제1 층은 약 1㎛ 내지 약 20㎛의 두께를 가질 수 있고, 상기 제2 층은 약 30㎛ 내지 약 100㎛의 두께를 가질 수 있다. 상기 제1 층은 상대적으로 유동성 및 점도가 높은 상기 제2 층을 고정시킬 수 있을 정도에서 최대한 얇게 만들 수 있다.
상부 반도체 칩(120)이 하부 반도체 칩(110) 상에 적층될 때, 상기 제2 층은 상대적으로 중량 평균 분자량이 작기 때문에 상기 제2 층의 부분들은 하부 반도체 칩(110)을 감쌀 수 있다. 또한 상기 제2 층의 두께를 하부 반도체 칩(110) 및 하부 다이 어태치 필름(132) 각각의 두께의 합보다 두껍도록 하여, 상기 제2 층이 인쇄회로기판(1)과 접하도록 할 수 있다.
상기 제1 층은 예를 들면, 하부 다이 어태치 필름(132)을 형성하기 위한 예비 필름과 동일하거나 유사한 특성을 가질 수 있다. 하부 다이 어태치 필름(132)은 상기 예비 필름이 반도체 패키지(100)를 제조하는 과정에서 씨-스테이지 상태로 경화된 결과물일 수 있다.
하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 활성면, 즉 인쇄회로기판(1)을 향하는 반대 면에 반도체 소자가 형성될 수 있다. 하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 BOX 층(buried oxide layer)을 포함할 수 있다. 하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 반도체 소자는 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 구체적으로, 상기 반도체 소자는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
상기 반도체 소자는 상기 복수의 개별 소자들을 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 상기 복수의 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다.
하부 반도체 칩(110) 및 상부 반도체 칩(120) 각각은 상기 반도체 소자와 전기적으로 연결되는 본딩 패드(도시 생략)를 포함할 수 있다. 상기 본딩 패드는 예를 들면, 다층 구조를 이루는 상기 금속 배선층 중 하나의 층의 일부분일 수 있다.
일부 실시 예에서, 하부 반도체 칩(110)은 컨트롤러 칩, 보조 메모리 칩 및/또는 더미 칩이고, 상부 반도체 칩(120)은 비휘발성 메모리 칩일 수 있다.
상기 비휘발성 메모리 칩은 예를 들면, NAND 플래시 메모리, RRAM(Resistive Random Access Memory), MRAM(Magnetoresistive RAM), PRAM(Phase-change RAM) 또는 FRAM(Ferroelectric RAM)일 수 있다. 상기 비휘발성 메모리 칩은 하나의 비휘발성 메모리 칩 또는 적층된 복수의 비휘발성 메모리 칩을 포함하는 반도체 패키지일 수 있다.
상기 컨트롤러 칩은 호스트와 상기 비휘발성 메모리 칩 사이에 인터페이스 및/또는 프로토콜을 제공할 수 있다. 상기 컨트롤러 칩은 상기 비휘발성 메모리 칩과 호스트 사이의 인터페이스를 위하여 PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI, 또는 PCIe(PCI Express)와 같은 표준 프토토콜을 제공할 수 있다. 또는 상기 컨트롤러 칩은 상기 비휘발성 메모리 칩을 위하여 웨어 레벨링(wear leveling), 가비지 콜렉션(Garbage Collection), 불량 블록 관리(bad block management) 및 에러 보정 부호(ECC, Error Correcting Code)를 수행할 수 있다.
상기 보조 메모리 칩은 예를 들면, DRAM(Dynamic RAM)과 같은 휘발성 메모리 반도체 칩일 수 있다. 상기 보조 메모리 칩은 캐시(cache)를 제공하여, 상기 비휘발성 메모리 칩의 액서스 시간(access-time)과 데이터 전송 능력(data-transfer performance)을 조정(scale)할 수 있다.
하부 반도체 칩(110)이 컨트롤러 칩과 보조 메모리 칩 등 면적이 서로 다른 반도체 칩들로 이루어진 경우, 상부 반도체 칩(120)의 하부에서 하부 반도체 칩(110)들이 차지하는 공간에 위치에 따라서 다를 수 있다. 상부 반도체 칩(120)이 수평을 이루지 못하거나, 상부 반도체 칩(120)이 부분적으로 휨이 발생하는 문제를 방지하기 위하여 상기 더미 칩이 사용될 수 있다. 상기 더미 칩은 반도체 기판으로 이루어질 수 있다. 상기 더미 칩은 하부 본딩 와이어(142)와 연결되지 않고, 인쇄회로기판(1)과 상부 반도체 칩(120) 사이에 배치될 수 있다.
인쇄회로기판(1)은 기판 베이스(10)의 하면(14)에 배치되는 하면 패드(24) 및 기판 베이스(10)의 하면(14) 상에 형성되는 하면 솔더 레지스트층(40)을 더 포함할 수 있다. 하면 패드(24)는 기판 베이스(10)로부터 돌출된 형상을 가질 수 있다.
반도체 패키지(100)는 인쇄회로기판(1)의 하면에 부착된 외부 연결 부재(160)를 더 포함할 수 있다. 외부 연결 부재(160)는 예를 들면, 솔더볼일 수 있다. 외부 연결 부재(160)은 하면 패드(24) 상에 형성될 수 있다. 외부 연결 부재(160)에 의하여 반도체 패키지(100)는 외부 시스템과 전기적으로 연결될 수 있다.
인쇄회로기판(1)의 상면 상에는 몰드층(150)이 형성될 수 있다. 몰드층(150)은 하부 반도체 칩(110), 상부 반도체 칩(120), 및 본딩 와이어(142, 144)를 감싸도록 인쇄회로기판(1)의 상면 상에 형성될 수 있다. 몰드층(150)은 수지로 이루어질 수 있다. 몰드층(150)은 예를 들면, EMC(Epoxy Mold Compound)로 이루어질 수 있다.
본 발명에 따른 반도체 패키지(100)는 하부 반도체 칩(110)의 일부 및 하부 다이 어태치 필름(132)이 칩 부착 개구부(34C) 내에 배치되어, 상부 솔더 레지스트층(30)의 상면으로부터 하부 반도체 칩(110)의 상면까지의 높이가 감소될 수 있다. 따라서 상부 솔더 레지스트층(30)의 상면으로부터 상부 반도체 칩(120)의 상면까지의 높이(H1) 또한 감소될 수 있다. 예를 들면, 칩 부착 개구부를 가지지 않는 인쇄회로기판에 부착된 상부 반도체 칩의 상면보다, 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 부착되는 상부 반도체 칩(120)의 상면은 기판 베이스(10)의 주면에 대하여 제2 두께(t2)만큼 낮은 레벨을 가질 수 있다. 따라서 본 발명에 따른 반도체 패키지는 상대적으로 얇은 두께를 가지도록 형성할 수 있어, 동일한 성능을 가지면서도 반도체 패키지의 크기를 감소시킬 수 있다.
또한 하부 반도체 칩(110)은 기판 베이스(10)와 직접 접하지 않고 칩 부착 개구부(34C)를 통하여 제1 상면 솔더 레지스트층(32) 상에 부착되므로, 하부 반도체 칩(110)과 인쇄회로기판(1) 사이의 접착력은 향상될 수 있다. 또한 제1 상면 솔더 레지스트층(32)에 의하여, 하부 반도체 칩(110)의 하측의 기판 베이스(10)의 상면(12)을 통하여 연장되는 상기 도전 패턴의 부분과 하부 반도체 칩(110) 사이의 전기적 절연이 될 수 있으므로, 상기 도전 패턴의 배치를 자유롭게 설계할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 3에 대한 설명 중 도 1a 내지 도 2c와 중복되는 내용은 생략될 수 있다.
도 3을 참조하면, 반도체 패키지(100a)는 인쇄회로기판(1) 및 인쇄회로기판(1) 상에 부착된 반도체 칩(110, 120a)을 포함한다. 반도체 칩(110, 120a)은 하부 반도체 칩(110) 및 상부 반도체 칩(120a)을 포함할 수 있다.
인쇄회로기판(1)은 기판 베이스(10) 및 기판 베이스(10)의 상면(12)에 배치되는 상면 패드(22) 및 기판 베이스(10)의 상면(12) 상에 형성되는 상면 솔더 레지스트층(30)을 포함한다. 기판 베이스(10)는 복수의 베이스층이 적층되어 이루어질 수 있다. 기판 베이스(10)는 상면(12)에 하부 반도체 칩(110)이 부착되는 칩 부착 영역(CR)을 가질 수 있다. 인쇄회로기판(1)은 기판 베이스(10)의 하면(14)에 배치되는 하면 패드(24) 및 기판 베이스(10)의 하면(14) 상에 형성되는 하면 솔더 레지스트층(40)을 더 포함할 수 있다. 반도체 패키지(100)는 인쇄회로기판(1)의 하면에 부착된 외부 연결 부재(160)를 더 포함할 수 있다.
상면 솔더 레지스트층(30)은 제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)으로 이루어질 수 있다.
제1 상면 솔더 레지스트층(32)은 상면 패드(22)에 대응되는 제1 패드 개구부(도 1c의 32P)를 가지고, 기판 베이스(10)의 칩 부착 영역(CR)을 덮을 수 있다. 상면 패드(22)는, 기판 베이스(10)의 상면(12)에 배치되는 상기 도전 패턴 중 제1 패드 개구부(32P)에 의하여 노출되는 부분일 수 있다. 제1 상면 솔더 레지스트층(32)은 기판 베이스(10)의 칩 부착 영역(CR)을 모두 덮을 수 있다.
제2 상면 솔더 레지스트층(34)은 상면 패드(22)에 대응되는 제2 패드 개구부(도 1c의 34P) 및 칩 부착 영역(CR)에 대응되는 칩 부착 개구부(도 1b의 34C)를 가지며, 제1 상면 솔더 레지스트층(32) 상에 형성될 수 있다. 기판 베이스(10)의 칩 부착 영역(CR)에는 제1 상면 솔더 레지스트층(32)만이 형성되고, 제2 상면 솔더 레지스트층(34)은 형성되지 않도록, 제2 상면 솔더 레지스트층(34)은 칩 부착 개구부(34C)를 가질 수 있다.
인쇄회로기판(1)의 칩 부착 영역(CR)에는 하부 반도체 칩(110)이 부착될 수 있다. 하부 반도체 칩(110)은 하부 다이 어태치 필름(132)을 사이에 두고 인쇄회로기판(1)의 칩 부착 영역(CR)에 부착될 수 있다. 따라서 하부 반도체 칩(110)은 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 제1 상면 솔더 레지스트층(32) 상에 부착될 수 있다.
따라서 칩 부착 개구부를 가지지 않는 인쇄회로기판에 부착된 반도체 칩의 상면보다, 제2 상면 솔더 레지스트층(34)의 칩 부착 개구부(34C)를 통하여 부착되는 하부 반도체 칩(110)의 상면은 기판 베이스(10)의 주면에 대하여 제2 상면 솔더 레지스트층(34)의 두께(도 1b의 t2)만큼 낮은 레벨을 가질 수 있다.
하부 반도체 칩(110)은 하부 본딩 와이어(142)에 의하여 인쇄회로기판(1)과 전기적으로 연결될 수 있다. 하부 반도체 칩(110) 상에는 상부 반도체 칩(120a)이 적층될 수 있다. 상부 반도체 칩(120a)은 인쇄회로기판(1)과의 사이에 상부 다이 어태치 필름(134)을 두고, 하부 반도체 칩(110) 상에 적층될 수 있다. 상부 반도체 칩(120a)은 상부 본딩 와이어(144a, 144b)에 의하여 인쇄회로기판(1)과 전기적으로 연결될 수 있다.
상부 반도체 칩(120a)은 적층된 제1 및 제2 상부 반도체 칩(122, 124)으로 이루어질 수 있다. 제2 상부 반도체 칩(124)은 다이 어태치 필름(136)을 사이에 두고 제1 상부 반도체 칩(122) 상에 적층될 수 있다. 도 3에는 상부 반도체 칩(120a)이 2개의 반도체 칩, 즉 제1 및 제2 상부 반도체 칩(122, 124)이 적층된 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 상부 반도체 칩(120a)은 3개 이상의 반도체 칩이 적층되어 이루어질 수 있다.
상면 패드(22)에 대응하는 상면 솔더 레지스트층(30)의 패드 개구부(32P, 34P)는, 상면 패드(22)에 가까운 부분, 즉 제1 패드 개구부(32P)보다 상면 패드(22)로부터 먼 부분, 즉 제2 패드 개구부(34P)가 넓은 면적을 가질 수 있다. 이에 따라 상면 패드(22)에 연결되는 하부 본딩 와이어(142) 및 상부 본딩 와이어(144a, 144b)의 루프를 상대적으로 자유롭게 형성할 수 있다.
인쇄회로기판(1)의 상면 상에는 몰드층(150)이 형성될 수 있다. 몰드층(150)은 하부 반도체 칩(110), 상부 반도체 칩(120a), 및 본딩 와이어(142, 144a, 144b)를 감싸도록 인쇄회로기판(1)의 상면 상에 형성될 수 있다.
본 발명에 따른 반도체 패키지(100a)는 하부 반도체 칩(110)의 일부 및 하부 다이 어태치 필름(132)이 칩 부착 개구부(34C) 내에 배치되어, 상부 솔더 레지스트층(30)의 상면으로부터 하부 반도체 칩(110)의 상면까지의 높이가 감소될 수 있어 상부 솔더 레지스트층(30)의 상면으로부터 상부 반도체 칩(120a)의 최상단까지의 높이 또한 감소될 수 있다.
따라서 본 발명에 따른 반도체 패키지는 적층된 복수개의 반도체 칩으로 이루어지는 상부 반도체 칩을 포함하면서도 상대적으로 얇은 두께를 가지도록 형성할 수 있다.
도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 4에 대한 설명 중 도 1a 내지 도 2c와 중복되는 내용은 생략될 수 있다.
도 4를 참조하면, 반도체 패키지(100b)는 인쇄회로기판(1a) 및 인쇄회로기판(1a) 상에 부착된 반도체 칩(110a, 120)을 포함한다. 반도체 칩(110a, 120)은 하부 반도체 칩(110a) 및 상부 반도체 칩(120)을 포함할 수 있다.
인쇄회로기판(1a)은 기판 베이스(10) 및 기판 베이스(10)의 상면(12)에 배치되는 상면 패드(22) 및 기판 베이스(10)의 상면(12) 상에 형성되는 상면 솔더 레지스트층(30)을 포함한다. 기판 베이스(10)는 복수의 베이스층이 적층되어 이루어질 수 있다. 기판 베이스(10)는 상면(12)에 하부 반도체 칩(110a)이 부착되는 칩 부착 영역(CRa)을 가질 수 있다.
인쇄회로기판(1a)은 기판 베이스(10)의 하면(14)에 배치되는 하면 패드(24) 및 기판 베이스(10)의 하면(14) 상에 형성되는 하면 솔더 레지스트층(40)을 더 포함할 수 있다. 반도체 패키지(100b)는 인쇄회로기판(1a)의 하면에 부착된 외부 연결 부재(160)를 더 포함할 수 있다.
상면 솔더 레지스트층(30)은 제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)으로 이루어질 수 있다.
하부 반도체 칩(110a)은 제1 및 제2 하부 반도체 칩(112, 114)으로 이루어질 수 있다. 칩 부착 영역(CRa)은 서로 이격되는 제1 칩 부착 영역(CR1) 및 제2 칩 부착 영역(CR2)으로 이루어질 수 있다. 도 4에는 하부 반도체 칩(110a) 및 칩 부착 영역(CRa)이 각각 2개, 즉 제1 및 제2 하부 반도체 칩(112, 114) 및 제1 및 제2 칩 부착 영역 (CR1, CR2)으로 이루어진 것으로 도시되었으나 이에 한정되지 않는다. 예를 들면, 하부 반도체 칩(110a) 및 칩 부착 영역(CRa)은 각각 3개 이상의 반도체 칩 및 3개 이상의 칩 부착 영역으로 이루어질 수 있다.
제1 상면 솔더 레지스트층(32)은 상면 패드(22)에 대응되는 제1 패드 개구부(도 1c의 32P)를 가지고, 기판 베이스(10)의 칩 부착 영역(CRa)을 덮을 수 있다. 상면 패드(22)는, 기판 베이스(10)의 상면(12)에 배치되는 상기 도전 패턴 중 제1 패드 개구부(32P)에 의하여 노출되는 부분일 수 있다. 제1 상면 솔더 레지스트층(32)은 기판 베이스(10)의 칩 부착 영역(CRa)을 모두 덮을 수 있다.
제2 상면 솔더 레지스트층(34)은 상면 패드(22)에 대응되는 제2 패드 개구부(도 1c의 34P)를 가지며, 칩 부착 영역(CRa)에서 제1 상면 솔더 레지스트층(32)을 노출시키도록, 제1 상면 솔더 레지스트층(32) 상에 형성될 수 있다. 기판 베이스(10)의 칩 부착 영역(CRa)에는 제1 상면 솔더 레지스트층(32)만이 형성되고, 제2 상면 솔더 레지스트층(34)은 형성되지 않을 수 있다. 즉, 제2 상면 솔더 레지스트층(34)은 제1 및 제2 칩 부착 영역(CR1, CR2) 각각에 도 1b에 보인 칩 부착 개구부(34C)와 같은 개구부를 가질 수 있다.
인쇄회로기판(1a)의 칩 부착 영역(CRa)에는 하부 반도체 칩(110a)이 부착될 수 있다. 인쇄회로기판(1a)의 제1 칩 부착 영역(CR1)에는 제1 하부 반도체 칩(112)이 부착되고, 제2 칩 부착 영역(CR2)에는 제2 하부 반도체 칩(114)이 부착될 수 있다. 제1 및 제2 하부 반도체 칩(112, 114)은 각각 하부 다이 어태치 필름(132)을 사이에 두고 인쇄회로기판(1a)의 제1 및 제2 칩 부착 영역(CR1, CR2)에 부착될 수 있다. 따라서 제1 및 제2 하부 반도체 칩(110a)은 제1 상면 솔더 레지스트층(32) 상에 부착될 수 있다.
따라서 하부 반도체 칩(110a)의 상면은 기판 베이스(10)의 주면에 대하여 제2 상면 솔더 레지스트층(34)의 두께(도 1b의 t2)만큼 상대적으로 낮은 레벨을 가질 수 있다.
제1 및 제2 하부 반도체 칩(112, 114)은 각각 제1 및 제2 하부 본딩 와이어(142a, 142b)에 의하여 인쇄회로기판(1a)과 전기적으로 연결될 수 있다. 하부 반도체 칩(110a) 상에는 상부 반도체 칩(120)이 적층될 수 있다. 상부 반도체 칩(120)은 상부 본딩 와이어(144)에 의하여 인쇄회로기판(1a)과 전기적으로 연결될 수 있다.
상부 반도체 칩(120)은 제1 및 제2 하부 반도체 칩(112, 114) 각각의 상면에 걸쳐서 부착될 수 있다. 상부 반도체 칩(120)은 제1 및 제2 하부 반도체 칩(112, 114)과 인쇄회로기판(1a)의 주면에 수직 방향에 대하여 모두 중첩될 수 있다.
상부 반도체 칩(120)은 인쇄회로기판(1a)과의 사이에 상부 다이 어태치 필름(134)을 두고, 하부 반도체 칩(110a) 상에 적층될 수 있다. 상부 다이 어태치 필름(134)은 하부 반도체 칩(110a)의 적어도 일부분을 감쌀 수 있다. 일부 실시 예에서, 상부 다이 어태치 필름(134)은 하부 반도체 칩(110a)의 인쇄회로기판(1a)과 접한 부분을 제외한 모든 부분을 감쌀 수 있다. 상부 다이 어태치 필름(134)은 하부 본딩 와이어(142a, 142b)를 함께 감쌀 수 있다. 일부 실시 예에서, 하부 반도체 칩(110a) 및 하부 본딩 와이어(142a, 142b)는 상부 다이 어태치 필름(134) 내에 매립될 수 있다.
상면 패드(22)에 대응하는 상면 솔더 레지스트층(30)의 패드 개구부(32P, 34P)는, 상면 패드(22)에 가까운 부분, 즉 제1 패드 개구부(32P)보다 상면 패드(22)로부터 먼 부분, 즉 제2 패드 개구부(34P)가 넓은 면적을 가질 수 있다. 이에 따라 상면 패드(22)에 연결되는 하부 본딩 와이어(142a, 142b) 및 상부 본딩 와이어(144)의 루프를 상대적으로 자유롭게 형성할 수 있다.
인쇄회로기판(1a)의 상면 상에는 몰드층(150)이 형성될 수 있다. 몰드층(150)은 하부 반도체 칩(110a), 상부 반도체 칩(120), 및 본딩 와이어(142a, 142b, 144)를 감싸도록 인쇄회로기판(1a)의 상면 상에 형성될 수 있다.
본 발명에 따른 반도체 패키지(100b)는 상부 솔더 레지스트층(30)의 상면으로부터 하부 반도체 칩(110a)의 상면까지의 높이가 감소될 수 있어 상부 솔더 레지스트층(30)의 상면으로부터 상부 반도체 칩(120)의 최상단까지의 높이 또한 감소될 수 있다. 따라서 본 발명에 따른 반도체 패키지는 상대적으로 얇은 두께를 가지도록 형성할 수 있다.
도 5는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다. 도 5에 대한 설명 중 도 1a 내지 도 4와 중복되는 내용은 생략될 수 있다.
도 5를 참조하면, 반도체 패키지(100c)는 인쇄회로기판(1b) 및 인쇄회로기판(1b) 상에 부착된 반도체 칩(110b, 120)을 포함한다. 반도체 칩(110b, 120)은 하부 반도체 칩(110b) 및 상부 반도체 칩(120)을 포함할 수 있다.
인쇄회로기판(1b)은 기판 베이스(10) 및 기판 베이스(10)의 상면(12)에 배치되는 상면 패드(22) 및 기판 베이스(10)의 상면(12) 상에 형성되는 상면 솔더 레지스트층(30)을 포함한다. 기판 베이스(10)는 복수의 베이스층이 적층되어 이루어질 수 있다. 기판 베이스(10)는 상면(12)에 하부 반도체 칩(110b)이 부착되는 칩 부착 영역(CRb)을 가질 수 있다.
인쇄회로기판(1b)은 기판 베이스(10)의 하면(14)에 배치되는 하면 패드(24) 및 기판 베이스(10)의 하면(14) 상에 형성되는 하면 솔더 레지스트층(40)을 더 포함할 수 있다. 반도체 패키지(100bc는 인쇄회로기판(1b)의 하면에 부착된 외부 연결 부재(160)를 더 포함할 수 있다.
상면 솔더 레지스트층(30)은 제1 상면 솔더 레지스트층(32) 및 제2 상면 솔더 레지스트층(34)으로 이루어질 수 있다.
하부 반도체 칩(110b)은 제1 및 제2 하부 반도체 칩(112a, 114a)으로 이루어질 수 있다. 칩 부착 영역(CRb)은 서로 이격되는 제1 칩 부착 영역(CR1a) 및 제2 칩 부착 영역(CR2a)으로 이루어질 수 있다. 도 5에는 하부 반도체 칩(110b) 및 칩 부착 영역(CRb)이 각각 2개, 즉 제1 및 제2 하부 반도체 칩(112a, 114a) 및 제1 및 제2 칩 부착 영역 (CR1a, CR2a)으로 이루어진 것으로 도시되었으나 이에 한정되지 않는다. 예를 들면, 하부 반도체 칩(110b) 및 칩 부착 영역(CRb)은 각각 3개 이상의 반도체 칩 및 3개 이상의 칩 부착 영역으로 이루어질 수 있다.
제1 상면 솔더 레지스트층(32)은 상면 패드(22)에 대응되는 제1 패드 개구부(도 1c의 32P)를 가지고, 기판 베이스(10)의 칩 부착 영역(CRb)을 덮을 수 있다. 상면 패드(22)는, 기판 베이스(10)의 상면(12)에 배치되는 상기 도전 패턴 중 제1 패드 개구부(32P)에 의하여 노출되는 부분일 수 있다. 제1 상면 솔더 레지스트층(32)은 기판 베이스(10)의 칩 부착 영역(CRb)을 모두 덮을 수 있다.
제2 상면 솔더 레지스트층(34)은 상면 패드(22)에 대응되는 제2 패드 개구부(도 1c의 34P)를 가지며, 칩 부착 영역(CRb)에서 제1 상면 솔더 레지스트층(32)을 노출시키도록, 제1 상면 솔더 레지스트층(32) 상에 형성될 수 있다. 기판 베이스(10)의 칩 부착 영역(CRb)에는 제1 상면 솔더 레지스트층(32)만이 형성되고, 제2 상면 솔더 레지스트층(34)은 형성되지 않을 수 있다. 즉, 제2 상면 솔더 레지스트층(34)은 제1 및 제2 칩 부착 영역(CR1a, CR2a) 각각에 도 1b에 보인 칩 부착 개구부(34C)와 같은 개구부를 가질 수 있다.
인쇄회로기판(1b)의 칩 부착 영역(CRb)에는 하부 반도체 칩(110b)이 부착될 수 있다. 인쇄회로기판(1b)의 제1 칩 부착 영역(CR1a)에는 제1 하부 반도체 칩(112a)이 부착되고, 제2 칩 부착 영역(CR2a)에는 제2 하부 반도체 칩(114a)이 부착될 수 있다. 제1 및 제2 하부 반도체 칩(112a, 114a)은 각각 하부 다이 어태치 필름(132)을 사이에 두고 인쇄회로기판(1b)의 제1 및 제2 칩 부착 영역(CR1a, CR2a)에 부착될 수 있다. 따라서 제1 및 제2 하부 반도체 칩(110b)은 제1 상면 솔더 레지스트층(32) 상에 부착될 수 있다.
따라서 하부 반도체 칩(110b)의 상면은 기판 베이스(10)의 주면에 대하여 제2 상면 솔더 레지스트층(34)의 두께(도 1b의 t2)만큼 상대적으로 낮은 레벨을 가질 수 있다.
하부 반도체 칩(110b) 상에는 상부 반도체 칩(120)이 적층될 수 있다. 상부 반도체 칩(120)은 제1 및 제2 하부 반도체 칩(112a, 114a) 각각의 상면에 걸쳐서 부착될 수 있다. 상부 반도체 칩(120)은 인쇄회로기판(1b)의 주면에 수직 방향에 대하여, 제1 및 제2 하부 반도체 칩(112a, 114a)의 적어도 일부와 중첩될 수 있다. 도 5에는 상부 반도체 칩(120)이 제1 및 제2 하부 반도체 칩(112a, 114a) 각각의 일부와 중첩되는 것으로 도시되었으나 이에 한정되지 않는다. 일부 실시 예에서 상부 반도체 칩(120)은 하부 반도체 칩(110b) 중 적어도 하나와는 모두 중첩하고, 나머지와는 일부만 중첩될 수 있다.
상부 반도체 칩(120)은 상부 다이 어태치 필름(134a)을 사이에 두고, 하부 반도체 칩(110b) 상에 적층될 수 있다. 상부 다이 어태치 필름(134a)은 예를 들면, 하부 다이 어태치 필름(132) 또는 도 3에 보인 다이 어태치 필름(136)과 동일하거나 유사한 특성을 가질 수 있다. 상부 다이 어태치 필름(134a)은 상부 반도체 칩(120)의 하면은 모두 덮고, 하부 반도체 칩(110b)의 상면 중 상부 반도체 칩(120)과 중첩되는 부분만을 덮을 수 있다.
제1 및 제2 하부 반도체 칩(112a, 114a)은 각각 제1 및 제2 하부 본딩 와이어(142a, 142b)에 의하여 인쇄회로기판(1b)과 전기적으로 연결될 수 있다. 제1 및 제2 하부 본딩 와이어(142a, 142b)는 제1 및 제2 하부 반도체 칩(112a, 114a) 각각의 상면에 형성된 본딩 패드(도시 생략)와 상면 패드(22) 사이를 연결할 수 있다. 제1 및 제2 하부 반도체 칩(112a, 114a)의 상기 본딩 패드는, 제1 및 제2 하부 반도체 칩(112a, 114a)의 상면 중 상부 반도체 칩(120)과 중첩되지 않은 부분에 형성될 수 있다.
상부 반도체 칩(120)은 상부 본딩 와이어(144)에 의하여 인쇄회로기판(1b)과 전기적으로 연결될 수 있다.
상면 패드(22)에 대응하는 상면 솔더 레지스트층(30)의 패드 개구부(32P, 34P)는, 상면 패드(22)에 가까운 부분, 즉 제1 패드 개구부(32P)보다 상면 패드(22)로부터 먼 부분, 즉 제2 패드 개구부(34P)가 넓은 면적을 가질 수 있다. 이에 따라 상면 패드(22)에 연결되는 하부 본딩 와이어(142a, 142b) 및 상부 본딩 와이어(144)의 루프를 상대적으로 자유롭게 형성할 수 있다.
인쇄회로기판(1b)의 상면 상에는 몰드층(150)이 형성될 수 있다. 몰드층(150)은 하부 반도체 칩(110b), 상부 반도체 칩(120), 및 본딩 와이어(142a, 142b, 144)을 감싸도록 인쇄회로기판(1b)의 상면 상에 형성될 수 있다. 몰드층(150)은 상부 반도체 칩(120)의 하측에서 제1 및 제2 하부 반도체 칩(112a, 114) 사이의 공간을 함께 채울 수 있다.
본 발명에 따른 반도체 패키지(100b)는 상부 솔더 레지스트층(30)의 상면으로부터 하부 반도체 칩(110a)의 상면까지의 높이가 감소될 수 있어 상부 솔더 레지스트층(30)의 상면으로부터 상부 반도체 칩(120)의 최상단까지의 높이 또한 감소될 수 있다. 따라서 본 발명에 따른 반도체 패키지는 상대적으로 얇은 두께를 가지도록 형성할 수 있다.
도 6 내지 도 10은 본 발명의 일 실시 예에 따른 인쇄회로기판의 제조 방법을 단계적으로 나타내는 단면도들이다. 도 6 내지 도 10에 대한 설명 중 도 1a 내지 도 5와 중복되는 내용은 생략될 수 있다.
도 6을 참조하면, 내부에 내부 도전층(26) 및 도전 비아(28)가 형성되고, 상면(12) 및 하면(14)에 각각 상면 패드(22)와 하면 패드(24)을 포함하는 도전 패턴이 배치되는 기판 베이스(10)를 준비한다. 기판 베이스(10)는 복수의 베이스층이 적층되어 이루어질 수 있다. 상기 복수의 베이스층 각각의 사이에는 내부 도전층(26)이 배치될 수 있다.
상면 패드(22)는 임베디드 트레이스 구조(ETS, embedded traces structure)를 가지도록 기판 베이스(10) 내에 함침된 형상을 가질 수 있다. 예를 들면, 상면 패드(22)의 상면과 기판 베이스(10)의 상면(12)을 동일한 레벨을 가지도록, 상면 패드(22)는 기판 베이스(10) 내에 배치될 수 있다. 하면 패드(24)는 기판 베이스(10) 로부터 돌출된 형상을 가질 수 있다.
도 7을 참조하면, 기판 베이스(10)의 상면(12) 상에 제1 예비 상면 솔더 레지스트층(32a)을 형성한다. 제1 예비 상면 솔더 레지스트층(32a)은 예를 들면, 기판 베이스(10)의 상면(12) 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나, 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착하여 형성할 수 있다.
도 7 및 8을 함께 참조하면, 기판 베이스(10)의 상면(12) 상에 제1 상면 솔더 레지스트층(32)을 형성한다. 제1 상면 솔더 레지스트층(32)은, 제1 예비 상면 솔더 레지스트층(32a) 중 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
제1 상면 솔더 레지스트층(32)은 제1 두께(t1)를 가질 수 있다. 제1 예비 상면 솔더 레지스트층(32a) 중 제거된 불필요한 부분은, 제1 상면 솔더 레지스트층(32)에서 제1 폭(W1)을 가지는 제1 패드 개구부(32P)가 될 수 있다.
일부 실시 예에서, 제1 예비 상면 솔더 레지스트층(32a)을 형성하지 않고, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 기판 베이스(10)의 상면(12) 상에 도포한 후 열, UV 또는 IR로 경화하여 제1 상면 솔더 레지스트층(32)을 형성할 수 있다.
도 9를 참조하면, 제1 상면 솔더 레지스트층(32)이 형성된 기판 베이스(10)의 상면(12) 상에 제2 예비 상면 솔더 레지스트층(34a)을 형성한다. 제2 예비 상면 솔더 레지스트층(34a)은 예를 들면, 기판 베이스(10)의 상면(12) 상에 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나, 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착하여 형성할 수 있다.
도 10 및 도 11을 함께 참조하면, 제1 상면 솔더 레지스트층(32)이 형성된 기판 베이스(10)의 상면(12) 상에 제2 상면 솔더 레지스트층(34)을 형성한다. 제2 상면 솔더 레지스트층(34)은, 제2 예비 상면 솔더 레지스트층(34a) 중 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
제2 상면 솔더 레지스트층(34)은 제2 두께(t2)를 가질 수 있다. 상면 솔더 레지스트층(30) 중 제1 및 제2 상면 솔더 레지스트층(32, 34)이 모두 형성된 부분의 두께인 제3 두께(t3)는 제1 두께(t1)와 제2 두께(t2)의 합일 수 있다.
제2 예비 상면 솔더 레지스트층(34a) 중 제거된 불필요한 부분은, 제2 상면 솔더 레지스트층(34)에서 제2 폭(W2)을 가지는 제2 패드 개구부(34P)와 칩 부착 영역(CR)에 대응하는 칩 부착 개구부(34C)가 될 수 있다.
일부 실시 예에서, 제2 예비 상면 솔더 레지스트층(34a)을 형성하지 않고, 솔더 마스크(solder mask) 절연 잉크를 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 기판 베이스(10)의 상면(12) 상에 도포한 후 열, UV 또는 IR로 경화하여 제2 상면 솔더 레지스트층(34)을 형성할 수 있다.
이후 도 1에 보인 것과 같이 하면 솔더 레지스트층(40)을 형성하여 인쇄회로기판(1)을 형성할 수 있다. 하면 솔더 레지스트층(40)은 예를 들면, 솔더 마스크(solder mask) 절연 잉크를 기판 베이스(10)의 하면(14) 상에 스크린 인쇄 방법 또는 잉크젯 인쇄에 의하여 도포한 후 열, UV 또는 IR로 경화하여 형성할 수 있다.
하면 솔더 레지스트층(40) 예를 들면, 감광성 솔더 레지스트(Photo-Imageable Solder Resist)를 기판 베이스(10)의 하면(14) 상에 스크린 인쇄 방법 또는 스프레이 코팅 방법으로 전체 도포하거나 필름형 솔더 레지스트 물질을 라미네이팅(laminating) 방법으로 접착한 후, 불필요한 부분을 노광 및 현상으로 제거하고, 열, UV 또는 IR로 경화하여 형성할 수 있다.
도 11은 본 발명의 실시 예들에 따른 전자 장치를 나타내는 구성도이다. 도 11에는 반도체 패키지를 포함하는 전자 장치로 솔리드 스테이트 드라이브가 예시되어 있다.
도 11을 참조하면, 솔리드 스테이트 드라이브(1100)는 복수의 비휘발성 메모리(1110) 및 제어기(1120)를 포함한다. 솔리드 스테이트 드라이브(1100)의 전부 또는 일부는 도 1 내지 도 10을 통하여 설명한 반도체 패키지(100, 100a, 100b, 100c)들 중의 어느 하나일 수 있다.
비휘발성 메모리(1110)는 데이터를 저장할 수 있고, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 비휘발성 메모리(1110)는 도 1 내지 도 10을 통하여 설명한 상부 반도체 칩(120, 120a)들 중의 어느 하나일 수 있다.
제어기(1120)는 호스트(HOST)의 읽기/쓰기 요청에 응답하여 비휘발성 메모리(1110)에 저장된 데이터를 읽거나, 비휘발성 메모리(1110)의 데이터를 저장할 수 있다. 인터페이스(1130)는 호스트(HOST)에 명령 및 어드레스 신호를 전송하거나 이들 신호를 호스트(HOST)로부터 수신하고, 명령 및 어드레스 신호를 다시 제어기(1120)를 통하여 비휘발성 메모리(1110)에 전송하거나, 이들 신호를 비휘발성 메모리(1110)로부터 수신할 수 있다. 제어기(1120) 및/또는 인터페이스(1130)는 비휘발성 메모리(1110)는 도 1 내지 도 10을 통하여 설명한 하부 반도체 칩(110, 110a, 110b)들 중의 어느 하나일 수 있다.
도 12는 본 발명의 실시 예들에 따른 전자 장치와 외부 시스템과의 관계를 나타내는 모식도이다. 도 12에는 반도체 패키지를 포함하는 전자 장치로 솔리드 스테이트 드라이브가 예시되어 있다.
도 12를 참조하면, 외부 시스템(1250)에서 입력된 데이터는 솔리드 스테이트 드라이브(1200)에 저장될 수 있다. 솔리드 스테이트 드라이브(1200)는 비휘발성 메모리(1210), 컨트롤러(1220), 및 보조 메모리(1230)를 포함할 수 있다. 솔리드 스테이트 드라이브(1200)의 전부 또는 일부는 도 1 내지 도 10을 통하여 설명한 반도체 패키지(100, 100a, 100b, 100c)들 중의 어느 하나일 수 있다.
외부 시스템(1250)에서 입력된 데이터는 보조 메모리(1230) 및 컨트롤러(1220)를 경유하여 비휘발성 메모리(1210)에 저장될 수 있다. 또한, 컨트롤러(1220)는 보조 메모리(1230)를 통하여 비휘발성 메모리(1210)로부터 데이터를 읽어 내어 외부 시스템(1250)으로 전송할 수 있다.
비휘발성 메모리(1210)는 도 1 내지 도 10을 통하여 설명한 상부 반도체 칩(120, 120a)들 중의 어느 하나일 수 있다. 컨트롤러(1220)는 도 1 내지 도 10을 통하여 설명한 하부 반도체 칩(110, 110a, 110b)들 중의 어느 하나일 수 있다. 보조 메모리(1230)는 도 1 내지 도 10을 통하여 설명한 하부 반도체 칩(110, 110a, 110b)들 중의 어느 하나일 수 있다.
도 13은 본 발명의 실시 예들에 따른 시스템의 블록 다이어그램이다. 도 13에는 시스템이 구비하는 전자 장치로 저장 장치가 예시되어 있다.
도 13을 참조하면, 데이터 저장 시스템(1300)은 공통 버스(1360)를 통해 통신하는 CPU와 같은 프로세서(1330), 랜덤 억세스 메모리(1340), 유저 인터페이스(1350) 및 모뎀(1320)을 포함할 수 있다. 상기 각 소자들은 공통 버스(1360)를 통해 저장 장치(1310)에 신호를 전송하고 저장 장치(1310)로부터 신호를 수신한다. 저장 장치(1310)의 전부 또는 일부는 도 1 내지 도 10을 통하여 설명한 반도체 패키지(100, 100a, 100b, 100c)들 중의 어느 하나일 수 있다.
저장 장치(1310)는 플래시 메모리(1311)와 메모리 제어기(1312)를 포함할 수 있다. 플래시 메모리(1311)는 데이터를 저장할 수 있으며, 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 플래시 메모리(1311)는 도 1 내지 도 10을 통하여 설명한 상부 반도체 칩(120, 120a)들 중의 어느 하나일 수 있다. 메모리 제어기(1312)는 도 1 내지 도 10을 통하여 설명한 하부 반도체 칩(110, 110a, 110b)들 중의 어느 하나일 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b : 인쇄회로기판, 30 : 상면 솔더 레지스트층, 32 : 제1 상면 솔더 레지스트층, 32P : 제1 패드 개구부, 34 : 제2 상면 솔더 레지스트층, 34C : 칩 부착 개구부, 34P : 제2 패드 개구부, 40 : 하면 솔더 레지스트층, 100, 100a, 100b, 100c : 반도체 패키지

Claims (10)

  1. 상면에 칩 부착 영역을 가지는 기판 베이스;
    상기 기판 베이스의 상면 및 하면에 각각 배치되는 상면 패드 및 하면 패드;
    상기 기판 베이스의 상면 상에 형성되되, 상기 상면 패드에 대응되는 제1 패드 개구부를 가지고 상기 칩 부착 영역을 덮는 제1 상면 솔더 레지스트층;
    상기 제1 상면 솔더 레지스트층 상에 형성되되, 상기 상면 패드에 대응되는 제2 패드 개구부 및 상기 칩 부착 영역에 대응되는 칩 부착 개구부를 가지는 제2 상면 솔더 레지스트층; 및
    상기 기판 베이스의 하면 상에 형성되되, 상기 하면 패드에 대응되는 제3 패드 개구부를 가지는 하면 솔더 레지스트층;을 포함하되,
    상기 제1 상면 솔더 레지스트층은, 상기 기판 베이스의 상기 칩 부착 영역을 모두 덮는 인쇄회로기판.
  2. 제1 항에 있어서,
    상기 제1 상면 솔더 레지스트층의 두께는 상기 제2 상면 솔더 레지스트층의 두께보다 작은 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  3. 제2 항에 있어서,
    상기 하면 솔더 레지스트층의 두께는, 상기 제1 및 제2 상면 솔더 레지스트층 각각의 두께보다 큰 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 패드 개구부의 폭은, 상기 제1 패드 개구부의 폭보다 큰 값을 가지는 것을 특징으로 하는 인쇄회로기판.
  6. 제1 항에 있어서,
    상기 상면 패드의 상면와 상기 기판 베이스의 상면이 동일한 레벨을 가지도록, 상기 상면 패드는 상기 기판 베이스 내에 배치되고,
    상기 하면 패드는 상기 기판 베이스의 하면 상에 돌출되는 것을 특징으로 하는 인쇄회로기판.
  7. 상면에 칩 부착 영역을 가지는 기판 베이스; 상기 기판 베이스의 상면 및 하면에 각각 배치되는 상면 패드 및 하면 패드; 상기 기판 베이스의 상면 상에 순차적으로 적층되며, 상기 상면 패드에 대응되는 제1 패드 개구부를 가지고 상기 칩 부착 영역을 덮는 제1 상면 솔더 레지스트층, 및 상기 상면 패드에 대응되는 제2 패드 개구부 및 상기 칩 부착 영역에 대응되는 칩 부착 개구부를 가지는 제2 상면 솔더 레지스트층을 포함하는 상면 솔더 레지스트층; 및 상기 기판 베이스의 하면 상에 형성되되, 상기 하면 패드에 대응되는 제3 패드 개구부를 가지는 하면 솔더 레지스트층;을 포함하는 인쇄회로기판과,
    하부 다이 어태치 필름을 사이에 두고 상기 인쇄회로기판의 상기 칩 부착 영역에 부착되는 하부 반도체 칩과,
    상기 하부 반도체 칩 상에 적층되는 상부 반도체 칩과,
    상기 제1 및 제2 패드 개구부를 통하여, 상기 상부 및 하부 반도체 칩 각각과 상기 상면 패드 사이를 전기적으로 연결하는 본딩 와이어를 포함하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 상면 솔더 레지스트층의 두께는 상기 제2 상면 솔더 레지스트층의 두께보다 작은 값을 가지고,
    상기 하부 다이 어태치 필름의 두께는, 상기 제2 상부 솔더 레지스트층의 두께보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 하부 반도체 칩의 하면은, 상기 기판 베이스의 주면에 대하여 상기 제2 상부 솔더 레지스트층의 상면보다 낮은 레벨을 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제7 항에 있어서,
    상기 제1 패드 개구부보다 상기 제2 패드 개구부가 넓은 면적을 가지는 것을 특징으로 하는 반도체 패키지.
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