KR101184543B1 - 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지 - Google Patents

인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지 Download PDF

Info

Publication number
KR101184543B1
KR101184543B1 KR1020110078173A KR20110078173A KR101184543B1 KR 101184543 B1 KR101184543 B1 KR 101184543B1 KR 1020110078173 A KR1020110078173 A KR 1020110078173A KR 20110078173 A KR20110078173 A KR 20110078173A KR 101184543 B1 KR101184543 B1 KR 101184543B1
Authority
KR
South Korea
Prior art keywords
solder resist
resist layer
connection pad
layer
circuit board
Prior art date
Application number
KR1020110078173A
Other languages
English (en)
Inventor
우은경
민병승
김응수
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020110078173A priority Critical patent/KR101184543B1/ko
Application granted granted Critical
Publication of KR101184543B1 publication Critical patent/KR101184543B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지에 관한 것으로서, 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판을 준비하는 단계; 메탈층이 형성된 베이스기판 상에 접속 패드를 노출시키기 위한 제1 오픈부를 갖는 제1 솔더레지스트층을 형성하는 단계; 접속 패드에 표면처리층을 형성하는 단계; 및 제1 솔더레지스트층 상에 접속 패드 및 제1 솔더레지스트층의 일측을 노출시키기 위한 제2 오픈부를 갖는 제2 솔더레지스트층을 형성하는 단계;를 포함하며, 접속 패드는 제2 솔더레지스트층과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성된 것을 특징으로 한다.

Description

인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지{Printed circuit board and method of manufacturing the same, and Semiconductor package using the same}
본 발명은 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지에 관한 것이다.
최근 넷북, 스마트 폰, 휴대용 GPS 장치 등 기타 다양한 개인용 및 휴대폰 전자 장치 사용이 급격히 증가하고 있다. 이와 같이, 소형, 고사양의 제품 수요가 증가함에 따라 입출력 카운트(I/O Count)가 많은 패키지들의 사용이 급증하고 있다.
이에 따라, 하나의 반도체 소자 내에서 최대한의 단자를 확보하기 위한 파인 피치(Fine Pitch) 형성 기술이 요구되고 있다.
이때, 파인 범프 피치(Fine bump pitch) 사양에서 솔더 범프의 한계가 발생한다. 보다 상세히 설명하면, 솔더 범프는 낮은 온도(예를 들어, 250℃ 이하)에서 액상으로 변화하기 때문에, 고유의 표면 장력을 이용하여 기판과 반도체 소자를 용이하게 접합한다.
상술한 특징은 짧은 신호 전달 길이를 형성하여 전기적, 열적인 측면에서 향상된 기능을 선보였으나, 파인 범프 피치(Fine bump pitch) 사양에서는 범프간에 서로 접합되어 쇼트(Short) 불량을 유발시킬 수 있다.
이에 따라, 파인 피치 사양에서 반도체 소자의 범프와 기판의 구리 패드를 직접 접합시키는 NSMD/N-SOP(Non Solder Mask Defined/Non Solder on Pad) 사양이 대두되고 있는 실정이다.
상술한 사양에서 반도체 소자 실장 시, 구리와 주석 간에 상대적으로 정합도가 떨어지는 단점을 보완하기 위해서는 기판의 표면처리가 필수적이다.
일반적으로 드라이 필름을 이용한 선택 도금 방식은 무전해 도금(금도금 및 주석(Tin) 도금 및 OSP(Organic Solderability Preservative) 등) 공정 시 적용되는 70℃ 내지 80℃의 열을 견디지 못하여 드라이 필름 용출에 의해 표면처리가 정상적으로 이루어지지 않을 뿐만 아니라 용출된 드라이 필름에 의해 도금 욕조(Bath)가 오염되는 경우가 종종 발생하였다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 본 발명의 일 측면은 비한정(NSMD: Non Solder Mask Defined)형 인쇄회로기판의 표면 처리 공정 시 도금 욕조의 오염 없이 선택 도금이 가능하도록 하는 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지를 제공하는 것이다.
본 발명의 인쇄회로기판의 제조방법은, 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판을 준비하는 단계;
상기 메탈층이 형성된 베이스기판 상에 상기 접속 패드를 노출시키기 위한 제1 오픈부를 갖는 제1 솔더레지스트층을 형성하는 단계;
상기 접속 패드에 표면처리층을 형성하는 단계; 및
상기 제1 솔더레지스트층 상에 상기 접속 패드 및 상기 제1 솔더레지스트층의 일측을 노출시키기 위한 제2 오픈부를 갖는 제2 솔더레지스트층을 형성하는 단계;
를 포함하며, 상기 접속 패드는 상기 제2 솔더레지스트층과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성될 수 있다.
또한, 상기 제2 솔더레지스트층을 형성하는 단계에서,
상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 크게 형성할 수 있다.
또한, 상기 제2 솔더레지스트층을 형성하는 단계에서,
상기 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층의 측면이 제1 솔더레지스트층의 측면과 단차 구조를 이루도록 형성할 수 있다.
다른 본 발명의 인쇄회로기판은, 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판;
상기 베이스기판 상에 형성되며 상기 접속 패드를 노출하기 위한 제1 오픈부를 갖는 제1 솔더레지스트층;
상기 제1 솔더레지스트층 상에 형성되며 상기 접속 패드 및 상기 제1 솔더레지스트층의 일측을 노출하기 위한 제2 오픈부를 갖는 제2 솔더레지스트층; 및
상기 접속 패드 상에 형성된 표면 처리층;
을 포함하고, 상기 접속 패드는 상기 제2 솔더레지스트층과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성될 수 있다.
또한, 상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 크게 형성할 수 있다.
또한, 상기 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층의 측면은 제1 솔더레지스트층의 측면과 단차 구조를 이루도록 형성될 수 있다.
또 다른 본 발명의 반도체 패키지는, 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판,
상기 베이스기판 상에 상기 접속 패드를 노출하기 위한 제1 오픈부를 갖는 제1 솔더레지스트층,
상기 제1 솔더레지스트층 상에 상기 접속 패드 및 상기 제1 솔더레지스트층의 일측을 노출하기 위한 제2 오픈부를 갖는 제2 솔더레지스트층, 및
상기 접속 패드 상에 형성된 표면 처리층을 포함하는 인쇄회로기판; 및
상기 제2 오픈부에 실장되는 반도체 소자;
를 포함하며, 상기 반도체 소자는 상기 표면 처리층이 형성된 상기 접속 패드와 외부 접속 단자를 통해 연결될 수 있다.
또한, 상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 클 수 있다.
또한, 상기 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층의 측면은 제1 솔더레지스트층의 측면과 단차 구조를 이루도록 형성될 수 있다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 발명의 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지는 비한정(NSMD: Non Solder Mask Defined)형 인쇄회로기판의 표면 처리 공정 시, 드라이 필름 대신 고온에 강한 솔더레지스트를 도포하는 방식을 적용함에 따라, 도금 욕조의 오염 없이 선택 도금이 가능하다는 효과를 기대할 수 있다.
또한, 본 발명은 표면 처리 공정 시, 인쇄회로기판의 접속 패드에만 선택적으로 도금을 수행할 수 있기 때문에, 인쇄회로기판과 반도체 소자 간의 접합을 위한 리플로우 시 솔더가 회로 패턴까지 영향을 미치는 문제점을 미연에 방지할 수 있고, 이로 인해 인쇄회로기판과 반도체 소자 간의 접합 신뢰성도 향상될 수 있다는 효과를 기대할 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 패키지의 구성을 나타내는 도면,
도 2 내지 도 7은 본 발명의 실시예에 의한 반도체 패키지의 제조방법을 설명하기 위한 도면이다.
본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.
인쇄회로기판
도 1은 본 발명의 실시예에 의한 반도체 패키지의 구성을 나타내는 도면이다.
도 1에서 도시하는 바와 같이, 인쇄회로기판(100)은 접속 패드 및 회로 패턴을 포함하는 메탈층(120)을 갖는 베이스기판(110), 상기 베이스기판(110) 상에 형성되며 상기 접속 패드를 노출하기 위한 제1 오픈부를 갖는 제1 솔더레지스트층(130), 상기 제1 솔더레지스트층(130) 상에 형성되며 상기 접속 패드 및 상기 제1 솔더레지스트층(130)의 일측을 노출하기 위한 제2 오픈부를 갖는 제2 솔더레지스트층(150) 및 상기 접속 패드 상에 형성된 표면 처리층(140)를 포함할 수 있다.
여기에서, 접속 패드는 제2 솔더레지스트층(150)과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성될 수 있다.
또한, 제2 솔더레지스트층(150)의 두께는 제1 솔더레지스트층(130)의 두께보다 크게 형성한다.
보다 상세히 설명하면, 제2 오픈부에 실장될 반도체 소자의 포스트(예를 들어, 구리 포스트)의 도금 두께에 한계가 있으므로 인쇄회로기판과 반도체 소자 간의 거리를 고려하여 제1 솔더레지스트층(130)의 두께는 제2 솔더레지스트층(150)의 두께에 비해 얇게 형성한다.
이는, 인쇄회로기판(100)과 이후 실장될 반도체 소자 사이의 거리를 좁힐 수 있다는 효과를 기대할 수 있으며, 이에 더해, 전체적인 반도체 패키지의 사이즈도 축소시킬 수 있다는 효과를 기대할 수 있는 것이다.
또한, 인쇄회로기판(100) 전반에 솔더레지스트층을 얇게 형성할 경우, 메탈층을 이루는 구리의 노광 불량 등 신뢰성에 악영향을 미칠 수 있으므로 반도체 소자 실장 영역 이외의 영역은 솔더레지스트층의 두께가 확보되어야 하며, 이러한 이유로 제2 솔더레지스트층(150)은 제1 솔더레지스트층(130)에 비해 두께를 크게 형성하는 것이다.
한편, 제1 솔더레지스트층(130)과 제2 솔더레지스트층(150)의 두께의 합은 21 ㎛이고, 오차 범위는 ± 7.5㎛일 수 있으며, 이에 한정되는 것은 아니다.
또한, 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층(150)의 측면은 제1 솔더레지스트층(130)의 측면과 단차 구조를 이루도록 형성될 수 있다.
상기 베이스 기판(110)은 인쇄회로기판을 위한 절연층으로 구성된 기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 상기 베이스 기판(110)으로서 절연층 내에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
상기 절연층으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 접속 패드 및 회로 패턴을 포함하는 메탈층(120)은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
또한, 제1 솔더레지스트층 및 제2 솔더레지스트층(130, 150)은 솔더레지스트 잉크 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 표면 처리층(140)은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Leveling) 등에 의해 형성될 수 있다.
상술한 바와 같이, 인쇄회로기판(100) 접속 패드의 표면 처리 공정 시, 드라이 필름 대신 고온에 강한 솔더레지스트를 도포하는 방식을 적용함에 따라, 드라이 필름 용출로 인한 도금 욕조의 오염 없이 접속 패드의 선택 도금이 가능하다는 효과를 기대할 수 있는 것이다.
인쇄회로기판의 제조방법
도 2 내지 도 7은 본 발명의 실시예에 의한 반도체 패키지의 제조방법을 설명하기 위한 도면이다.
먼저, 도 2 및 도 3에서 도시하는 바와 같이, 접속 패드 및 회로 패턴을 포함하는 메탈층(120)을 갖는 베이스기판(110)을 준비한다.
참고로, 이후 도시하는 도 3 내지 도 5는 도 2의 I-I' 선 기준의 단면도이다.
다음, 도 3에서 개시하는 바와 같이, 메탈층(120)이 형성된 베이스기판(110) 상에 상기 접속 패드를 노출시키기 위한 제1 오픈부(A)를 갖는 제1 솔더레지스트층(130)을 형성한다.
이때, 제1 오픈부(A)는 접속 패드만을 노출하도록 형성된다. 이로 인해, 접속 패드만을 선택적으로 표면처리를 수행할 수 있는 것이다.
다음, 도 4에서 도시하는 바와 같이, 접속 패드에 표면 처리층(140)을 형성한다.
이때, 표면 처리층(140)은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Leveling) 등에 의해 형성될 수 있다.
한편, 인쇄회로기판(100) 접속 패드의 표면 처리 공정 시, 드라이 필름 대신 고온에 강한 솔더레지스트를 도포하는 방식을 적용함에 따라, 무전해 공정 시 도금 욕조의 오염 없이 접속 패드만의 선택 도금이 가능한 것이다.
다음, 도 5에서 도시하는 바와 같이, 제1 솔더레지스트층(130) 상에 접속 패드 및 제1 솔더레지스트층(130)의 일측을 노출시키기 위한 제2 오픈부(B)를 갖는 제2 솔더레지스트층(150)을 형성한다.
이때, 제2 솔더레지스트층(150)의 두께는 제1 솔더레지스트층(130)의 두께보다 크게 형성할 수 있다.
또한, 제2 오픈부(B)가 형성되는 영역의 제2 솔더레지스트층(150)의 측면이 제1 솔더레지스트층(130)의 측면과 단차 구조를 이루도록 형성한다.
도 6에서 도시하는 바와 같이, 상술한 과정을 통해 형성된 인쇄회로기판(100)의 표면 처리층(140)이 형성된 접속 패드는 제2 솔더레지스트층(150)과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성된다.
다음, 표면 처리층(140)이 형성된 접속 패드 상에 외부접속단자(220)를 통해 반도체 소자(210)를 실장한다.
반도체 패키지
도 1에서 도시하는 바와 같이, 반도체 패키지는 접속 패드 및 회로 패턴을 포함하는 메탈층(120)을 갖는 베이스기판(110), 상기 베이스기판(110) 상에 형성되며 상기 접속 패드를 노출하기 위한 제1 오픈부를 갖는 제1 솔더레지스트층(130), 상기 제1 솔더레지스트층(130) 상에 형성되며 상기 접속 패드 및 상기 제1 솔더레지스트층(130)의 일측을 노출하기 위한 제2 오픈부를 갖는 제2 솔더레지스트층(150) 및 상기 접속 패드 상에 형성된 표면 처리층(140)를 포함하는 인쇄회로기판(100) 및 제2 오픈부에 실장되는 반도체 소자(210)를 포함할 수 있다.
여기에서, 반도체 소자(210)는 표면 처리층(140)이 형성된 접속 패드와 외부접속단자(220)를 통해 연결된다.
또한, 접속 패드는 제2 솔더레지스트층(150)과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성될 수 있다.
또한, 제2 솔더레지스트층(150)의 두께는 제1 솔더레지스트층(130)의 두께보다 크게 형성한다.
보다 상세히 설명하면, 제2 오픈부에 실장될 반도체 소자의 포스트(예를 들어, 구리 포스트)의 도금 두께에 한계가 있으므로 인쇄회로기판과 반도체 소자 간의 거리를 고려하여 제1 솔더레지스트층(130)의 두께는 제2 솔더레지스트층(150)의 두께에 비해 얇게 형성한다.
또한, 인쇄회로기판(100) 전반에 솔더레지스트층을 얇게 형성할 경우, 메탈층을 이루는 구리의 노광 불량 등 신뢰성에 악영향을 미칠 수 있으므로 반도체 소자 실장 영역 이외의 영역은 솔더레지스트층의 두께가 확보되어야 하며, 이러한 이유로 제2 솔더레지스트층(150)은 제1 솔더레지스트층(130)에 비해 두께를 크게 형성하는 것이다.
한편, 제1 솔더레지스트층(130)과 제2 솔더레지스트층(150)의 두께의 합은 21 ㎛이고, 오차 범위는 ± 7.5㎛일 수 있으며, 이에 한정되는 것은 아니다.
또한, 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층(150)의 측면은 제1 솔더레지스트층(130)의 측면과 단차 구조를 이루도록 형성될 수 있다.
상기 베이스 기판(110)은 인쇄회로기판을 위한 절연층으로 구성된 기판일 수 있다. 본 도면에서는 설명의 편의를 위하여 구체적인 내층 회로 구성은 생략하여 도시하였으나, 당업자라면 상기 베이스 기판(110)으로서 절연층 내에 1층 이상의 회로가 형성된 통상의 회로기판이 적용될 수 있음을 충분히 인식할 수 있을 것이다.
상기 절연층으로는 수지 절연층이 사용될 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 접속 패드 및 회로 패턴을 포함하는 메탈층(120)은 회로기판 분야에서 회로용 전도성 금속으로 사용되는 것이라면 제한 없이 적용 가능하며, 인쇄회로기판에서는 구리를 사용하는 것이 전형적이다.
또한, 제1 솔더레지스트층 및 제2 솔더레지스트층(130, 150)은 솔더레지스트 잉크 등으로 구성될 수 있으나, 특별히 이에 한정되는 것은 아니다.
또한, 표면 처리층(140)은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), ENIG(electroless nickel and immersion gold; 무전해 니켈도금/치환금도금), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Leveling) 등에 의해 형성될 수 있다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지는 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100 : 인쇄회로기판 110 : 베이스기판
120 : 메탈층 130 : 제1 솔더레지스트층
140 : 표면 처리층 150 : 제2 솔더레지스트층
210 : 반도체 소자 220 : 외부접속단자

Claims (9)

  1. 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판을 준비하는 단계;
    상기 메탈층이 형성된 베이스기판 상에 상기 접속 패드를 노출시키기 위한 제1 오픈부를 갖는 제1 솔더레지스트층을 형성하는 단계;
    상기 접속 패드에 표면처리층을 형성하는 단계; 및
    상기 제1 솔더레지스트층 상에 상기 접속 패드 및 상기 제1 솔더레지스트층의 일측을 노출시키기 위한 제2 오픈부를 갖는 제2 솔더레지스트층을 형성하는 단계;
    를 포함하며, 상기 접속 패드는 상기 제2 솔더레지스트층과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성된 인쇄회로기판의 제조방법.
  2. 제1항에 있어서,
    상기 제2 솔더레지스트층을 형성하는 단계에서,
    상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 크게 형성하는 인쇄회로기판의 제조방법.
  3. 제1항에 있어서,
    상기 제2 솔더레지스트층을 형성하는 단계에서,
    상기 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층의 측면이 제1 솔더레지스트층의 측면과 단차 구조를 이루도록 형성하는 인쇄회로기판의 제조방법.
  4. 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판;
    상기 베이스기판 상에 형성되며 상기 접속 패드를 노출하기 위한 제1 오픈부를 갖는 제1 솔더레지스트층;
    상기 제1 솔더레지스트층 상에 형성되며 상기 접속 패드 및 상기 제1 솔더레지스트층의 일측을 노출하기 위한 제2 오픈부를 갖는 제2 솔더레지스트층; 및
    상기 접속 패드 상에 형성된 표면 처리층;
    을 포함하고, 상기 접속 패드는 상기 제2 솔더레지스트층과 이격되어 비한정(NSMD: Non Solder Mask Defined)형으로 형성된 인쇄회로기판.
  5. 제4항에 있어서,
    상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 큰 인쇄회로기판.
  6. 제4항에 있어서,
    상기 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층의 측면은 제1 솔더레지스트층의 측면과 단차 구조를 이루도록 형성된 인쇄회로기판.
  7. 접속 패드 및 회로 패턴을 포함하는 메탈층을 갖는 베이스기판,
    상기 베이스기판 상에 상기 접속 패드를 노출하기 위한 제1 오픈부를 갖는 제1 솔더레지스트층,
    상기 제1 솔더레지스트층 상에 상기 접속 패드 및 상기 제1 솔더레지스트층의 일측을 노출하기 위한 제2 오픈부를 갖는 제2 솔더레지스트층, 및
    상기 접속 패드 상에 형성된 표면 처리층을 포함하는 인쇄회로기판; 및
    상기 제2 오픈부에 실장되는 반도체 소자;
    를 포함하며, 상기 반도체 소자는 상기 표면 처리층이 형성된 상기 접속 패드와 외부 접속 단자를 통해 연결되는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제2 솔더레지스트층의 두께는 상기 제1 솔더레지스트층의 두께보다 큰 반도체 패키지.
  9. 제7항에 있어서,
    상기 제2 오픈부가 형성되는 영역의 제2 솔더레지스트층의 측면은 제1 솔더레지스트층의 측면과 단차 구조를 이루도록 형성된 반도체 패키지.
KR1020110078173A 2011-08-05 2011-08-05 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지 KR101184543B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110078173A KR101184543B1 (ko) 2011-08-05 2011-08-05 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110078173A KR101184543B1 (ko) 2011-08-05 2011-08-05 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지

Publications (1)

Publication Number Publication Date
KR101184543B1 true KR101184543B1 (ko) 2012-09-19

Family

ID=47113871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110078173A KR101184543B1 (ko) 2011-08-05 2011-08-05 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지

Country Status (1)

Country Link
KR (1) KR101184543B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773752B2 (en) 2015-10-26 2017-09-26 Samsung Electronics Co., Ltd. Printed circuit boards and semiconductor packages including the same
CN114025506A (zh) * 2021-10-29 2022-02-08 江苏迪盛智能科技有限公司 一种电路板和电路板中保护层的喷墨方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699892B1 (ko) 2006-01-20 2007-03-28 삼성전자주식회사 솔더접합신뢰도 개선을 위한 락킹 구조를 갖는 반도체 소자및 인쇄회로기판

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699892B1 (ko) 2006-01-20 2007-03-28 삼성전자주식회사 솔더접합신뢰도 개선을 위한 락킹 구조를 갖는 반도체 소자및 인쇄회로기판

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773752B2 (en) 2015-10-26 2017-09-26 Samsung Electronics Co., Ltd. Printed circuit boards and semiconductor packages including the same
CN114025506A (zh) * 2021-10-29 2022-02-08 江苏迪盛智能科技有限公司 一种电路板和电路板中保护层的喷墨方法

Similar Documents

Publication Publication Date Title
US20160351543A1 (en) Printed circuit board, package substrate and production method for same
JP7074409B2 (ja) 素子内蔵型印刷回路基板
US9105616B2 (en) External connection terminal, semiconductor package having external connection terminal, and methods for manufacturing the same
KR20160120011A (ko) 인쇄회로기판, 그 제조방법, 및 전자부품 모듈
KR20140018016A (ko) 인쇄회로기판의 제조방법
US20160143137A1 (en) Printed circuit board and method of manufacturing the same, and electronic component module
US20140360768A1 (en) Semiconductor package board and method for manufacturing the same
KR101440327B1 (ko) 칩 내장형 임베디드 인쇄회로기판 및 그 제조방법
US20160225706A1 (en) Printed circuit board, semiconductor package and method of manufacturing the same
KR101847163B1 (ko) 인쇄회로기판 및 그 제조방법
KR20130030054A (ko) 인쇄회로기판 및 그 제조방법
KR101184543B1 (ko) 인쇄회로기판과 그 제조방법, 및 이를 이용한 반도체 패키지
US20150177621A1 (en) Printed circuit board and method of manufacturing the same
US20160141239A1 (en) Metal pattern structure having positioning layer
JP2013058775A (ja) 半導体パッケージ基板の製造方法
KR20080082365A (ko) 금속 코어를 사용한 ｐｃｂ, 그 제조방법 및 반도체 패키지제조방법
KR20130030039A (ko) 반도체 패키지
US20160037619A1 (en) Carrier substrate and method of manufacturing printed circuit board using the same
TW201719824A (zh) 封裝基板
KR102425755B1 (ko) 인쇄회로기판
KR20150060037A (ko) 인쇄회로기판 제조 방법
KR20140135537A (ko) 마스크 및 이를 이용한 인쇄회로기판 제조 방법
KR101531101B1 (ko) 인쇄회로기판의 제조방법
KR20150099072A (ko) 인쇄회로기판 및 이의 제조 방법
KR20120124554A (ko) 인쇄회로기판 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150707

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160701

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170703

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180702

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190701

Year of fee payment: 8