KR20160120011A - 인쇄회로기판, 그 제조방법, 및 전자부품 모듈 - Google Patents

인쇄회로기판, 그 제조방법, 및 전자부품 모듈 Download PDF

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Abstract

인쇄회로기판, 그 제조방법 및 전자부품 모듈이 개시된다.

Description

인쇄회로기판, 그 제조방법, 및 전자부품 모듈 {Printed circuit board and method of manufacturing the same, and electronic component module}
인쇄회로기판, 그 제조방법, 및 전자부품 모듈에 관한 것이다.
최근 모바일 기기와 테블릿 PC 등의 고성능화, 고집적화에 따라 CPU, GPU, AP 등의 핵심 부품도 고성능, 고집적화가 되고 있다. 이를 위해 패키지 기판도 3㎛ 선폭 이하의 미세패턴 기술을 구현하기 위해 여러 가지 기술과 구조들이 검토되고 있다.
미국 공개 특허 제 2011-0103030호
일 측면은 휨 제어가 용이한 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
다른 측면은 미세패턴과 미세피치에 대응할 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
다른 측면은 복수의 전자부품 간(die to die) 연결이 가능한 패턴을 갖는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
또 다른 측면은 설계자유도를 개선하고, 제품의 사이즈와 층수를 줄일 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
또 다른 측면은 상기 인쇄회로기판을 적용한 전자부품 모듈을 제공하는 것이다.
일 실시예에 따른 인쇄회로기판은 관통부 및 제1회로패턴을 갖는 회로 기판과, 제2회로패턴을 포함하는 미세회로 구조체를 가지며, 상기 관통부에 수용되는 연결 기판을 포함한다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전자부품 모듈을 예시한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 전자부품 모듈을 예시한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 전자부품 모듈의 제조방법을 나타낸 순서도이다.
도 9 내지 도 22는 본 발명의 일 실시예에 따른 전자부품 모듈의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 23은 본 발명의 다른 실시예에 따른 전자부품 모듈의 제조방법을 나타낸 순서도이다.
도 24 내지 도 38은 본 발명의 다른 실시예에 따른 전자부품 모듈의 제조방법을 공정순으로 도시한 공정 단면도이다.
본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.
이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.
본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서에서, 제1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 첨부 도면에 있어서, 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것은 아니다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
인쇄회로기판
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 예시한 단면도이다.
도 1을 참조하면, 상기 인쇄회로기판은 관통부(101)를 갖는 회로 기판(100)과, 상기 관통부(101)에 수용되는 연결 기판(10)을 포함한다.
상기 회로 기판(100)은 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함하는 다층 인쇄회로기판이다. 예를 들어, 상기 회로 기판(100)은 통상의 코어 기판을 포함하는 BGA 기판이 적용 가능하다.
상기 회로 기판(100)은 또한 층간 회로층을 연결시키기 위한 블라인드 비아 및 관통 비아를 포함한다.
상기 회로층은 전자부품 등 외부 제품과의 접속을 위한 제1패드(115, 125)를 포함한다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 상면에 미세회로 구조체(10A)를 가지며, 하면에 금속층(12)을 갖는다.
상기 미세회로 구조체(10A)는 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함한다.
상기 미세회로 구조체(10A)의 회로층은 상기 회로 기판(100)의 회로층 대비 작은 피치의 미세 패턴을 갖도록 형성된다.
상기 미세회로 구조체(10A)는 또한 층간 회로층을 연결시키기 위한 비아를 포함한다.
상기 미세회로 구조체(10A)의 회로층은 인쇄회로기판에 실장되는 복수의 전자부품을 연결하는 신호선 기능을 하는 회로패턴을 포함할 수 있다.
상기 미세회로 구조체(10A)의 회로층은 전자부품 등 외부 제품과의 접속을 위한 제2패드(42)를 포함한다.
상기 제2패드(42)는 상기 제1패드(115, 125)보다 작은 피치를 갖는다.
상기 금속층(12)은 연결 기판(10)의 하면에 형성되어 워피지 제어와 방열효과에 기여한다.
상기 미세회로 구조체(10A)에 사용되는 절연층은 미세회로의 형성이 용이하도록 감광성 절연층이 적용 가능하다. 상기 미세회로 구조체(10A)에 사용되는 절연층은 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 절연층, 예를 들어, 유리시트를 함유하지 않는 감광성 절연층이 사용될 수 있다.
통상, 전자부품 간 연결을 위해 실리콘 인터포저 등의 고가의 기술이 필요하지만, 본 실시예에 따르면,　일반 수지 기판을 이용함으로써 열팽창계수 미스매치(mismatch)를 최소화하고 밀착력을 향상시키는 동시에 저가의 인터포저 구현이 가능하다.
또한, 연결 기판에 회로 기판의 절연층 대비 상대적으로 두꺼운 코어 절연층을 사용함으로써 워피지 제어가 용이하다.
나아가, 미세회로 구조체를 연결 기판의 일부에 형성하여 신규 공법 적용 면적을 작게 함으로써 투자비 절감 및 기존 인프라를 최대한 활용할 수 있는 장점이 있다.
한편, 상기 회로 기판(100) 및 미세회로 구조체(10A)에 사용되는 회로층은 인쇄회로기판 분야에서 회로용 전도성 물질로 사용되는 것이라면 제한 없이 적용될 수 있다. 예를 들어, 상기 회로층은 구리(Cu)로 형성될 수 있다.
또한, 상기 연결 기판(10)의 금속층(12)은 통상의 회로층과 동일 물질로 형성 가능하다.
상기 회로 기판(100) 및 연결 기판(10)의 코어 절연층(11)에 사용되는 절연층은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 사용될 수 있다. 예를 들어, 상기 절연층은 프리프레그, ABF(Ajinomoto Build-up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
상기 회로 기판(100)과 연결 기판(10) 사이에는 충전 수지(160)가 형성될 수 있다. 상기 충전 수지(160)로는 통상 인쇄회로기판의 층간 절연재로서 사용되는 물질이나 또는 솔더레지스트가 적용 가능하다.
추가적으로, 상기 회로 기판(100) 및 연결 기판(10)의 최외층 상에는 복수의 패드(115, 125)를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(140, 150)이 형성될 수 있다.
상기 솔더레지스트층은 최외층의 회로패턴을 보호하고, 전기적 절연을 위해 형성되는 것으로서, 외부 제품과 접속되는 최외층의 패드를 노출시키기 위해 개구부가 형성된다.
상기 솔더레지스트층의 개구부를 통해서 노출된 패드 상에는 표면처리층이 선택적으로 추가 형성될 수 있다.
상기 표면처리층은 당업계에 공지된 것이라면 특별히 한정되는 것은 아니나, 예를 들어, 전해 금도금(Electro Gold Plating), 무전해 금도금(Immersion Gold Plating), OSP(organic solderability preservative) 또는 무전해 주석도금(Immersion Tin Plating), 무전해 은도금(Immersion Silver Plating), DIG 도금(Direct Immersion Gold Plating), HASL(Hot Air Solder Levelling) 등에 의해 형성될 수 있다.
이와 같은 과정을 통해서 형성된 패드는 적용목적에 따라 와이어본딩용 패드 또는 범프용 패드로 사용되거나 또는 솔더볼과 같은 외부접속 단자를 장착하기 위한 솔더볼링용 패드로 사용된다.
본 실시예에서는 제1패드(125)에 형성된 외부접속단자로서 솔더볼(170)을 나타내었다.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 2를 참조하면, 상기 인쇄회로기판은 회로 기판(100)과 상기 회로 기판(100)을 관통하여 위치되는 연결 기판(10)을 포함한다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 양면에 형성된 미세회로 구조체(10A)를 가지며, 상기 양면의 미세회로 구조체(10A)는 상기 코어 절연층(11)을 관통하는 비아(15)를 통해서 전기적으로 연결된다.
상기 미세회로 구조체(10A)는 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함한다.
상기 미세회로 구조체(10A)의 회로층은 상기 회로 기판(100)의 회로층 대비 작은 피치의 미세 패턴을 갖도록 형성된다.
상기 미세회로 구조체(10A)는 또한 층간 회로층을 연결시키기 위한 비아를 포함한다.
상기 미세회로 구조체(10A)의 회로층은 인쇄회로기판에 실장되는 복수의 전자부품을 연결하는 신호선 기능을 하는 회로패턴을 포함할 수 있다.
상기 미세회로 구조체(10A)의 회로층은 전자부품 등 외부 제품과의 접속을 위한 제2패드(52)를 포함한다.
상기 제2패드(52)는 상기 제1패드(115, 125)보다 작은 피치를 갖는다.
상기 미세회로 구조체(10A)에 사용되는 절연층은 미세회로의 형성이 용이하도록 감광성 절연층이 적용 가능하다. 상기 미세회로 구조체(10A)에 사용되는 절연층은 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 절연층, 예를 들어, 유리시트를 함유하지 않는 감광성 절연층이 사용될 수 있다.
통상, 전자부품 간 연결을 위해 실리콘 인터포저 등의 고가의 기술이 필요하지만, 본 실시예에 따르면,　일반 수지 기판을 이용함으로써 열팽창계수 미스매치를 최소화하고 밀착력을 향상시키는 동시에 저가의 인터포저 구현이 가능하다.
또한, 연결 기판에서 회로 기판의 절연층 대비 상대적으로 두꺼운 코어 절연층을 사용함으로써 워피지 제어가 용이하다.
또한, 미세회로 구조체를 연결 기판의 양면 일부에 형성하여 신규 공법 적용 면적을 작게 함으로써 투자비 절감 및 기존 인프라를 최대한 활용할 수 있다. 나아가, 양면 적용이 가능하여 3D 적층(stacking)과 유사한 효과를 얻을 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 3을 참조하면, 상기 인쇄회로기판은 회로 기판(100)과 상기 회로 기판(100)을 관통하여 위치되는 연결 기판(10)을 포함한다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 상면에 미세회로 구조체(10A)를 가지며, 하면에 금속층(12)을 갖는다.
상기 회로 기판(100)과 연결 기판(10)의 회로층(113, 43) 상에는 각각 빌드업 절연층(130)과 빌드업 회로층(139)을 포함하는 하나 이상이 빌드업층이 형성된다.
추가로, 최외층의 빌드업 회로층(139) 상에는 복수의 패드(135, 137)를 노출시키는 보호층으로서, 통상의 액상 또는 필름 타입의 솔더레지스트층(240)이 형성될 수 있다.
본 실시예에 따르면, 회로 기판(100)과 연결 기판(10) 상에 동시에 빌드업층이 형성됨으로써 실제 적용되는 제품에 따라 디자인 자유도를 향상시킬 수 있는 이점이 있다.
도 4 및 도 5는 본 발명의 또 다른 실시예에 따른 인쇄회로기판을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 4를 참조하면, 상기 인쇄회로기판은 회로 기판(100)과 상기 회로 기판(100)을 관통하여 위치되는 연결 기판(10)을 포함한다.
상기 회로 기판(100)은 통상의 코어리스 기판, 즉 박판의 기판이 적용 가능하다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 상면에 미세회로 구조체(10A)를 가지며, 하면에 금속층(12)을 갖는다.
도 5를 참조하면, 상기 인쇄회로기판은 회로 기판(100)과 상기 회로 기판(100)을 관통하여 위치되는 연결 기판(10)을 포함한다.
상기 회로 기판(100)은 통상의 코어리스 기판, 즉 박판의 기판이 적용 가능하다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 양면에 형성된 미세회로 구조체(10A)를 가지며, 상기 양면의 미세회로 구조체(10A)는 상기 코어 절연층(11)을 관통하는 비아(15)를 통해서 전기적으로 연결된다.
전자부품 모듈
도 6은 본 발명의 일 실시예에 따른 전자부품 모듈을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 6을 참조하면, 상기 전자부품 모듈은 인쇄회로기판에 탑재된 전자부품(501, 502)을 포함한다.
상기 인쇄회로기판은 관통부(101)를 갖는 회로 기판(100)과, 상기 관통부(101)에 수용되는 연결 기판(10)을 포함한다.
상기 회로 기판(100)은 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함하는 다층 인쇄회로기판이다. 예를 들어, 상기 회로 기판(100)은 통상의 코어 기판을 포함하는 BGA 기판이 적용 가능하다.
상기 회로층은 전자부품 등 외부 제품과의 접속을 위한 제1패드(115, 125)를 포함한다.
상기 제1패드(115) 상에는 플립칩 본딩을 통해서 전자부품(501, 502)이 탑재되며, 상기 제1패드(125) 상에는 외부접속단자로서 솔더볼(170)이 실장되며, 상기 솔더볼(170)을 통해서 예를 들어, 메인보드(미도시)와 같은 외부 제품과 접속된다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 상면에 미세회로 구조체(10A)를 가지며, 하면에 금속층(12)을 갖는다.
상기 미세회로 구조체(10A)는 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함한다.
상기 미세회로 구조체(10A)의 회로층은 상기 회로 기판(100)의 회로층 대비 작은 피치의 미세 패턴을 갖도록 형성된다.
상기 미세회로 구조체(10A)의 회로층은 인쇄회로기판에 실장되는 복수의 전자부품을 연결하는 신호선 기능을 하는 회로패턴을 포함한다.
상기 미세회로 구조체(10A)의 회로층은 전자부품 등 외부 제품과의 접속을 위한 제2패드(42)를 포함한다.
상기 제2패드(42)는 상기 제1패드(115, 125)보다 작은 피치를 갖는다.
상기 금속층(12)은 연결 기판(10)의 하면에 형성되어 워피지 제어와 방열효과에 기여한다.
상기 미세회로 구조체(10A)에 사용되는 절연층은 미세회로의 형성이 용이하도록 감광성 절연층이 적용 가능하다. 상기 미세회로 구조체(10A)에 사용되는 절연층은 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 절연층, 예를 들어, 유리시트를 함유하지 않는 감광성 절연층이 사용될 수 있다.
상기 전자부품(501, 502)은 회로 기판(100)의 제1패드(115) 및 연결 기판(10)의 제2패드(42)에 연결되어 인쇄회로기판에 탑재된다.
상기 전자부품(501, 502)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 통상 인쇄회로기판 상에 실장되거나 내부에 내장될 수 있는 전자 소자들이라면 특별한 제한 없이 적용 가능하다.
상기 전자부품(501, 502)은 상기 미세회로 구조체(10A)에 형성된 신호선을 통해서 상호 연결된다.
통상, 전자부품 간 연결을 위해 실리콘 인터포저 등의 고가의 기술이 필요하지만, 본 실시예에 따르면,　일반 수지 기판을 이용함으로써 열팽창계수 미스매치(mismatch)를 최소화하고 밀착력을 향상시키는 동시에 저가의 인터포저 구현이 가능하다.
또한, 연결 기판에서 회로 기판의 절연층 대비 상대적으로 두꺼운 코어 절연층을 사용함으로써 워피지 제어가 용이하다.
나아가, 미세회로 구조체를 연결 기판의 일부에 형성하여 신규 공법 적용 면적을 작게 함으로써 투자비 절감 및 기존 인프라를 최대한 활용할 수 있는 장점이 있다.
도 7은 본 발명의 다른 실시예에 따른 전자부품 모듈을 예시한 단면도로서, 중복되는 구성에 대한 설명은 생략한다.
도 7을 참조하면, 상기 전자부품 모듈은 인쇄회로기판에 탑재된 전자부품(501, 502, 503)을 포함한다.
상기 인쇄회로기판은 관통부(101)를 갖는 회로 기판(100)과, 상기 관통부(101)에 수용되는 연결 기판(10)을 포함한다.
상기 회로 기판(100)은 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함하는 다층 인쇄회로기판이다. 예를 들어, 상기 회로 기판(100)은 통상의 코어 기판을 포함하는 BGA 기판이 적용 가능하다.
상기 회로층은 전자부품 등 외부 제품과의 접속을 위한 제1패드(115, 125)를 포함한다.
상기 제1패드(115) 상에는 플립칩 본딩을 통해서 전자부품(501, 502)이 탑재되며, 상기 제1패드(125) 상에는 외부접속단자로서 솔더볼(170)이 실장되며, 상기 솔더볼(170)을 통해서 예를 들어, 메인보드(미도시)와 같은 외부 제품과 접속된다.
상기 연결 기판(10)은 코어 절연층(11)과 상기 코어 절연층(11)의 양면에 형성된 미세회로 구조체(10A)를 가지며, 상기 양면의 미세회로 구조체(10A)는 상기 코어 절연층(11)을 관통하는 비아(15)를 통해서 전기적으로 연결된다.
상기 미세회로 구조체(10A)는 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함한다.
상기 미세회로 구조체(10A)의 회로층은 상기 회로 기판(100)의 회로층 대비 작은 피치의 미세 패턴을 갖도록 형성된다.
상기 미세회로 구조체(10A)의 회로층은 인쇄회로기판에 실장되는 복수의 전자부품을 연결하는 신호선 기능을 하는 회로패턴을 포함한다.
상기 미세회로 구조체(10A)의 회로층은 전자부품 등 외부 제품과의 접속을 위한 제2패드(52)를 포함한다.
상기 제2패드(52)는 상기 제1패드(115, 125)보다 작은 피치를 갖는다.
상기 미세회로 구조체(10A)에 사용되는 절연층은 미세회로의 형성이 용이하도록 감광성 절연층이 적용 가능하다. 상기 미세회로 구조체(10A)에 사용되는 절연층은 통상의 수지 절연층 자재보다 표면 거칠기가 낮은 감광성 절연층, 예를 들어, 유리시트를 함유하지 않는 감광성 절연층이 사용될 수 있다.
상기 전자부품(501, 502)은 회로 기판(100)의 제1패드(115) 및 연결 기판(10)의 제2패드(52)에 연결되어 인쇄회로기판의 상면에 탑재되며, 상기 전자부품(503)은 상기 연결 기판(10)의 제2패드(52)에 연결되어 인쇄회로기판의 하면에 탑재된다.
상기 전자부품(501, 502, 503)은 수동 소자와 능동 소자와 같은 다양한 전자 소자들을 포함하며, 통상 인쇄회로기판 상에 실장되거나 내부에 내장될 수 있는 전자 소자들이라면 특별한 제한 없이 적용 가능하다.
통상, 전자부품 간 연결을 위해 실리콘 인터포저 등의 고가의 기술이 필요하지만, 본 실시예에 따르면,　일반 수지 기판을 이용함으로써 열팽창계수 미스매치를 최소화하고 밀착력을 향상시키는 동시에 저가의 인터포저 구현이 가능하다.
또한, 연결 기판에서 회로 기판의 절연층 대비 상대적으로 두꺼운 코어 절연층을 사용함으로써 워피지 제어가 용이하다.
또한, 미세회로 구조체를 연결 기판의 양면 일부에 형성하여 신규 공법 적용 면적을 작게 함으로써 투자비 절감 및 기존 인프라를 최대한 활용할 수 있다. 나아가, 양면 적용이 가능하여 3D 적층(stacking)과 유사한 효과를 얻을 수 있다.
인쇄회로기판/전자부품 모듈의 제조방법
도 8은 본 발명의 일 실시예에 따른 전자부품 모듈의 제조방법을 나타낸 순서도이고, 도 9 내지 도 22는 본 발명의 일 실시예에 따른 전자부품 모듈의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 8을 참조하면, 상기 제조방법은 관통부를 갖는 회로 기판을 준비하는 단계(S101)와, 연결 기판을 준비하는 단계(S102)와, 관통부에 연결 기판을 수용하는 단계(S103)와, 솔더레지스트층을 형성하는 단계(S104)와, 소자를 실장하는 단계(S105)를 포함한다.
이하, 도 9 내지 도 22에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
도 9 내지 도 16을 참조하여, 일 실시예에 따라 연결 기판을 제조하는 과정을 설명한다.
우선, 도 9를 참조하면, 양면에 금속층(12)을 갖는 코어 절연층(11)을 준비한다.
상기 코어 절연층(11)은 통상적으로 인쇄회로기판에서 절연소재로 사용되는 절연 수지라면 특별히 한정되지 않으며, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지가 사용될 수 있다. 예를 들어, 상기 절연층은 프리프레그, ABF(Ajinomoto Build-up Film) 및 FR-4, BT(Bismaleimide Triazine) 등의 수지로 형성될 수 있다.
상기 금속층(12)은 통상의 회로층과 동일 물질로 형성 가능하다. 예를 들어, 상기 회로층은 구리(Cu)로 형성될 수 있다.
상기 양면에 금속층(12)을 갖는 코어 절연층(11)으로서, 예를 들어, 통상의 양면 동박적층판이 사용될 수 있다.
다음, 도 10을 참조하면, 상기 코어 절연층(11)의 상면에 소정의 개구부(1101)를 갖도록 패턴화된 도금레지스트층(1100)을 형성한다.
상기 도금레지스트층(1100)은 통상의 액상 또는 필름 타입의 드라이 필름이 적용 가능하다.
여기서, 도시되지는 않았으나, 도금레지스트층(1100)을 형성하기 이전에 상기 상면의 금속층(12)을 반-에칭(half-etching) 후 무전해 도금을 통해서 시드층을 형성할 수 있다.
다음, 도 11을 참고하면, 무전해 및/또는 전해 금속 도금을 통해서 상기 개구부(1101)에 제1회로층(13)을 형성한다.
다음, 도 12를 참조하면, 도금레지스트층(1100)을 제거하고, 도 13을 참조하면, 제1감광성 절연층(21) 적용 후 통상의 노광 및 현상을 포함하는 포토리소그라피 공정을 통해서 비아홀을 형성한다.
다음, 도 14를 참조하면, 무전해 및 전해 금속 도금을 통해서 제2회로층(22)을 형성한다.
다음, 도 15를 참조하면, 제2감광성 절연층(31) 형성 후 제3회로층(32)을 형성하고, 도 16을 참조하면, 제3감광성 절연층(41) 형성 후 제2패드(42)를 포함하는 제4회로층을 형성한다.
본 실시예에서는 미세회로 구조체의 일례로서 4층의 회로층을 나타내었으나, 실제 적용제품에 따라서 회로층의 수는 다양하게 변경 가능하다. 또한, 당업계에 공지된 회로 형성방법이라면 특별히 한정되지 않고 SAP(semi additive process), MSAP(modified semi additive process), 에디티브공법(additive process), 서브트렉티브공법(subtractive process) 등을 통해서 형성 가능하다.
상기와 같은 과정을 통해서, 코어 절연층(11)의 상면에 미세회로 구조체(10A)와 상기 코어 절연층(11)의 하면에 금속층(12)이 형성된 연결 기판(10)을 준비한다.
여기서, 상기 하면의 금속층(12)은 방열 기능 등, 목적에 따라 두께 조절이 가능하다.
다음, 도 17을 참조하면, 회로 기판(100)으로서 관통부(101)를 갖는 인쇄회로기판을 준비한다.
상기 회로 기판(100)은 복수의 회로층과 상기 복수의 회로층을 절연시키기 위하여 상기 복수의 회로층 사이에 개재되는 복수의 절연층을 포함하는 다층 인쇄회로기판이다. 상기 회로 기판(100)은 예를 들어, BGA(ball grid array)용 기판이 사용될 수 있다.
상기 회로 기판(100)은 또한 층간 회로층을 연결시키기 위한 블라인드 비아 및 관통 비아를 포함한다.
상기 회로층은 전자부품 등 외부 제품과의 접속을 위한 제1패드(115, 125)를 갖는다.
상기 회로 기판(100)의 관통부(101)는 회로 기판(101)에 연결 기판(10)을 수용하기 위해 천공되는 영역으로 연결 기판(10)이 용이하게 삽입될 수 있도록 그 크기 및 형상이 결정된다.
상기 관통부(101)의 천공은 특별히 한정되지 않으며, 일례로서 기계적 드릴 가공 등에 의해 수행될 수 있다.
상기 회로 기판(100)의 상면에는 최외층의 제1패드(115)를 노출시키는 제1솔더레지스트층(140)이 형성된다.
한편, 본 실시예에서는 본 단계에서 제1솔더레지스트층(140)이 형성됨을 설명하였으나, 특별히 이에 한정되지 않는다.
예를 들어, 추후 캐리어 필름 제거 후, 상기 회로 기판과 상기 회로 기판에 수용되는 연결 기판의 상면에 동시에 빌드업층을 형성한 후, 그 상면에 제1솔더레지스트층(140)을 형성하는 것 또한 가능하다.
다음, 도 18을 참조하면, 상기 회로 기판(100)의 상면에 캐리어 필름(1000)을 부착한다.
상기 캐리어 필름(1000)은 회로 기판(100)과 추후 삽입될 연결 기판(10)을 안정적으로 올려놓을 수 있는 지지대 역할을 하는 부재로서, 지지대 역할과 함께 탈착이 용이한 재료라면 특별한 제한 없이 적용 가능하다.
예를 들어, 상기 캐리어 필름(1000)은 열을 가하면 접착력이 사라져 비접착성을 나타내는 접착부재가 사용될 수 있다. 이 경우, 기판의 고정이 용이하고 제거 또한 열 처리에 의해 용이하게 수행할 수 있는 이점이 있다. 예를 들어, 상기 열 처리시 비접착성을 나타내는 접착제로는 우레탄 발포 테이프 등이 있으나, 특별히 이에 한정되는 것은 아니다.
다음, 도 19를 참조하면, 연결 기판(10)을 상기 회로 기판(100)의 관통부(101)에 수용한다.
다음, 도 20을 참조하면, 캐리어 필름(1000)이 부착되지 않은 회로 기판(100) 및 연결 기판(10)의 하면에 제2솔더레지스트층(150)을 형성하고 복수의 제1패드(125)를 노출시키는 개구부를 형성한다.
한편, 도시되지는 않았으나, 상기 솔더레지스트층 형성 이전에 필요에 따라 빌드업 회로층 및/또는 빌드업 절연층을 포함하는 빌드업층이 추가로 형성 가능하다.
선택적으로, 상기 솔더레지스트층의 개구부를 통해서 노출된 제1패드(125) 상에는 표면처리층을 형성할 수 있다.
여기서, 상기 회로 기판(100)의 관통부(101)와 연결 기판(10) 사이에는 충전 수지(160)가 형성된다.
상기 충전 수지(160)는 별도의 수지 충전 과정을 통해서 형성되거나, 또는 상기 최외층 상에 솔더레지스트층을 형성하는 과정에서 빈 공간에 솔더레지스트를 충전함으로써 형성될 수 있다.
다음, 도 21을 참조하면, 노출된 제1패드(125) 상에 외부접속단자로서 솔더볼(170)을 실장한다.
상기와 같은 솔더볼(170)을 통해서 추후 또 다른 전자부품, 상하부 패키지, 또는 마더보드와 같은 외부 제품과의 접속이 가능하다.
다음, 도 22를 참조하면, 캐리어 필름(1000)을 제거하고, 인쇄회로기판의 상면에 전자부품(501, 502)을 탑재한다.
상기 전자부품(501, 502)은 제1패드(115)와 제2패드(42)에 접속되어 탑재된다.
상기 전자부품(501, 502)은 상기 연결 기판(10)의 미세회로 구조체(10A)에 구현된 신호선에 의해 상호 연결된다.
도 23은 본 발명의 다른 실시예에 따른 전자부품 모듈의 제조방법을 나타낸 순서도이고, 도 24 내지 도 38은 본 발명의 다른 실시예에 따른 전자부품 모듈의 제조방법을 공정순으로 도시한 공정 단면도이다.
도 23을 참조하면, 상기 제조방법은 관통부를 갖는 회로 기판을 준비하는 단계(S201)와, 연결 기판을 준비하는 단계(S202)와, 관통부에 연결 기판을 수용하는 단계(S203)와, 솔더레지스트층을 형성하는 단계(S204)와, 소자를 실장하는 단계(S205)를 포함한다.
이하, 도 24 내지 도 38에 나타낸 공정 단면도를 참조하여 각각의 공정을 설명한다.
도 24 내지 도 32를 참조하여, 다른 실시예에 따라 연결 기판을 제조하는 과정을 설명한다.
우선, 도 24를 참조하면, 코어 절연층(11)을 준비한다.
다음, 도 25를 참조하면, 상기 코어 절연층(11)을 관통하는 관통홀(11A)을 형성한다.
상기 관통홀(11A)은 예를 들어, 코어 절연층(11)의 양면을 레이저 드릴 가공함으로써 형성 가능하다.
본 실시예에서는 모래시계 형상의 관통홀을 예시하였으나, 특별히 이에 한정되는 것은 아니다.
다음, 도 26을 참조하면, 무전해 및 전해 금속 도금을 통해서 상기 관통홀(11A)을 포함하여 코어 절연층(11)의 양면에 제1회로층(13)을 형성한다.
상기 제1회로층(13)은 코어 절연층(11)을 관통하는 비아(15)를 포함한다.
다음, 도 27을 참조하면, 제1감광성 절연층(21) 적용 후 통상의 노광 및 현상을 포함하는 포토리소그라피 공정을 통해서 비아홀을 형성한다.
다음, 도 28을 참조하면, 무전해 및 전해 금속 도금을 통해서 제2회로층(22)을 형성한다.
다음, 도 29 및 도 30을 참조하면, 제2감광성 절연층(31) 형성 후 제3회로층(32)을 형성하고, 도 31을 참조하면, 제3감광성 절연층(41) 형성 후 제4회로층(43)을 형성한다.
마지막으로, 도 32를 참조하면, 제4감광성 절연층(51) 형성 후 제2패드(52)를 포함하는 제5회로층을 형성한다.
상기와 같은 과정을 통해서, 코어 절연층(11)의 양면에 미세회로 구조체(10A)가 형성된 연결 기판(10)을 준비한다.
다음, 도 33을 참조하면, 회로 기판(100)으로서 관통부(101)를 갖는 인쇄회로기판을 준비한다.
한편, 본 실시예에서는 본 단계에서 회로 기판(100)에 제1솔더레지스트층(140)이 형성되는 것으로 도시하였으나, 특별히 이에 한정되지 않는다.
예를 들어, 추후 캐리어 필름 제거 후, 상기 회로 기판과 상기 회로 기판에 수용되는 연결 기판의 상면에 동시에 빌드업층을 형성한 후, 그 상면에 제1솔더레지스트층(140)을 형성하는 것 또한 가능하다.
다음, 도 34를 참조하면, 상기 회로 기판(100)의 상면에 캐리어 필름(1000)을 부착한다.
다음, 도 35를 참조하면, 연결 기판(10)을 상기 회로 기판(100)의 관통부(101)에 수용한다.
다음, 도 36을 참조하면, 캐리어 필름(1000)이 부착되지 않은 회로 기판(100) 및 연결 기판(10)의 하면에 제2솔더레지스트층(150)을 형성하고 복수의 제1패드(125)를 노출시키는 개구부를 형성한다.
다음, 도 37을 참조하면, 노출된 제1패드(125) 상에 외부접속단자로서 솔더볼(170)을 실장한다.
상기와 같은 솔더볼(170)을 통해서 추후 또 다른 전자부품, 상하부 패키지, 또는 마더보드와 같은 외부 제품과의 접속이 가능하다.
한편, 본 실시예에서는 캐리어 필름(1000) 제거 이전에 제2솔더레지스트층(150)을 형성하고 솔더볼(170)을 실장하는 경우를 일례로 설명하였으나, 특별히 이에 한정되는 것은 아니다.
예를 들어, 캐리어 필름(1000) 제거 이후, 제2솔더레지스트층(150) 형성 및 솔더볼(170) 실장을 수행하는 것 또한 가능하다.
다음, 도 38을 참조하면, 캐리어 필름(1000)을 제거하고, 인쇄회로기판의 양면에 전자부품(501, 502, 503)을 탑재한다.
상기 전자부품(501, 502)은 제1패드(115)와 제2패드(52)에 접속되어 인쇄회로기판의 상면에 탑재된다.
상기 전자부품(501, 502)은 상기 연결 기판(10)의 미세회로 구조체(10A)에 구현된 신호선에 의해 상호 연결된다.
또한, 상기 전자부품(503)은 제2패드(52)에 접속되어 인쇄회로기판의 하면에 탑재된다.
상기 복수의 전자부품(501, 502, 503)은 또한 미세회로 구조체(10A)에 구현된 회로패턴에 의해 상호 연결이 가능하다.
이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.
100: 회로 기판
101: 관통부
115, 125: 제1패드
130: 빌드업 절연층
139: 빌드업 회로층
140, 150, 240: 솔더레지스트층
160: 충전 수지
170: 솔더볼
501, 502, 503: 전자부품
10: 연결 기판
10A: 미세회로 구조체
11: 코어 절연층
12: 금속층
15: 비아
42, 52: 제2패드

Claims (20)

  1. 관통부 및 제1회로패턴을 갖는 회로 기판; 및
    제2회로패턴을 포함하는 미세회로 구조체를 가지며, 상기 관통부에 수용되는 연결 기판;
    을 포함하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 회로 기판은 복수의 회로층과 상기 복수의 회로층 사이에 개재된 절연층을 포함하는 다층 기판인 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 제1회로패턴은 복수의 전자부품을 실장하기 위한 제1패드를 포함하는 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 미세회로 구조체는 상기 연결 기판의 일면 또는 양면에 형성되는 인쇄회로기판.
  5. 청구항 1에 있어서,
    상기 미세회로 구조체는 상기 연결 기판의 양면에 형성되며, 상기 양면의 미세회로 구조체는 비아를 통해서 전기적으로 연결되는 인쇄회로기판.
  6. 청구항 1에 있어서,
    상기 미세회로 구조체는 복수의 회로층과 상기 복수의 회로층 사이에 개재된 절연층을 포함하는 인쇄회로기판.
  7. 청구항 6에 있어서,
    상기 절연층은 감광성 절연층인 인쇄회로기판.
  8. 청구항 1에 있어서,
    상기 제2회로패턴은 복수의 전자부품을 연결하기 위한 신호선을 포함하는 인쇄회로기판.
  9. 청구항 1에 있어서,
    상기 제2회로패턴은 복수의 전자부품을 실장하기 위한 제2패드를 포함하는 인쇄회로기판.
  10. 청구항 1에 있어서,
    상기 제2회로패턴은 상기 제1회로패턴보다 작은 피치의 미세 패턴을 포함하는 인쇄회로기판.
  11. 청구항 1에 있어서,
    상기 회로 기판 및 상기 연결 기판 상에 형성된 빌드업 절연층과 빌드업 회로층을 포함하는 빌드업층을 더욱 포함하는 인쇄회로기판.
  12. 청구항 1에 있어서,
    상기 회로 기판 상에 형성된 솔더레지스트층을 더욱 포함하는 인쇄회로기판.
  13. 청구항 1에 있어서,
    상기 연결 기판과 상기 관통부 사이에 형성되는 충전 수지를 더욱 포함하는 인쇄회로기판.
  14. 청구항 13에 있어서,
    상기 충전 수지는 솔더레지스트인 인쇄회로기판.
  15. 관통부 및 제1회로패턴을 갖는 회로 기판과, 제2회로패턴을 포함하는 미세회로 구조체를 가지며 상기 관통부에 수용되는 연결 기판 포함하는 인쇄회로기판; 및
    상기 인쇄회로기판의 일면 또는 양면에 탑재되는 전자부품;
    을 포함하는 전자부품 모듈.
  16. 청구항 15에 있어서,
    상기 제2회로패턴은 상기 제1회로패턴보다 작은 피치의 미세 패턴을 포함하는 전자부품 모듈.
  17. 관통부 및 제1회로패턴을 갖는 회로 기판을 준비하는 단계;
    제2회로패턴을 포함하는 미세회로 구조체를 갖는 연결 기판을 준비하는 단계; 및
    상기 관통부에 상기 연결 기판을 수용하는 단계;
    를 포함하는 인쇄회로기판의 제조방법.
  18. 청구항 17에 있어서,
    상기 연결 기판을 수용하는 단계 이후에,
    상기 회로 기판 및 상기 연결 기판 상에 빌드업 절연층과 빌드업 회로층을 포함하는 빌드업층을 형성하는 단계를 더욱 포함하는 인쇄회로기판의 제조방법.
  19. 청구항 17에 있어서,
    상기 제2회로패턴은 복수의 전자부품을 연결하기 위한 신호선을 포함하는 인쇄회로기판의 제조방법.
  20. 청구항 17에 있어서,
    상기 제1회로패턴 및 제2회로패턴은 각각 복수의 전자부품을 실장하기 위한 제1패드 및 제2패드를 포함하는 인쇄회로기판의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107864562A (zh) * 2017-12-20 2018-03-30 惠州市串联电子科技有限公司 一种led线路板及其制作方法
KR20180046849A (ko) * 2016-10-28 2018-05-09 삼성전기주식회사 감광성 절연필름 및 이를 포함하는 부품

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180070786A (ko) * 2016-12-16 2018-06-27 삼성전자주식회사 반도체 패키지
KR101942742B1 (ko) * 2017-10-26 2019-01-28 삼성전기 주식회사 팬-아웃 반도체 패키지
US10643945B2 (en) 2017-12-28 2020-05-05 Intel Corporation Pitch translation architecture for semiconductor package including embedded interconnect bridge
US11798865B2 (en) * 2019-03-04 2023-10-24 Intel Corporation Nested architectures for enhanced heterogeneous integration
US11164818B2 (en) 2019-03-25 2021-11-02 Intel Corporation Inorganic-based embedded-die layers for modular semiconductive devices
US11011496B2 (en) 2019-09-06 2021-05-18 Advanced Semiconductor Engineering, Inc. Semiconductor device packages and methods of manufacturing the same
US20220149005A1 (en) * 2020-11-10 2022-05-12 Qualcomm Incorporated Package comprising a substrate and a high-density interconnect integrated device
KR20230075176A (ko) * 2021-11-22 2023-05-31 삼성전기주식회사 인쇄회로기판
CN116564923A (zh) * 2022-01-28 2023-08-08 奥特斯奥地利科技与系统技术有限公司 包括基于半导体的部件的模块及其制造方法
CN117177433A (zh) * 2022-05-26 2023-12-05 奥特斯奥地利科技与系统技术有限公司 封装件和制造封装件的方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055321A (en) * 1988-04-28 1991-10-08 Ibiden Co., Ltd. Adhesive for electroless plating, printed circuit boards and method of producing the same
JP2004327645A (ja) * 2003-04-24 2004-11-18 Fuji Electric Device Technology Co Ltd プリント基板
US20070030628A1 (en) * 2005-08-05 2007-02-08 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
KR20090053628A (ko) * 2007-11-23 2009-05-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20110103030A1 (en) 2009-11-02 2011-05-05 International Business Machines Corporation Packages and Methods for Mitigating Plating Stub Effects
US20110284275A1 (en) * 2008-12-16 2011-11-24 Continental Automotive Gmbh Circuit board having grown metal layer in a flexible zone
JP2012151176A (ja) * 2011-01-17 2012-08-09 Meito Densan Kk アルミニウムを導電パターンとしたプリント配線基板、及びその製造方法
US20130003314A1 (en) * 2010-02-22 2013-01-03 Sanyo Electronic Co., Ltd. Multilayer printed circuit board and manufacturing method therefor
US20130105209A1 (en) * 2011-11-02 2013-05-02 Elite Electronic Material (Kunshan) Co., Ltd. Inorganic filler and electric material containing the same
KR20130091099A (ko) * 2012-02-07 2013-08-16 삼성전기주식회사 난연성 절연층을 포함하는 인쇄회로기판의 제조방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298232A (ja) * 2002-04-02 2003-10-17 Sony Corp 多層配線基板の製造方法および多層配線基板
JP2005039217A (ja) * 2003-06-24 2005-02-10 Ngk Spark Plug Co Ltd 中間基板
US7696442B2 (en) * 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
EP2280594A4 (en) * 2008-05-19 2012-06-27 Ibiden Co Ltd PCB AND METHOD FOR THE PRODUCTION THEREOF
JP5010737B2 (ja) * 2008-05-23 2012-08-29 イビデン株式会社 プリント配線板
JP2011159855A (ja) * 2010-02-02 2011-08-18 Panasonic Corp 局所多層回路基板、および局所多層回路基板の製造方法
US8654538B2 (en) * 2010-03-30 2014-02-18 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP2014049578A (ja) * 2012-08-30 2014-03-17 Ibiden Co Ltd 配線板、及び、配線板の製造方法
KR20140081193A (ko) * 2012-12-21 2014-07-01 삼성전기주식회사 고밀도 및 저밀도 기판 영역을 구비한 하이브리드 기판 및 그 제조방법
TWI461127B (zh) * 2012-12-25 2014-11-11 Univ Nat Taipei Technology 電子裝置及其製法
US9351410B2 (en) * 2014-03-07 2016-05-24 Fujikura Ltd. Electronic component built-in multi-layer wiring board and method of manufacturing the same

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055321A (en) * 1988-04-28 1991-10-08 Ibiden Co., Ltd. Adhesive for electroless plating, printed circuit boards and method of producing the same
JP2004327645A (ja) * 2003-04-24 2004-11-18 Fuji Electric Device Technology Co Ltd プリント基板
US20070030628A1 (en) * 2005-08-05 2007-02-08 Ngk Spark Plug Co., Ltd. Capacitor for incorporation in wiring board, wiring board, method of manufacturing wiring board, and ceramic chip for embedment
KR20090053628A (ko) * 2007-11-23 2009-05-27 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US20110284275A1 (en) * 2008-12-16 2011-11-24 Continental Automotive Gmbh Circuit board having grown metal layer in a flexible zone
US20110103030A1 (en) 2009-11-02 2011-05-05 International Business Machines Corporation Packages and Methods for Mitigating Plating Stub Effects
US20130003314A1 (en) * 2010-02-22 2013-01-03 Sanyo Electronic Co., Ltd. Multilayer printed circuit board and manufacturing method therefor
JP2012151176A (ja) * 2011-01-17 2012-08-09 Meito Densan Kk アルミニウムを導電パターンとしたプリント配線基板、及びその製造方法
US20130105209A1 (en) * 2011-11-02 2013-05-02 Elite Electronic Material (Kunshan) Co., Ltd. Inorganic filler and electric material containing the same
KR20130091099A (ko) * 2012-02-07 2013-08-16 삼성전기주식회사 난연성 절연층을 포함하는 인쇄회로기판의 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180046849A (ko) * 2016-10-28 2018-05-09 삼성전기주식회사 감광성 절연필름 및 이를 포함하는 부품
CN107864562A (zh) * 2017-12-20 2018-03-30 惠州市串联电子科技有限公司 一种led线路板及其制作方法

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Publication number Publication date
KR102163039B1 (ko) 2020-10-08
JP6504665B2 (ja) 2019-04-24
JP2016201529A (ja) 2016-12-01
US20160302308A1 (en) 2016-10-13

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