KR20230075176A - 인쇄회로기판 - Google Patents

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KR20230075176A
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유소리
이승은
정주환
김용훈
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삼성전기주식회사
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Abstract

본 개시는, 제1 캐비티와 제1 회로부를 포함하는 제1 기판; 및 상기 제1 기판의 제1 캐비티에 배치되며, 내부에 전자부품이 배치되고, 상기 제1 회로부보다 밀도가 높은 제2 회로부를 포함하는 제2 기판;을 포함하고, 상기 제2 회로부는 제1 및 제2 영역을 포함하며, 상기 제2 회로부의 제1 영역은 상기 제2 회로부 중 최외층의 회로층을 포함하고, 상기 제2 회로부의 제1 영역의 회로층 밀도는 상기 제2 영역의 회로층 밀도보다 높은, 인쇄회로기판에 관한 것이다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}
본 개시는 인쇄회로기판에 관한 것이다.
최근 모바일 기기의 경량화, 소형화 추세에 대응하기 위하여, 이에 실장되는 인쇄회로기판에서 역시 경박단소화를 구현할 필요성이 점점 증가하고 있다.
한편, 다층 기판은 코어 기판을 기준으로 양면을 적층하는 방법으로 제조되며, 이때 신호전달에 불필요한 일면에 회로층이 다수 적층되어, 생산성이 저하되고, 박형의 기판을 제조하기 어려워는 문제점이 있다.
반도체 사양이 고사양화 되면서, 노드가 미세화 되고 다이 사이즈는 커지게 된다. 이때 비용도 높아지기 때문에, 비용 감소를 위해 Chiplet 사용량이 증가하였다. 그로 인해 다이와 다이를 연결하는 방식이 필요하게 되었다.
특히, 저밀도 기판 내부에 고밀도 기판을 매립하여, 비아로 연결함으로써 전기적 신호 거리를 줄이고, 방열 특성을 향상시키기 위한 연구가 지속되고 있다.
본 개시의 여러 목적 중 하나는 미세 회로 및/또는 미세 비아를 포함하는 인쇄회로기판을 제공하는 것이다.
본 개시의 여러 목적 중 또 하나는 전기적 신호 전달 성능을 향상시킨 인쇄회로기판을 제공하는 것이다.
본 개시의 여러 목적 중 또 하나는 방열 기능을 향상시킨 인쇄회로기판을 제공하는 것이다.
본 개시에서 제안하는 일례에 따른 인쇄회로기판은, 제1 캐비티와 제1 회로부를 포함하는 제1 기판; 및 상기 제1 기판의 제1 캐비티에 배치되며, 내부에 전자부품이 배치되고, 상기 제1 회로부보다 밀도가 높은 제2 회로부를 포함하는 제2 기판;을 포함하고, 상기 제2 회로부는 제1 및 제2 영역을 포함하며, 상기 제2 회로부의 제1 영역은 상기 제2 회로부 중 최외층의 회로층을 포함하고, 상기 제2 회로부의 제1 영역의 회로층 밀도는 상기 제2 영역의 회로층 밀도보다 높은, 인쇄회로기판일 수 있다.
본 개시의 여러 효과 중 일 효과로서 미세 회로 및/또는 미세 비아를 포함하는 인쇄회로기판을 제공할 수 있다.
본 개시의 여러 효과 중 다른 일 효과로서 전기적 신호 전달 성능을 향상시킨 인쇄회로기판을 제공할 수 있다.
본 개시의 여러 효과 중 다른 일 효과로서 방열 기능을 향상시킨 인쇄회로기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타낸 도면이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 도면이다.
도 3은 본 개시에 따른 인쇄회로기판의 일례를 개략적으로 나타낸 도면이다.
도 4는 본 개시에 따른 인쇄회로기판의 일례를 개략적으로 나타낸 도면이다.
도 5는 본 개시에 따른 인쇄회로기판의 일례를 개략적으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
또한, 첨부된 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 한다.
또한, 본 발명을 설명함에 있어서, 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략한다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 안테나 모듈(1121)일 수 있으나, 이에 한정되는 것은 아니다. 안테나 모듈(1121)은 인쇄회로기판 상에 전자부품이 표면실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
인쇄회로기판
도 3은 본 개시에 따른 인쇄회로기판(10A)의 일례를 개략적으로 나타낸 도면이다.
도면을 참고하면, 본 개시에 따른 인쇄회로기판(10A)은, 제1 캐비티(C1)를 포함하며, 적어도 하나의 회로층을 포함하는 제1 회로부(100C)가 배치된 제1 기판(100) 및 제1 기판의 제1 캐비티(C1)에 배치되며, 내부에 전자부품(300)이 배치되고, 제1 기판(100)의 제1 회로부(100C)보다 높은 밀도의 제2 회로부(200C)을 가지는 제2 기판(200)을 포함할 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한 상기 제2 기판(200)은, 제2 기판(200)의 제2 회로부(200C) 중, 최외층 회로층을 포함하는 적어도 하나의 회로층과 절연층으로 구성된 제1 영역(R1)과, 제2 기판(200) 중 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있으며, 제1 영역(R1)의 회로층 밀도는 제2 영역(R2)의 회로층 밀도보다 높을 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10A)은, 제1 기판(100)의 제1 캐비티(C1) 내부에 제2 기판(200)이 배치될 수 있으며, 이때 제2 기판(200)을 배치한 후 남은 제1 캐비티(C1) 내부 영역은 절연 물질로 충진할 수 있다. 절연 물질은 공지의 충진재 혹은 봉지재 등의 재료와 기능을 할 수 있으나, 이에 제한되는 것은 아니다.
특히, 제2 기판(200) 내부에 배치된 전자부품(300)은 수동 전자부품일 수있다. 보다 구체적으로, 제2 기판(200)은 내부에 전자부품(300)을 매립할 수 있으며, 이때 매립된 전자부품(300)은 인덕터, 저항기 및 커패시터 등의 수동 전자부품에 해당할 수 있으나, 이에 제한되는 것은 아니다. 보다 구체적으로, 본 개시에 따른 인쇄회로기판(10A)의 제2 기판(200) 내부에 배치된 수동 전자부품(300)은 적층 세라믹 콘덴서(MLCC)에 해당할 수 있다.
이때 저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
또한, 본 개시에 따른 인쇄회로기판(10A)의 제1 및 제2 기판(100, 200) 각각은 적어도 하나의 절연층을 포함할 수 있다. 이때 제1 및 제2 기판(100, 200) 각각의 절연층은 공지의 절연재를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10A)은, 제1 및 제2 기판(100, 200)의 제1 및 제2 회로부(100C, 200C) 각각 중 최외층에 배치된 회로층과 적어도 일부가 연결되는 다이(D1, D2)를 포함할 수 있으며, 이때 다이는 복수 개 배치될 수 있으나, 이에 제한되는 것은 아니다. 또한, 하나의 다이는 제1 기판(100)의 제1 회로부(100C) 중 최외층 회로층 및 제2 기판(200)의 제2 회로부(200C) 중 최외층 회로층 각각과 연결될 수 있다.
이때 최외층 회로층이란, 제1 및 제2 기판(100, 200)의 제1 및 제2 회로부(100C, 200C) 각각 중 가장 외부에 위치하여, 패키지 기판, 전자부품 혹은 다이와 연결되는 회로층에 해당할 수 있으며, 접속패드가 배치되는 회로층에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10A)은, 제1 및 제2 기판(100, 200) 각각의 최외층 회로층의 적어도 일부를 덮는 제1 및 제2 솔더 레지스트층(SR1, SR2)을 포함할 수 있다. 이때, 다이(D1, D2)가 실장된 제1 및 제2 기판(100, 200)의 최외층 회로층에는 다이(D1, D2)를 고정하기 위한 절연 물질이 배치될 수 있으며, 이는 공지의 재료 및 기능을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10A)은, 제1 및 제2 기판(100, 200)의 최외층 회로층 각각에 배치된 제1 및 제2 접속패드(100P, 200P)를 더 포함할 수 있다. 상기 제1 및 제2 접속패드(100, 200) 각각은 다이(D1, D2)와 적어도 하나의 솔더(400)로 연결될 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10A)은, 제1 및 제2 기판(100, 200) 각각에 제1 및 제2 코어 기판(110, 210)이 배치될 수 있다. 이때 제2 기판(200)은 제1 기판(100)의 제1 코어 기판(110)의 일면에 배치될 수 있으며, 제1 코어 기판(110)과 제2 기판(200) 사이에는 적어도 하나의 제1 회로부(100C) 및 절연층 각각이 배치될 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10A)은, 제1 기판의 제1 코어 기판(110)을 관통하는 제1 관통홀(PTH_1)을 및 제2 기판의 제2 코어 기판(210)을 관통하는 제2 관통홀(PTH_2)을 더 포함할 수 있다.
제1 및 제2 관통홀(PTH_1, PTH_2)은 공지의 방법으로 형성될 수 있으며, 그 재료 역시 공지의 도전성 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10A)은, 제2 기판(200)의 제2 코어 기판(210)에 제2 캐비티(C2)를 포함할 수 있으며, 상기 수동 전자부품(300)은 제2 기판의 제2 캐비티(C2) 내부에 배치될 수 있다.
특히 본 개시에 따른 인쇄회로기판(10A)은, 제1 기판(100)의 제1 회로부(100C)의 층간 간격이 제2 기판(200)의 제2 회로부(200C)의 층간 간격보다 넓을 수 있다. 즉, 제1 기판(100)의 제1 회로부(100C) 밀도는 제2 기판(200)의 제2 회로부(200C) 밀도보다 낮을 수 있다.
또한 본 개시에 따른 인쇄회로기판(10A)의 제2 기판(200)은, 최외층 회로층을 포함하며, 적어도 두 층의 회로층과 절연층을 포함하는 제1 영역(R1) 및 상기 제2 기판(200)의 제1 영역(R1)을 제외한 제2 영역(R2) 각각을 포함할 수 있다. 이때 제2 기판(200)의 제1 영역(R1)이 포함하는 회로층의 층간 간격은, 제2 기판(200)의 제2 영역(R2)이 포함하는 회로층의 층간 간격보다 좁을 수 있다. 즉, 제2 기판(200)의 상부 영역의 회로층 밀도는, 제2 코어 기판(210)을 포함하는 하부 영역의 회로층 밀도보다 높을 수 있다.
본 개시에 따른 인쇄회로기판(10A)은, 제1 및 제2 기판(100, 200) 각각의 회로층이 배치된 적어도 하나의 빌드업 절연층과, 상기 빌드업 절연층의 적어도 일부를 관통하는 적어도 하나의 비아(V)를 더 포함할 수 있다. 이때 비아(V)는 제1 기판(100) 내부에서는 제1 코어 기판(110) 방향으로, 제2 기판(200) 내부에서는 제2 코어 기판(210) 방향으로 테이퍼진 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10)의 제1 및 제2 기판(100, 200) 각각의 절연층은, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기 필러와 함께 유리 섬유(Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 중 적어도 하나를 사용할 수 있다.
또한, 회로층(100C, 200C), 관통홀(PTH_1, PTH_2) 및 비아(V) 각각은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 팔라듐(Pd) 또는 이들의 합금 등의 도전성 물질이 사용될 수 있으나, 이에 제한되는 것은 아니다. 이때 비아는, 제1 및 제2 기판(100, 200) 각각의 절연층을 관통하는 비아들에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 개시에 따른 인쇄회로기판(10A)의 제1 및 제2 회로부(100C, 200C), 관통홀(PTH_1, PTH_2) 및 비아(V) 각각은 무전해 도금층 및 전해 도금층을 포함할 수 있다. 상기 무전해 도금층은 상기 전해 도금층을 위한 시드층 역할을 할 수 있으나, 이에 제한되는 것은 아니다.
이때 제1 및 제2 회로부(100C, 200C), 관통홀(PTH_1, PTH_2) 및 비아(V)를 충진하는 무전해 도금층과 전해 도금층 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 팔라듐(Pd) 또는 이들의 합금을 포함할 수 있다.
제1 및 제2 기판(100, 200) 각각에 배치된 절연층 일면에 형성된 최외층 회로층의 적어도 일부에는 표면처리층을 포함할 수 있으며, 상기 표면처리층은 회로층 각각과 서로 다른 조성을 포함할 수 있다. 예를 들어, 회로층 각각은 구리(Cu)를 포함할 수 있으며, 표면처리층은 니켈(Ni) 혹은 주석(Sn)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한, 본 개시에 따른 인쇄회로기판(10A)의 제1 및 제2 기판(100, 200) 일면에 배치된 최외층 절연층 각각의 일면에는 표면처리층이 형성된 최외층 회로층의 적어도 일부를 덮는 제1 및 제2 솔더 레지스트층(SR1, SR2)이 더 배치될 수 있다. 이때 제1 및 제2 솔더 레지스트층(SR1, SR2)은 감광성 물질로 이루어질 수 있다. 또한, 제1 및 제2 솔더 레지스트층(SR1, SR2)은 열경화 및/또는 광경화 성질을 가질 수 있으며, 이에 제한되지는 않는다.
이때, 저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
도 4는 본 개시에 따른 인쇄회로기판(10B)의 일례를 개략적으로 나타낸 도면이다.
도면을 참고하면, 본 개시에 따른 인쇄회로기판(10B)은, 제1 캐비티(C1)를 포함하며, 적어도 하나의 제1 회로부(100C)이 배치된 제1 기판(100) 및 제1 기판의 제1 캐비티(C1)에 배치되며, 내부에 전자부품(300)이 배치되고, 제1 기판(100)의 제1 회로부(100C)보다 높은 밀도의 제2 회로부(200C)을 가지는 제2 기판(200)을 포함할 수 있다.
또한 상기 제2 기판(200)은, 제2 기판(200)의 제2 회로부(200C) 중, 최외층 회로층을 포함하는 적어도 하나의 회로층과 절연층으로 구성된 제1 영역(R1)과, 제2 기판(200) 중 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있으며, 제1 영역(R1)의 회로층 밀도는 제2 영역(R2)의 회로층 밀도보다 높을 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10B)은, 제1 기판(100)의 제1 캐비티(C1) 내부에 제2 기판(200)이 배치될 수 있으며, 이때 제2 기판(200)을 배치한 후 남은 제1 캐비티(C1) 내부 영역은 절연 물질로 충진할 수 있다. 절연 물질은 공지의 충진재 혹은 봉지재 등의 재료와 기능을 할 수 있으나, 이에 제한되는 것은 아니다.
특히, 제2 기판(200) 내부에 배치된 전자부품(300)은 수동 전자부품일 수있다. 보다 구체적으로, 제2 기판(200)은 내부에 전자부품(300)을 매립할 수 있으며, 이때 매립된 전자부품(300)은 인덕터, 저항기 및 커패시터 등의 수동 전자부품에 해당할 수 있으나, 이에 제한되는 것은 아니다. 보다 구체적으로, 본 개시에 따른 인쇄회로기판(10B)의 제2 기판(200) 내부에 배치된 수동 전자부품(300)은 저인덕턴스 세라믹 커패시터(LICC)에 해당할 수 있다.
이때 저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
또한, 본 개시에 따른 인쇄회로기판(10B)의 제1 및 제2 기판(100, 200) 각각은 적어도 하나의 절연층을 포함할 수 있다. 이때 제1 및 제2 기판(100, 200) 각각의 절연층은 공지의 절연재를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10B)은, 제1 및 제2 기판(100, 200)의 제1 및 제2 회로부(100C, 200C) 각각 중 최외층에 배치된 회로층과 적어도 일부가 연결되는 다이(D1, D2)를 포함할 수 있으며, 이때 다이는 복수 개 배치될 수 있으나, 이에 제한되는 것은 아니다. 또한, 하나의 다이는 제1 기판(100)의 제1 회로부(100C) 중 최외층 회로층 및 제2 기판(200)의 제2 회로부(200C) 중 최외층 회로층 각각과 연결될 수 있다.
이때 최외층 회로층이란, 제1 및 제2 기판(100, 200)의 제1 및 제2 회로부(100C, 200C) 각각 중 가장 외부에 위치하여, 패키지 기판, 전자부품 혹은 다이와 연결되는 회로층에 해당할 수 있으며, 접속패드가 배치되는 회로층에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10B)은, 제1 및 제2 기판(100, 200) 각각의 최외층 회로층의 적어도 일부를 덮는 제1 및 제2 솔더 레지스트층(SR1, SR2)을 포함할 수 있다. 이때, 다이(D1, D2)가 실장된 제1 및 제2 기판(100, 200)의 최외층 회로층에는 다이(D1, D2)를 고정하기 위한 절연 물질이 배치될 수 있으며, 이는 공지의 재료 및 기능을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10B)은, 제1 및 제2 기판(100, 200)의 최외층 회로층 각각에 배치된 제1 및 제2 접속패드(100P, 200P)를 더 포함할 수 있다. 상기 제1 및 제2 접속패드(100, 200) 각각은 다이(D1, D2)와 적어도 하나의 솔더(400)로 연결될 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10B)은, 제1 및 제2 기판(100, 200) 각각에 제1 및 제2 코어 기판(110, 210)이 배치될 수 있다. 이때 제2 기판(200)은 제1 기판(100)의 제1 코어 기판(110)의 일면에 배치될 수 있으며, 제1 코어 기판(110)과 제2 기판(200) 사이에는 적어도 하나의 제1 회로부(100C) 및 절연층 각각이 배치될 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10B)은, 제1 기판의 제1 코어 기판(110)을 관통하는 제1 관통홀(PTH_1)을 및 제2 기판의 제2 코어 기판(210)을 관통하는 제2 관통홀(PTH_2)을 더 포함할 수 있다.
제1 및 제2 관통홀(PTH_1, PTH_2)은 공지의 방법으로 형성될 수 있으며, 그 재료 역시 공지의 도전성 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10B)은, 제2 기판(200)의 제2 코어 기판(210)에 제2 캐비티(C2)를 포함할 수 있으며, 상기 수동 전자부품(300)은 제2 기판의 제2 캐비티(C2) 내부에 배치될 수 있다.
특히 본 개시에 따른 인쇄회로기판(10B)은, 제1 기판(100)의 제1 회로부(100C)의 층간 간격이 제2 기판(200)의 제2 회로부(200C)의 층간 간격보다 넓을 수 있다. 즉, 제1 기판(100)의 제1 회로부(100C) 밀도는 제2 기판(200)의 제2 회로부(200C) 밀도보다 낮을 수 있다.
또한 본 개시에 따른 인쇄회로기판(10B)의 제2 기판(200)은, 최외층 회로층을 포함하며, 적어도 두 층의 회로층과 절연층을 포함하는 제1 영역(R1) 및 상기 제2 기판(200)의 제1 영역(R1)을 제외한 제2 영역(R2) 각각을 포함할 수 있다. 이때 제2 기판(200)의 제1 영역(R1)이 포함하는 회로층의 층간 간격은, 제2 기판(200)의 제2 영역(R2)이 포함하는 회로층의 층간 간격보다 좁을 수 있다. 즉, 제2 기판(200)의 상부 영역의 회로층 밀도는, 제2 코어 기판(210)을 포함하는 하부 영역의 회로층 밀도보다 높을 수 있다.
저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
그 외 다른 구성요소에 관한 설명은 전술한 내용과 실질적으로 동일하게 적용이 가능한 바, 자세한 설명은 생략한다.
도 5는 본 개시에 따른 인쇄회로기판(10C)의 일례를 개략적으로 나타낸 도면이다.
도면을 참고하면, 본 개시에 따른 인쇄회로기판(10C)은, 제1 캐비티(C1)를 포함하며, 적어도 하나의 제1 회로부(100C)이 배치된 제1 기판(100) 및 제1 기판의 제1 캐비티(C1)에 배치되며, 내부에 전자부품(300)이 배치되고, 제1 기판(100)의 제1 회로부(100C)보다 높은 밀도의 제2 회로부(200C)을 가지는 제2 기판(200)을 포함할 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한 상기 제2 기판(200)은, 제2 기판(200)의 제2 회로부(200C) 중, 최외층 회로층을 포함하는 적어도 하나의 회로층과 절연층으로 구성된 제1 영역(R1)과, 제2 기판(200) 중 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있으며, 제1 영역(R1)의 회로층 밀도는 제2 영역(R2)의 회로층 밀도보다 높을 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10C)은, 제1 기판(100)의 제1 캐비티(C1) 내부에 제2 기판(200)이 배치될 수 있으며, 이때 제2 기판(200)을 배치한 후 남은 제1 캐비티(C1) 내부 영역은 절연 물질로 충진할 수 있다. 절연 물질은 공지의 충진재 혹은 봉지재 등의 재료와 기능을 할 수 있으나, 이에 제한되는 것은 아니다.
특히, 제2 기판(200) 내부에 배치된 전자부품(300)은 수동 전자부품일 수있다. 보다 구체적으로, 제2 기판(200)은 내부에 전자부품(300)을 매립할 수 있으며, 이때 매립된 전자부품(300)은 인덕터, 저항기 및 커패시터 등의 수동 전자부품에 해당할 수 있으나, 이에 제한되는 것은 아니다. 보다 구체적으로, 본 개시에 따른 인쇄회로기판(10C)의 제2 기판(200) 내부에 배치된 수동 전자부품(300)은 Si Capacitor(실리콘 커패시터)에 해당할 수 있다.
이때 저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
또한, 본 개시에 따른 인쇄회로기판(10C)의 제1 및 제2 기판(100, 200) 각각은 적어도 하나의 절연층을 포함할 수 있다. 이때 제1 및 제2 기판(100, 200) 각각의 절연층은 공지의 절연재를 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10C)은, 제1 및 제2 기판(100, 200)의 제1 및 제2 회로부(100C, 200C) 각각 중 최외층에 배치된 회로층과 적어도 일부가 연결되는 다이(D1, D2)를 포함할 수 있으며, 이때 다이는 복수 개 배치될 수 있으나, 이에 제한되는 것은 아니다. 또한, 하나의 다이는 제1 기판(100)의 제1 회로부(100C) 중 최외층 회로층 및 제2 기판(200)의 제2 회로부(200C) 중 최외층 회로층 각각과 연결될 수 있다.
이때 최외층 회로층이란, 제1 및 제2 기판(100, 200)의 제1 및 제2 회로부(100C, 200C) 각각 중 가장 외부에 위치하여, 패키지 기판, 전자부품 혹은 다이와 연결되는 회로층에 해당할 수 있으며, 접속패드가 배치되는 회로층에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10C)은, 제1 및 제2 기판(100, 200) 각각의 최외층 회로층의 적어도 일부를 덮는 제1 및 제2 솔더 레지스트층(SR1, SR2)을 포함할 수 있다. 이때, 다이(D1, D2)가 실장된 제1 및 제2 기판(100, 200)의 최외층 회로층에는 다이(D1, D2)를 고정하기 위한 절연 물질이 배치될 수 있으며, 이는 공지의 재료 및 기능을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 개시에 따른 인쇄회로기판(10C)은, 제1 및 제2 기판(100, 200)의 최외층 회로층 각각에 배치된 제1 및 제2 접속패드(100P, 200P)를 더 포함할 수 있다. 상기 제1 및 제2 접속패드(100, 200) 각각은 다이(D1, D2)와 적어도 하나의 솔더(400)로 연결될 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10C)은, 제1 및 제2 기판(100, 200) 각각에 제1 및 제2 코어 기판(110, 210)이 배치될 수 있다. 이때 제2 기판(200)은 제1 기판(100)의 제1 코어 기판(110)의 일면에 배치될 수 있으며, 제1 코어 기판(110)과 제2 기판(200) 사이에는 적어도 하나의 제1 회로부(100C) 및 절연층 각각이 배치될 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10C)은, 제1 기판의 제1 코어 기판(110)을 관통하는 제1 관통홀(PTH_1)을 및 제2 기판의 제2 코어 기판(210)을 관통하는 제2 관통홀(PTH_2)을 더 포함할 수 있다.
제1 및 제2 관통홀(PTH_1, PTH_2)은 공지의 방법으로 형성될 수 있으며, 그 재료 역시 공지의 도전성 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다.
또한 본 개시에 따른 인쇄회로기판(10C)은, 제2 기판(200)의 제2 코어 기판(210)에 제2 캐비티(C2)를 포함할 수 있으며, 상기 수동 전자부품(300)은 제2 기판의 제2 캐비티(C2) 내부에 배치될 수 있다.
특히 본 개시에 따른 인쇄회로기판(10C)은, 제1 기판(100)의 제1 회로부(100C)의 층간 간격이 제2 기판(200)의 제2 회로부(200C)의 층간 간격보다 넓을 수 있다. 즉, 제1 기판(100)의 제1 회로부(100C) 밀도는 제2 기판(200)의 제2 회로부(200C) 밀도보다 낮을 수 있다.
또한 본 개시에 따른 인쇄회로기판(10C)의 제2 기판(200)은, 최외층 회로층을 포함하며, 적어도 두 층의 회로층과 절연층을 포함하는 제1 영역(R1) 및 상기 제2 기판(200)의 제1 영역(R1)을 제외한 제2 영역(R2) 각각을 포함할 수 있다. 이때 제2 기판(200)의 제1 영역(R1)이 포함하는 회로층의 층간 간격은, 제2 기판(200)의 제2 영역(R2)이 포함하는 회로층의 층간 간격보다 좁을 수 있다. 즉, 제2 기판(200)의 상부 영역의 회로층 밀도는, 제2 코어 기판(210)을 포함하는 하부 영역의 회로층 밀도보다 높을 수 있다.
저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
그 외 다른 구성요소에 관한 설명은 전술한 내용과 실질적으로 동일하게 적용이 가능한 바, 자세한 설명은 생략한다.
인쇄회로기판 제조방법
본 개시에 따른 인쇄회로기판(10) 제조 방법은 다음과 같다.
우선, 제1 관통홀(PTH_1)이 형성된 제1 코어 기판(110)을 준비한다. 이때 제1 코어 기판(110) 양면에는 제1 관통홀(PTH_1)과 일체로 형성된 회로층이 돌출 형성될 수 있다. 제1 관통홀(PTH_1)은 공지의 방법으로 형성될 수 있으며, 그 재료 역시 공지의 도전성 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이후, 돌출 회로층을 매립하는 절연층을 제1 코어 기판(110) 양면에 배치한다. 이때 제1 코어 기판(110) 양면 각각에 적층되는 절연층은 적어도 하나의 빌드업 절연층일 수 있다.
이후, 상기 적어도 하나의 절연층을 관통하는 적어도 하나의 비아(V)와, 절연층 일면에 배치되는 적어도 하나의 제1 회로부(100C)을 함께 형성할 수 있다.
이후, 절연층이 적층된 제1 기판(100) 일면에 제1 캐비티(C1)를 형성한다. 제1 캐비티(C1)는 레이저 혹은 블라스트 공법 등이 이용될 수 있으나, 이에 제한되는 것은 아니며, 공지의 방법이 이용될 수 있다.
그리고, 제1 기판(100)의 제1 캐비티(C1)에 제2 기판(200)을 배치한다.
제2 기판(200)을 형성하는 방법은 다음과 같다.
우선, 제2 관통홀(PTH_2)이 형성된 제2 코어 기판(210)을 준비한다. 이때 제2 코어 기판(210) 양면에는 제2 관통홀(PTH_2)과 일체로 형성된 회로층이 돌출 형성될 수 있다. 제2 관통홀(PTH_2)은 공지의 방법으로 형성될 수 있으며, 그 재료 역시 공지의 도전성 재료를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이후, 제2 코어 기판(210)을 관통하는 제2 캐비티(C2) 를 형성한다. 제1 캐비티(C1)는 레이저 혹은 블라스트 공법 등이 이용될 수 있으나, 이에 제한되는 것은 아니며, 공지의 방법이 이용될 수 있다.
이후, 상기 제2 코어 기판(210)의 제2 캐비티(C2) 내에 전자부품(300)을 배치한다. 이때 전자부품(300)은 수동 전자부품에 해당할 수 있으며, 보다 구체적으로, 매립된 전자부품(300)은 인덕터, 저항기 및 커패시터 등의 수동 전자부품에 해당할 수 있으나, 이에 제한되는 것은 아니다. 보다 구체적으로, 본 개시에 따른 인쇄회로기판(10B)의 제2 기판(200) 내부에 배치된 수동 전자부품(300)은 적층 세라믹 콘덴서(MLCC), 저인덕턴스 세라믹 커패시터(LICC) 및 Si Capacitor(실리콘 커패시터)에 해당할 수 있다.
이후, 돌출 회로층을 매립하는 절연층을 제2 코어 기판(210) 양면에 배치한다. 이때 제2 코어 기판(210) 양면 각각에 적층되는 절연층은 적어도 하나의 빌드업 절연층일 수 있다.
이후, 상기 적어도 하나의 절연층을 관통하는 적어도 하나의 비아(V)와, 절연층 일면에 배치되는 적어도 하나의 제2 회로부(200C)을 함께 형성할 수 있다. 이때, 제2 코어 기판(210) 양면에 배치되는 제2 회로부(200C) 밀도는 제1 기판(100)의 제1 회로부(100C) 밀도보다 높을 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제2 기판(200)의 제2 회로부(200C) 중, 최외층 회로층을 포함하는 적어도 하나의 회로층과 절연층으로 구성된 제1 영역(R1)과, 제2 기판(200) 중 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있으며, 제1 영역(R1)의 회로층 밀도는 제2 영역(R2)의 회로층 밀도보다 높을 수 있다.
이때 회로층의 밀도란, 동일한 레벨 혹은 층에 배치된 회로 패턴 간의 수평/평면 간격 또는 피치에 해당할 수 있으며, 동일하지 않지만 인접한(이웃하는) 레벨 혹은 층에 배치된 회로 패턴 간의 층간 간격에 해당할 수 있으나, 이에 제한되는 것은 아니다.
또한, 제1 및 제2 기판(100, 200) 각각의 최외층 절연층 일면에는 최외층 회로층을 덮는 제1 및 제2 솔더 레지스트층(SR1, SR2)이 배치될 수 있으며, 제1 및 제2 솔더 레지스트층(SR1, SR2)으로부터 노출된 최외층 회로층은 제1 및 제2 접속패드(100P, 200P)로 기능할 수 있다. 이때 제1 및 제2 접속패드(100P, 200P)로 기능하는 회로층은 제1 및 제2 기판(100, 200) 각각과 연결되는 다이(D1, D2)와 솔더(400)로 연결될 수 있으나, 이에 제한되는 것은 아니다.
저밀도 회로를 가지는 제1 기판(100) 내부에, 제1 기판(100)보다 밀도가 높은 회로를 가지는 고밀도 회로인 제2 기판(200)이 배치되며, 제2 기판(200)은 상기의 실시예들과 같은 수동 전자부품(300)을 포함함으로써, 전기적 특성을 향상시킬 수 있다. 보다 구체적으로, 고밀도 기판 내부에 수동 전자부품이 매립되어, Power Integraity를 효율적으로 사용할 수 있으며, 과열 혹은 오동작 등의 발생을 방지할 수 있다. 또한, 신호 전송 경로를 짧게 하여 Power Integrity의 신호 지연을 감소시킬 수 있으나, 본 개시에 따른 발명의 기술적 효과는 상술한 내용에 제한되는 것은 아니다.
그 외 다른 구성요소에 관한 설명은 전술한 내용과 실질적으로 동일하게 적용이 가능한 바, 자세한 설명은 생략한다.
본 명세서에서 어느 구성요소 상에 배치되었다는 표현은, 방향을 설정하려는 의도가 아니다. 따라서, 어느 구성요소 상에 배치되었다는 표현은 어느 구성요소의 상측 상에 배치된 것을 의미할 수도 있고, 하측 상에 배치된 것을 의미할 수도 있다.
본 명세서에서 상면, 하면, 상측, 하측, 최상측, 최하측 등의 용어는 설명의 편의를 위해 도면을 기준으로 설정한 방향이다. 따라서, 설정 방향에 따라 상면, 하면, 상측, 하측, 최상측, 최하측 등은 다른 용어로 설명될 수 있다.
본 명세서에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
본 명세서에서 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 설명에 따라서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 명세서에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 사용된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 명세서에서 사용된 용어는 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 이에 한정되지 않으며, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변형시킬 수 있다.
10, 10A, 10B, 10C : 인쇄회로기판
100 : 제1 기판 200 : 제2 기판
110 : 제1 코어 기판 210 : 제2 코어 기판
PTH_1 : 제1 관통홀 PTH_2 : 제2 관통홀
C1 : 제1 캐비티 C2 : 제2 캐비티
100C : 제1 기판의 제1 회로부 200C : 제2 기판의 제2 회로부
100P : 제1 기판의 접속패드 200P : 제2 기판의 접속패드
R1: 제2 회로부의 제1 영역 R2: 제2 회로부의 제2 영역
300 : 전자부품
D1, D2 : 다이
SR1 : 제1 기판의 제1 솔더 레지스트층
SR2 : 제2 기판의 제2 솔더 레지스트층
400 : 솔더
V : 비아
1000 : 전자기기 1010 : 메인보드
1020 : 칩 관련 부품 1030 : 네트워크 관련 부품
1040 : 기타부품 1050 : 카메라 모듈
1060 : 안테나 모듈 1070 : 디스플레이
1080 : 배터리 1090 : 신호라인
1100 : 스마트폰 1110 : 스마트폰 내부 메인보드
1120 : 스마트폰 내부 전자부품
1121 : 스마트폰 내부 안테나 모듈
1130 : 스마트폰 내부 카메라 모듈
1140 : 스마트폰 내부 스피커

Claims (13)

  1. 제1 캐비티와 제1 회로부를 포함하는 제1 기판; 및
    상기 제1 기판의 제1 캐비티에 배치되며, 내부에 전자부품이 배치되고, 상기 제1 회로부보다 밀도가 높은 제2 회로부를 포함하는 제2 기판;
    을 포함하고,
    상기 제2 회로부는 제1 및 제2 영역을 포함하며,
    상기 제2 회로부의 제1 영역은 상기 제2 회로부 중 최외층의 회로층을 포함하고,
    상기 제2 회로부의 제1 영역의 회로층 밀도는 상기 제2 영역의 회로층 밀도보다 높은,
    인쇄회로기판.
  2. 제1 항에 있어서,
    상기 제2 기판 내부에 배치된 전자부품은 수동 전자부품인,
    인쇄회로기판.
  3. 제1 항에 있어서,
    상기 제1 기판의 제1 회로부는, 상기 제1 회로부 중 최외층의 회로층을 포함하고,
    상기 제1 및 제2 기판 각각의 최외층 회로층과 적어도 일부가 연결되는 다이;
    를 더 포함하는,
    인쇄회로기판.
  4. 제3 항에 있어서,
    상기 제1 및 제2 기판 각각의 최외층 회로층의 적어도 일부를 덮는 제1 및 제2 솔더 레지스트층;
    을 더 포함하는,
    인쇄회로기판.
  5. 제3 항에 있어서,
    상기 제1 및 제2 기판 각각의 최외층 회로층 각각은, 제1 및 제2 접속패드를 포함하는,
    인쇄회로기판.
  6. 제5 항에 있어서,
    상기 제1 및 제2 접속패드 각각은 상기 다이와 적어도 하나의 솔더로 연결되는,
    을 더 포함하는,
  7. 제1 항에 있어서,
    상기 제1 기판은 제1 코어 기판을 더 포함하고,
    상기 제2 기판은 상기 제1 기판의 제1 코어 기판 일면에 배치되는,
    인쇄회로기판.
  8. 제7 항에 있어서,
    상기 제1 기판의 제1 코어 기판을 관통하는 제1 관통홀;
    을 더 포함하는,
    인쇄회로기판.
  9. 제1 항에 있어서,
    상기 제2 기판은 제2 캐비티를 가지는 제2 코어 기판을 포함하고,
    상기 전자부품은, 상기 제2 코어 기판의 제2 캐비티에 배치되는,
    인쇄회로기판.
  10. 제9 항에 있어서,
    상기 제2 기판의 제2 코어 기판을 관통하는 제2 관통홀;
    을 더 포함하는,
    인쇄회로기판.
  11. 제1 항에 있어서,
    상기 제1 기판의 제1 회로부의 층간 간격은 상기 제2 기판의 제2 회로부의 층간 간격보다 넓은,
    인쇄회로기판.
  12. 제1 항에 있어서,
    상기 제2 기판의 제2 회로부 중, 제1 영역의 회로층의 층간 간격은 상기 제2 영역의 회로층의 층간 간격보다 좁은,
    인쇄회로기판.
  13. 제1 항에 있어서,
    상기 제1 및 제2 기판 각각은,
    상기 제1 및 제2 기판의 제1 및 제2 회로부를 서로 연결하는 적어도 하나의 비아;
    를 더 포함하는,
    인쇄회로기판.
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