KR20210026758A - 패키지 기판 - Google Patents

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KR20210026758A
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고영국
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Abstract

본 개시는 절연층, 상기 절연층의 하측에 배치된 제1배선층, 및 상기 절연층의 상측에 배치된 제2배선층을 포함하며, 상기 제1배선층이 제1패드패턴을 포함하고, 상기 제2배선층이 제2패드패턴을 포함하는, 배선기판; 상기 절연층의 하면 상에 배치되며, 상기 제1패드패턴의 적어도 일부에 대응되는 영역을 관통하는 제1개구부를 갖는 제1패시베이션층; 상기 절연층의 상면 상에 배치되며, 상기 제2패드패턴의 적어도 일부에 대응되는 영역을 관통하는 제2개구부를 갖는 제2패시베이션층; 및 상기 제2패시베이션층 상에 배치되며, 상기 제2개구부를 노출시키는 관통부를 갖는 보강층; 을 포함하며, 상기 제1배선층의 상면은 상기 절연층의 하면보다 상측에 위치하는, 패키지 기판에 관한 것이다.

Description

패키지 기판{PACKAGE SUBSTRATE}
본 개시는 전자부품이 표면실장 될 수 있는 패키지 기판에 관한 것이다.
최근 모바일 기기의 메모리 실장을 위한 패키지 기판의 두께가 지속적으로 하향되는 경향을 보이고 있다. 이에, 패키지 기판의 두께를 낮추는 것이 중요한 기술적 과제로 떠오르고 있으나, 패키지 기판의 두께가 하향되는 경우 워피지 등의 문제로 기판 공정 및 패키지 조립 공정에서의 설비 구동이 어려워질 수 있다.
본 개시의 여러 목적 중 하나는 박형화가 가능하며, 그럼에도 불구하고 워피지를 개선할 수 있는 패키지 기판을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 솔더볼과 같은 전기연결금속의 실장 불량을 개선할 수 있는 패키지 기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 코어리스 형태의 배선기판을 준비하고, 배선기판의 양측에 패시베이션층을 배치하며, 전자부품을 실장하기 위한 영역에 관통부를 갖는 보강층을 추가로 배치하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 패키지 기판은 절연층, 상기 절연층의 하측에 배치된 제1배선층, 및 상기 절연층의 상측에 배치된 제2배선층을 포함하며, 상기 제1배선층이 제1패드패턴을 포함하고, 상기 제2배선층이 제2패드패턴을 포함하는, 배선기판; 상기 절연층의 하면 상에 배치되며, 상기 제1패드패턴의 적어도 일부에 대응되는 영역을 관통하는 제1개구부를 갖는 제1패시베이션층; 상기 절연층의 상면 상에 배치되며, 상기 제2패드패턴의 적어도 일부에 대응되는 영역을 관통하는 제2개구부를 갖는 제2패시베이션층; 및 상기 제2패시베이션층 상에 배치되며, 상기 제2개구부를 노출시키는 관통부를 갖는 보강층; 을 포함하며, 상기 제1배선층의 상면은 상기 절연층의 하면보다 상측에 위치하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 박형화가 가능하며, 그럼에도 불구하고 워피지를 개선할 수 있는 패키지 기판을 제공할 수 있다.
본 개시의 여러 효과 중 다른 일 효과로서 솔더볼과 같은 전기연결금속의 실장 불량을 개선할 수 있는 패키지 기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 패키지 기판의 일례를 개략적으로 나타낸 단면도다.
도 4은 도 3의 패키지 기판의 변형 예를 개략적으로 나타낸 단면도다.
도 5 내지 도 8은 도 3의 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 9는 패키지 기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 패키지 기판의 변형 예를 개략적으로 나타낸 단면도다.
도 11 및 도 12는 도 9의 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 13은 패키지 기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 도 13의 패키지 기판의 변형 예를 개략적으로 나타낸 단면도다.
도 15 및 도 16은 도 13의 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 패키지 기판 형태의 패키지 기판 상에 반도체칩이나 수동부품이 표면 실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
패키지 기판
도 3은 패키지 기판의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 일례에 따른 패키지 기판(100A)은 배선기판(110), 배선기판(110)의 하측에 배치된 제1패시베이션층(120), 배선기판(110)의 상측에 배치된 제2패시베이션층(130), 및 제2패시베이션층(130)의 상측에 배치되며 관통부(140H)를 갖는 보강층(140)을 포함한다.
배선기판(110)은 절연층(111a, 111b), 절연층(111a, 111b)의 하측에 배치된 제1배선층(112a), 및 절연층(111a, 111b)의 상측에 배치된 제2배선층(112b)을 포함한다. 제1 및 제2배선층(112a, 112b)은 각각 제1 및 제2패드패턴(112aP, 112bP)을 포함한다. 제1 및 제2패시베이션층(120, 130)은 제1 및 제2패드패턴(112aP, 112bP) 각각의 적어도 일부에 대응되는 영역을 관통하는 제1 및 제2개구부(120h, 130h)를 각각 가진다. 필요에 따라서, 절연층(111a, 111b)의 내부에는 제3배선층(112c)이 더 배치될 수 있으며, 제3배선층(112c)은 제1 및 제2배선비아(113a, 113b)를 통하여 제1 및 제2배선층(112a, 112b)와 전기적으로 연결될 수 있다. 한편, 제1배선층(112a)의 상면은 절연층(111a, 111b)의 하면보다 상측에 위치한다. 예컨대, 제1배선층(112a)은 절연층(111a, 111b)의 하측에 매립되어 배치된다. 예를 들면, 배선기판(110)은 코어리스 형태의 박형의 기판일 수 있다.
이와 같이, 일례에 따른 패키지 기판(100A)은 코어리스 형태의 박형의 배선기판(110)을 이용할 수 있는 구조인바, 박형화가 가능하다. 그럼에도, 배선기판(110)의 양측에 제1 및 제2패시베이션층(120, 130)이 배치되며, 또한 제2패시베이션층(130) 상의 전자부품을 실장하기 위한 영역에 관통부(140H)를 갖는 보강층(140)이 더 배치되는 구조인바, 전자부품의 실장 영역만 얇게 하고 나머지 부분은 두께를 증가시킬 수 있으며, 그 결과 휨 강성을 개선할 수 있다. 따라서, 기판 공정 및 패키지 조립 공정에서의 설비 구동의 어려움을 개선할 수 있다. 또한, 기판의 워피지 제어 및 이를 적용한 패키지의 워피지 제어를 개선할 수 있다.
한편, 보강층(140)은 제2패시베이션층(130)의 상면 상에 배치되며 제2개구부(130h)를 노출시키는 제1관통부(141H)를 갖는 제1보강층(141), 및 제1보강층(141)의 상면 상에 배치되며 제1관통부(141H)를 노출시키는 제2관통부(142H)를 갖는 제2보강층(142)을 포함할 수 있다. 제2관통부(142H)의 폭은 제1관통부(141H)의 폭보다 클 수 있다. 예컨대, 관통부(140H)는 전자부품의 표면실장을 위한 다단 형태의 캐비티를 제공할 수 있다. 이와 같이, 보강층(140)의 다층으로 구성되며, 다단 형태의 캐비티를 갖는 구조인 경우, 공정 과정에서 단계적으로 보강층(140)의 두께를 높일 수 있으며, 따라서 공정 워피지 제어에 매우 효과적일 수 있다. 이러한 관점에서, 제1보강층(141)은 제2보강층(142)보다 두께가 두꺼울 수 있다. 예컨대, 제1보강층(141)은 공정 과정에서 배선기판(110)에 의한 비대칭을 해소시키기 위하여 상대적으로 두꺼운 두께로 형성될 수 있다. 다만, 이에 한정되는 것은 아니다.
한편, 보강층(140)은 서로 다른 종류의 재료를 포함하는 복수의 층일 수 있다. 예컨대, 제1 및 제2보강층(141, 142)은 서로 다른 종류의 재료를 포함할 수 있다. 반면, 제2보강층(142)은 제1패시베이션층(120)과 동일한 종류의 재료를 포함할 수 있다. 제1보강층(141)은 강성 유지를 위하여 적합한 종류의 재료를 포함할 수 있다. 제2보강층(142)은 공정 과정에서 제1패시베이션층(120)과 동시에 형성되어 대칭인 구성으로 이용될 수 있는바, 최외층에 적합한 종류의 재료를 포함할 수 있다. 따라서, 공정 워피지 제어에 매우 효과적일 수 있다.
여기서, 동일한 종류의 재료라는 것은 포함되는 절연수지의 종류가 동일하며, 동일한 종류의 무기필러 및/또는 유리섬유를 필요에 따라서 더 포함하는 것을 의미하며, 다만 구체적인 함량까지 동일한 경우를 의미하는 것은 아니다. 또한, 일부 첨가제 등에서 차이가 있는 경우를 포함하는 개념이다. 이러한 관점에서, 다른 종류의 재료라는 것은 포함되는 절연수지의 종류가 다르거나, 또는 절연수지의 종류가 같더라도 무기필러 및/또는 유리섬유가 어느 하나에는 포함되고 다른 하나에는 포함되지 않거나, 또는 무기필러 및/또는 유리섬유의 종류가 다른 경우를 의미하며, 다만 구체적인 함량이 다른 경우를 의미하지는 않는다. 또한, 일부 첨가제 등에서 차이가 있는 경우를 의미하지는 않는다.
한편, 보강층(140)은 제1보강층(141)의 상면 상에 배치되며 제2보강층(142)에 매립된 금속패턴(145)을 더 포함할 수 있다. 금속패턴(145)을 통하여 박형 기판의 강성 확보가 보다 유리할 수 있다. 금속패턴(145)은 배선기판(110)의 제1 내지 제3배선층(112a, 112b, 112c)과 전기적으로 절연된 더미패턴일 수 있으나, 이에 한정되는 것은 아니다.
한편, 제1패드패턴(112aP)은 하면이 절연층(111a, 111b)의 하면으로부터 노출되도록 절연층(111a, 111b)의 하측에 매립되어 배치될 수 있다. 이와 같이, 제1패드패턴(112aP)이 절연층(111a, 111b)의 하면에 매립된 구조인바, 제1패시베이션층(120)의 두께를 충분히 확보 할 수 있다. 따라서, 솔더볼과 같은 전기연결금속의 실장 불량을 낮출 수 있다.
한편, 제1패드패턴(112aP)의 하면 상에는 금속층(150)이 배치될 수 있으며, 금속층(150)은 절연층(111a, 111b)의 하면 상으로 적어도 일부가 연장될 수 있다. 금속층(150)은 제1패시베이션층(120)에 의하여 하면의 일부가 덮일 수 있으며, 제1개구부(120h)에 의하여 제1패시베이션층(120)으로부터 하면의 다른 일부가 노출될 수 있다. 예컨대, 금속층(150)의 폭은 제1패드패턴(112aP)의 폭보다 클 수 있다. 이와 같이, 금속층(150)이 더 배치되는 경우, 기판의 강성이 향상되어, 비대칭 형태의 박형 기판의 공정 워피지의 제어에 보다 효과적일 수 있다. 또한, 금속층(150)을 통하여 접속 신뢰성이 개선될 수 있는바, 기판의 실장성이 개선될 수 있다.
한편, 제1개구부(120h)에 의하여 제1패시베이션층(120)으로부터 노출된 금속층(150)의 하면의 다른 일부 상에는 제1표면처리층(160)이 배치될 수 있다. 제1표면처리층(160)은 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 제1표면처리층(160)을 통하여 솔더볼과 같은 전기연결금속의 접속 신뢰성이 더욱 개선될 수 있는바, 기판의 실장성이 더욱 개선될 수 있다.
한편, 제2배선층(112b)은 절연층(111a, 111b)의 상면 상에 돌출되어 배치될 수 있다. 제2배선층(112b)의 적어도 일부는 보강층(140)에 매립될 수 있다. 제2패드패턴(112bP)은 제2개구부(130h) 내에 배치될 수 있다. 제2개구부(130h)는 제2패드패턴(112bP)을 예컨대 NSMD(Non-Solder Mask Defined) 형태로 제2패시베이션층(130)으로부터 노출시킬 수 있다. 예컨대, 제2개구부(130h)는 제2패시베이션층(130)으로부터 제2패드패턴(112bP)의 상면 및 측면의 적어도 일부를 노출시킬 수 있다. 이 경우, 제2개구부(130h)는 절연층(111a, 111b)의 상면의 적어도 일부를 노출시킬 수 있다. 이 경우, 보강층(140)의 관통부(140H) 내에 전자부품이 안정적으로 실장되어 제2패드패턴(112bP)과 효과적으로 연결될 수 있다.
한편, 제2개구부(130h)에 의하여 제2패시베이션층(130)으로부터 노출된 제2패드패턴(112bP)의 상면 및 측면의 적어도 일부 상에는 제2표면처리층(165)이 배치될 수 있다. 예컨대, 제2표면처리층(165)은 제2개구부(130h) 내에 배치되어 제2패드패턴(112bP)의 상면 및 측면의 적어도 일부를 덮을 수 있다. 제2표면처리층(165)도 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다. 이 경우, 보강층(140)의 관통부(140H) 내에 전자부품이 보다 안정적으로 실장되어 제2패드패턴(112bP)과 보다 효과적으로 연결될 수 있다.
이하에서는 도면을 참조하여 일례에 따른 패키지 기판(100A)의 구성요소에 대하여 보다 자세히 설명한다.
배선기판(110)은 절연층(111a, 111b), 절연층(111a, 111b)의 하측에 배치된 제1배선층(112a), 및 절연층(111a, 111b)의 상측에 배치된 제2배선층(112b)을 포함한다. 제1 및 제2배선층(112a, 112b)은 각각 제1 및 제2패드패턴(112aP, 112bP)을 포함한다. 필요에 따라서, 절연층(111a, 111b)의 내부에는 제3배선층(112c)이 더 배치될 수 있으며, 제3배선층(112c)은 제1 및 제2배선비아(113a, 113b)를 통하여 제1 및 제2배선층(112a, 112b)와 전기적으로 연결될 수 있다. 한편, 제1배선층(112a)의 상면은 절연층(111a, 111b)의 하면보다 상측에 위치한다. 예컨대, 제1배선층(112a)은 절연층(111a, 111b)의 하측에 매립되어 배치된다. 예를 들면, 배선기판(110)은 코어리스 형태의 박형의 기판일 수 있다.
제1 및 제2절연층(111a, 111b)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 제1 및 제2절연층(111a, 111b)은 서로 동일한 종류의 재료를 포함할 수 있으며, 이 경우 공정에 따라서는 서로 경계가 불분명할 수 있다. 예컨대, 하나의 절연층으로 취급될 수 있다. 다만, 이에 한정되는 것은 아니며, 서로 다른 종류의 재료를 포함하는 경우뿐만 아니라, 서로 동일한 종류의 재료를 포함하는 경우에도 서로 경계가 존재할 수도 있다. 예컨대, 복수의 절연층으로 취급될 수도 있다. 제1절연층(111a)은 유리섬유를 포함하지 않을 수 있고, 제2절연층(111b)은 유리섬유를 포함할 수 있으며, 이 경우 제2절연층(111b)은 제1절연층(111a)보다 두께가 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3배선층(112a, 112b, 112c)의 재료로는 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 각각 AP(Additive Process), SAP(Semi Additive Process), MSAP(Modified Semi Additive Process), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 각각 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(ND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 필요에 따라서, 그라운드(GND) 패턴과 파워(PWR) 패턴은 서로 동일한 패턴일 수도 있다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다.
제1 및 제2배선비아(113a, 113b)의 재료로도 금속물질이 사용될 수 있으며, 이때 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등이 사용될 수 있다. 제1 및 제2배선비아(113a, 113b)도 각각 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 및 제2배선비아(113a, 113b)는 각각 금속물질로 완전히 충전될 수 있으며, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 서로 동일한 방향의 테이퍼 형상을 가질 수 있다. 제1 및 제2배선비아(113a, 113b) 역시 각각 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 제1 및 제2배선비아(113a, 113b)는 각각 신호 연결을 위한 배선비아, 그라운드 연결을 위한 배선비아, 파워 연결을 위한 배선비아 등을 포함할 수 있다. 한편, 필요에 따라서는, 그라운드 연결을 위한 배선비아와 파워 연결을 위한 배선비아는 동일한 배선비아일 수도 있다.
제1 및 제2패시베이션층(120, 130)은 배선기판(110)의 내부 구성을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2패시베이션층(120, 130)은 열경화성 수지를 포함할 수 있다. 예컨대, 제1 및 제2패시베이션층(120, 130)은 ABF일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 및 제2패시베이션층(120, 130) 각각 공지의 SR(Solder Resist)층일 수도 있다. 또한, 필요에 따라서는 PID(Photo Image-able Dielectric)를 포함할 수도 있다. 제1패시베이션층(120)은 제1패드패턴(112aP)에 대응되는 영역을 관통하는 제1개구부(120h)를 가진다. 제2패시베이션층(130)은 제2패드패턴(112bP)에 대응되는 영역을 관통하는 제2개구부(130h)를 가진다. 제1 및 제2개구부(120h, 130h)는 각각 복수 개일 수 있다. 예컨대, 제1 및 제2패드패턴(112aP, 112bP)의 수에 따라 그 수가 달라질 수 있다.
제1 및 제2보강층(141, 142)은 기판에 강성을 부여할 수 있다. 또한, 전자부품의 실장 영역을 제공할 수 있다. 제1 및 제2보강층(141, 142)은 각각 제1 및 제2관통부(141H, 142H)를 가진다. 제2관통부(142H)의 폭은 제1관통부(141H)의 폭보다 클 수 있다. 예컨대, 보강층(140)의 관통부(140H)는 전자부품의 표면실장을 위한 다단 형태의 캐비티를 제공할 수 있다. 제1 및 제2보강층(141, 142)은 절연물질을 포함할 수 있다. 이때, 제1 및 제2보강층(141, 142)은 서로 다른 종류의 재료를 포함할 수 있다. 예를 들면, 제1보강층(141)의 재료로는 프리프레그가 사용될 수 있다. 또한, 제2보강층(142)의 재료로는 ABF, SR, PID 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니다.
금속패턴(145)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 포함할 수 있다. 금속패턴(145)은 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층(143)과 이러한 시드층을 기초로 형성되며 상대적으로 두께가 더 두꺼운 전해 도금층(144)을 포함할 수 있다. 금속패턴(145)은 배선기판(110)의 제1 내지 제3배선층(112a, 112b, 112c)과 전기적으로 절연된 더미패턴일 수 있으나, 이에 한정되는 것은 아니다.
금속층(150)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 포함할 수 있다. 금속층(150)도 유사하게 AP, SAP, MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 동박인 시드층(151)과 이러한 시드층을 기초로 형성되며 상대적으로 두께가 더 두꺼운 전해 도금층(152)을 포함할 수 있다. 금속층(150)은 제1패드패턴(112aP)보다 넓게 형성되어 제1패시베이션층(120)에 적어도 일부가 매립될 수 있다.
제1 및 제2표면처리층(160, 165)은 귀금속과 같은 금속물질을 포함할 수 있다. 예를 들어, 표면처리층(112AP)은 전해 금도금, 무전해 금도금, OSP 또는 무전해 주석도금, 무전해 은도금, 무전해 니켈도금/치환금도금, DIG 도금, HASL 등에 의해 형성될 수 있다.
도 4은 도 3의 패키지 기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 변형 예에 따른 패키지 기판(100B)은 보강층(140)의 관통부(140H) 내에서 제2패시베이션층(130) 상에 배치되며 제2패드패턴(112bP)과 전기적으로 연결된 전자부품(170)을 더 포함한다. 필요에 따라서는, 제2패시베이션층(130) 상에 배치되며 관통부(140H)의 적어도 일부를 채우며 전자부품(170)의 적어도 일부를 덮는 몰딩재(180)를 더 포함할 수 있다. 또한, 제1패시베이션층(120) 상에 배치되며 제1패드패턴(112aP)과 전기적으로 연결된 전기연결금속(190)을 더 포함할 수 있다. 그 외에 다른 구성은 상술한 일례에 따른 패키지 기판(100A)에서와 동일한바, 이하에서는 추가된 구성에 대해서만 설명한다.
전자부품(170)은 공지의 능동부품 또는 수동부품일 수 있다. 능동부품으로는 다양한 종류의 집적회로 다이를 그 예로 들 수 있다. 예를 들면, 전자부품(170)은 휘발성 메모리(DRAM), 비-휘발성 메모리(ROM), 플래시 메모리 등의 메모리 다이일 수 있으며, 스택 메모리 다이일 수도 있으나, 이에 한정되는 것은 아니다. 수동부품으로는 칩 타입의 인덕터, 칩 타입의 캐패시터, 칩 타입의 비즈 등을 그 예로 들 수 있다. 전자부품(170)은 접속전극(170P)을 가질 수 있으며, 접속전극(170P)은 제2패드패턴(112bP)과 금속 와이어(170W)의 본딩을 통하여 전기적으로 연결될 수 있다. 금속 와이어(170W)를 통한 본딩은 제2표면처리층(165)과 연결될 수 있다. 접속전극(170P)은 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함할 수 있다. 금속 와이어(170W)도 구리(Cu), 금(Au) 등의 금속물질을 포함할 수 있다.
몰딩재(180)는 전자부품(170)을 보호할 수 있으며, 전자부품(170)을 고정시킬 수 있다. 몰딩재(180)의 재료로는 절연물질이 사용될 수 있으며, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들과 함께 유리섬유 및/또는 무기필러와 같은 보강재를 포함하는 재료, 예를 들면, 프리프레그, ABF 등이 사용될 수 있다. 필요에 따라서는, EMC(Epoxy Molding Compound)가 사용될 수도 있다.
전기연결금속(190)은 패키지 기판(100B)을 메인보드나 다른 인쇄회로기판에 표면실장 하기 위한 구성일 수 있다. 전기연결금속(190)은 구리(Cu)보다 융점이 낮은 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 예를 들면, 전기연결금속(190)은 솔더(solder)로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(190)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(190)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 기둥(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(190)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 설계 사항에 따라 충분히 변형이 가능하다.
도 5 내지 도 8은 도 3의 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 5를 참조하면, 먼저, 코어층(211)과 코어층(211)의 양면에 각각 복수의 금속박(212a, 212b)이 배치된 디테치 캐리어 필름(210)을 준비한다. 다음으로, 금속박(212b)을 시드층으로 이용하여 도금 공정으로 제1배선층(112a)을 형성한다. 이때, 디테치 캐리어 필름(210)의 하측에도 대응되는 구성(220)을 형성할 수 있으며, 이하에서도 마찬가지이다. 다음으로, 제1절연층(111a)을 형성하고, 도금 공정으로 제3배선층(112c)과 제1배선비아(113a)를 형성한다. 다음으로, 제2절연층(111b)을 형성하고, 도금 공정으로 제2배선층(112b)과 제2배선비아(113b)를 형성한다. 다음으로, 제2패시베이션층(130)을 형성한다.
도 6을 참조하면, 다음으로, 제2패드패턴(112bP)을 제2패시베이션층(130)으로부터 노출시키는 제2개구부(130h)를 형성한다. 다음으로, 제2패드패턴(112bP)에 제2표면처리층(165)을 형성한다. 다음으로, 드라이 필름(230)을 이용하여 제2패드패턴(112bP) 및 제2표면처리층(165)을 덮는다. 다음으로, 제1보강층(141)을 형성한다. 제1보강층(141)의 상면에는 금속박(143') 적층될 수 있다.
도 7을 참조하면, 다음으로, 디테치 캐리어 필름(210)으로부터 분리 공정을 수행한다. 이때, 금속박(212b)은 남아 있을 수 있다. 다음으로, 금속박(143', 212b)을 시드층으로 이용하여 도금 공정으로 도금층(144, 152)을 형성한다. 다음으로, 시드 에칭으로 시드층(143) 및 도금층(144)을 포함하는 금속패턴(145)과, 시드층(151)과 도금층(152)을 포함하는 금속층을 형성한다. 다음으로, 양자를 각각 제2보강층(142) 및 제1패시베이션층(120)으로 덮는다. 이를 통하여 공정 워피지 발란스를 제어할 수 있다. 다음으로, 제2보강층(142) 및 제1패시베이션층(120)에 각각 제2관통부(142H) 및 제1개구부(120h)를 형성한다. 제1개구부(120h)는 제1패드패턴(112aP)에 대응되는 영역의 제1패시베이션층(120)을 관통하여 금속층(150)을 노출시키도록 형성한다.
도 8을 참조하면, 다음으로, 드라이 필름(240)으로 제2보강층(142)을 덮으며 제2관통부(142H)를 채운다. 그 후, 도금 공정으로 제1표면처리층(160)을 형성한다. 다음으로, 드라이 필름(250)으로 하측을 막은 상태에서, 드라이 필름(240)을 제거하고, 제1보강층(141)을 관통하는 제1관통부(141H)를 형성한다. 다음으로, 드라이 필름(230, 250)을 제거하며, 관통부(140H)를 구현한다. 일련의 과정을 통하여, 상술한 일례에 따른 패키지 기판(100A)이 제조될 수 있다.
도 9는 패키지 기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 패키지 기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 패키지 기판(100C) 및 그 변형 예에 따른 패키지 기판(100D)은 일례에 따른 패키지 기판(100A) 및 그 변형 예에 따른 패키지 기판(100B) 대비 금속층(150)이 다른 배치 형태를 가진다. 다른 일례에서는, 금속층(150)은 제1개구부(120h) 내에서 제1개구부(120h)에 의하여 제1패시베이션층(120)으로부터 노출된 제1패드패턴(112aP)의 하면 상에 배치된다. 따라서, 금속층(150)의 폭은 오히려 제1패드패턴(112aP)의 폭보다 작을 수 있다. 제1개구부(120h) 내에서 금속층(150)의 하면 상에는 제1표면처리층(160)이 배치될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 11 및 도 12는 도 9의 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다
도 11을 참조하면, 상술한 도 5 및 도 6의 공정 후 박리 전에 제1보강층(141) 상에 배치된 금속박(143')을 시드층으로 이용하여 도금 공정으로 도금층(144)을 먼저 형성한다. 그 후 디테치 캐리어 필름으로부터 박리 공정을 수행한다. 다음으로, 시드 에칭으로 시드층(143)과 도금층(144)을 포함하는 금속패턴(145)을 형성한다. 이때, 금속박(212b)은 에칭으로 제거될 수 있으며, 경우에 따라서는 제1배선층(112a)의 하면도 일부 에칭으로 제거되어 제1배선층(112a)의 하면과 제1절연층(111a)의 하면이 단차를 가질 수도 있다. 다음으로, 제2보강층(142) 및 제1패시베이션층(120)을 형성한다. 이를 통하여 공정 워피지 발란스를 제어할 수 있다. 다음으로, 제2보강층(142) 및 제1패시베이션층(120)에 각각 제2관통부(142H) 및 제1개구부(120h)를 형성한다.
도 12를 참조하면, 다음으로, 드라이 필름(240)으로 제2보강층(142)을 덮으며 제2관통부(142H)를 채운다. 그 후, 도금 공정으로 시드층(151)과 도금층(152)을 포함하는 금속층(150)을 형성하고, 금속층(150) 상에 제1표면처리층(160)을 형성한다. 다음으로, 드라이 필름(250)으로 하측을 막은 상태에서, 드라이 필름(240)을 제거하고, 제1보강층(141)을 관통하는 제1관통부(141H)를 형성한다. 다음으로, 드라이 필름(230, 250)을 제거하며, 관통부(140H)를 구현한다. 일련의 과정을 통하여, 상술한 다른 일례에 따른 패키지 기판(100C)이 제조될 수 있다.
도 13은 패키지 기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 도 13의 패키지 기판의 변형 예를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 패키지 기판(100E) 및 그 변형 예에 따른 패키지 기판(100F)은 일례에 따른 패키지 기판(100A) 및 그 변형 예에 따른 패키지 기판(100B) 대비 제1배선층(112a)이 다른 배치 형태를 가진다. 다른 일례에서는, 제1절연층(111a)은 하측에 리세스부(111ar)를 가지며, 제1배선층(112a)의 적어도 일부는 리세스부(111ar)에 배치된다. 예를 들면, 제1패드패턴(112aP)은 리세스부(111ar)에 배치되며, 제1패드패턴(112aP)의 하면 및 측면의 적어도 일부는 리세스부(111ar)에 의하여 제1절연층(111a)으로부터 노출될 수 있다. 이를 통하여, 제1패시베이션층(120)의 두께를 충분히 확보 할 수 있다. 따라서, 솔더볼과 같은 전기연결금속의 실장 불량을 낮출 수 있다. 제1패시베이션층(120)은 리세스부(111ar)의 적어도 일부를 채울 수 있으며, 제1패드패턴(112aP)의 하면의 적어도 일부 및 측면의 적어도 일부를 덮을 수 있다. 따라서, 접합면적 증가로 제1절연층(111a) 및 제1패드패턴(112aP)과의 접합 신뢰성이 보다 개선될 수 있다. 제1개구부(120h) 내에서의 제1개구부(120h)에 의하여 제1패시베이션층(120)으로부터 노출된 제1패드패턴(112aP)의 하면의 다른 적어도 일부 상에는 제1표면처리층(160)이 배치될 수 있다. 예컨대, 금속층(150)은 생략될 수 있다. 그 외에 다른 내용은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15 및 도 16은 도 13의 패키지 기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 15를 참조하면, 상술한 도 5 및 도 6의 공정 후 박리 전에 제1보강층(141) 상에 배치된 금속박(143')을 시드층으로 이용하여 도금 공정으로 도금층(144)을 먼저 형성한다. 그 후 디테치 캐리어 필름으로부터 박리 공정을 수행한다. 다음으로, 시드 에칭으로 시드층(143)과 도금층(144)을 포함하는 금속패턴(145)을 형성한다. 이때, 금속박(212b)은 에칭으로 제거될 수 있으며, 경우에 따라서는 제1배선층(112a) 및 이에 포함되는 제1패드패턴(112aP)의 하면도 일부 에칭으로 제거되어 제1배선층(112a) 및 이에 포함되는 제1패드패턴(112aP)의 하면과 제1절연층(111a)의 하면이 단차를 가질 수도 있다. 다음으로, 제1보강층(141) 상에 금속패턴(145)을 덮는 드라이 필름(260)을 형성한다. 그 후, 레진 에칭으로 제1절연층(111a)에 제1패드패턴(112aP)의 하면 및 측면의 적어도 일부를 제1절연층(111a)으로부터 노출시키는 리세스부(111ar)를 형성한다. 다음으로, 드라이 필름(260)을 제거하고, 제2보강층(142) 및 제1패시베이션층(120)을 형성한다. 이를 통하여 공정 워피지 발란스를 제어할 수 있다. 다음으로, 제1패시베이션층(120)에 제1개구부(120h)를 형성한다.
도 16을 참조하면, 다음으로, 제2보강층(142)에 제2관통부(142H)를 형성한다. 다음으로, 드라이 필름(240)으로 제2보강층(142)을 덮으며 제2관통부(142H)를 채운다. 그 후, 도금 공정으로 제1표면처리층(160)을 형성한다. 다음으로, 드라이 필름(250)으로 하측을 막은 상태에서, 드라이 필름(240)을 제거하고, 제1보강층(141)을 관통하는 제1관통부(141H)를 형성한다. 다음으로, 드라이 필름(230, 250)을 제거하며, 관통부(140H)를 구현한다. 일련의 과정을 통하여, 상술한 다른 일례에 따른 패키지 기판(100E)이 제조될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 절연층, 상기 절연층의 하측에 배치된 제1배선층, 및 상기 절연층의 상측에 배치된 제2배선층을 포함하며, 상기 제1배선층이 제1패드패턴을 포함하고, 상기 제2배선층이 제2패드패턴을 포함하는, 배선기판;
    상기 절연층의 하면 상에 배치되며, 상기 제1패드패턴의 적어도 일부에 대응되는 영역을 관통하는 제1개구부를 갖는 제1패시베이션층;
    상기 절연층의 상면 상에 배치되며, 상기 제2패드패턴의 적어도 일부에 대응되는 영역을 관통하는 제2개구부를 갖는 제2패시베이션층; 및
    상기 제2패시베이션층 상에 배치되며, 상기 제2개구부를 노출시키는 관통부를 갖는 보강층; 을 포함하며,
    상기 제1배선층의 상면은 상기 절연층의 하면보다 상측에 위치하는,
    패키지 기판.
  2. 제 1 항에 있어서,
    상기 보강층은 상기 제2패시베이션층의 상면 상에 배치되며 상기 제2개구부를 노출시키는 제1관통부를 갖는 제1보강층, 및 상기 제1보강층의 상면 상에 배치되며 상기 제1관통부를 노출시키는 제2관통부를 갖는 제2보강층을 포함하며,
    상기 제2관통부의 폭은 상기 제1관통부의 폭보다 큰,
    패키지 기판.
  3. 제 2 항에 있어서,
    상기 보강층은 상기 제1보강층의 상면 상에 배치되며 상기 제2보강층에 매립된 금속패턴을 더 포함하며,
    상기 금속패턴은 상기 제2배선층과 전기적으로 절연된,
    패키지 기판.
  4. 제 2 항에 있어서,
    상기 제1보강층은 상기 제2보강층보다 두꺼운,
    패키지 기판.
  5. 제 2 항에 있어서,
    상기 제1 및 제2보강층은 서로 다른 종류의 재료를 포함하며,
    상기 제2보강층은 상기 제1패시베이션층과 동일한 종류의 재료를 포함하는,
    패키지 기판.
  6. 제 1 항에 있어서,
    상기 배선기판은 상기 절연층 내부에 매립되며 상기 제1 및 제2배선층 사이의 레벨에 배치되는 제3배선층, 상기 절연층 내부에 매립되며 상기 제1 및 제3배선층을 전기적으로 연결하는 제1배선비아, 및 상기 절연층 내부에 매립되며 상기 제2 및 제3배선층을 전기적으로 연결하는 제2배선비아를 더 포함하는,
    패키지 기판.
  7. 제 1 항에 있어서,
    상기 제1패드패턴은 하면이 상기 절연층의 하면으로부터 노출되도록 상기 절연층의 하측에 매립되어 배치된,
    패키지 기판.
  8. 제 7 항에 있어서,
    상기 제1패드패턴의 하면 및 상기 절연층의 하면 상에 배치되며, 상기 제1패시베이션층에 의하여 하면의 일부가 덮이며, 상기 제1개구부에 의하여 상기 제1패시베이션층으로부터 하면의 다른 일부가 노출된 금속층; 을 더 포함하며,
    상기 금속층의 폭은 상기 제1패드패턴의 폭보다 큰,
    패키지 기판.
  9. 제 8 항에 있어서,
    상기 제1개구부에 의하여 상기 제1패시베이션층으로부터 노출된 상기 금속층의 하면의 다른 일부 상에 배치된 제1표면처리층; 을 더 포함하며,
    상기 금속층의 폭은 상기 제1표면처리층의 폭보다 큰,
    패키지 기판.
  10. 제 7 항에 있어서,
    상기 제1개구부 내에 배치되며, 상기 제1개구부에 의하여 상기 제1패시베이션층으로부터 노출된 상기 제1패드패턴의 하면의 적어도 일부 상에 배치된 금속층; 을 더 포함하는,
    패키지 기판.
  11. 제 10 항에 있어서,
    상기 제1개구부 내에 배치되며, 상기 금속층의 하면 상에 배치된 제1표면처리층; 을 더 포함하는,
    패키지 기판.
  12. 제 1 항에 있어서,
    상기 절연층은 하측에 리세스부를 가지며, 상기 제1패드패턴은 상기 리세스부 내에 배치되며, 상기 제1패드패턴의 하면 및 측면의 적어도 일부는 상기 리세스부에 의하여 상기 절연층으로터 노출되며,
    상기 제1패시베이션층은 상기 리세스부의 적어도 일부를 채우며, 상기 제1패드패턴의 하면의 적어도 일부 및 측면의 적어도 일부를 덮는,
    패키지 기판.
  13. 제 12 항에 있어서,
    상기 제1개구부 내에 배치되며, 상기 제1개구부에 의하여 상기 제1패시베이션층으로부터 노출된 상기 제1패드패턴의 하면의 다른 적어도 일부 상에 배치된 제1표면처리층; 을 더 포함하는,
    패키지 기판.
  14. 제 1 항에 있어서,
    상기 제2배선층은 상기 절연층의 상면 상에 돌출되어 배치되며,
    상기 제2배선층의 적어도 일부는 상기 보강층에 매립된,
    패키지 기판.
  15. 제 14 항에 있어서,
    상기 제2패드패턴은 상기 제2개구부 내에 배치되며,
    상기 제2개구부는 상기 제2패시베이션층으로부터 상기 제2패드패턴의 상면 및 측면의 적어도 일부를 노출시키며,
    상기 제2개구부는 상기 제2패시베이션층으로부터 상기 절연층의 상면의 적어도 일부를 노출시키며,
    상기 제2개구부 내에서 상기 제2패드패턴의 상면 및 측면의 적어도 일부는 제2표면처리층으로 덮인,
    패키지 기판.
  16. 제 1 항에 있어서,
    상기 관통부 내에서 상기 제2패시베이션층 상에 배치되며, 상기 제2패드패턴과 전기적으로 연결된 전자부품; 을 더 포함하는,
    패키지 기판.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023128729A1 (ko) * 2022-01-03 2023-07-06 엘지이노텍 주식회사 회로 기판

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021093417A (ja) * 2019-12-09 2021-06-17 イビデン株式会社 プリント配線板、及び、プリント配線板の製造方法
KR20230172910A (ko) * 2022-06-16 2023-12-26 삼성전기주식회사 인쇄회로기판
CN117747436A (zh) * 2022-09-15 2024-03-22 鹏鼎控股(深圳)股份有限公司 封装基板结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626270B2 (en) * 2006-04-19 2009-12-01 Phoenix Precision Technology Corporation Coreless package substrate with conductive structures
KR20110104395A (ko) * 2010-03-16 2011-09-22 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI308382B (en) * 2006-07-25 2009-04-01 Phoenix Prec Technology Corp Package structure having a chip embedded therein and method fabricating the same
TWI452661B (zh) * 2007-01-30 2014-09-11 線路直接連接晶片之封裝結構
KR102194722B1 (ko) * 2014-09-17 2020-12-23 삼성전기주식회사 패키지 기판, 패키지 기판의 제조 방법 및 이를 포함하는 적층형 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7626270B2 (en) * 2006-04-19 2009-12-01 Phoenix Precision Technology Corporation Coreless package substrate with conductive structures
JP5410660B2 (ja) * 2007-07-27 2014-02-05 新光電気工業株式会社 配線基板及びその製造方法と電子部品装置及びその製造方法
KR20110104395A (ko) * 2010-03-16 2011-09-22 엘지이노텍 주식회사 인쇄회로기판 및 그 제조방법
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023128729A1 (ko) * 2022-01-03 2023-07-06 엘지이노텍 주식회사 회로 기판

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