KR20210073802A - 전자부품 내장기판 - Google Patents

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KR20210073802A
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박제상
오창열
정상호
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Abstract

본 개시는 제1면 및 상기 제1면의 반대측인 제2면을 갖는 절연바디와, 상기 제1면으로부터 일면이 노출되도록 상기 절연바디에 매립된 제1배선층, 및 상기 제2면 상에 돌출되도록 상기 절연바디 상에 배치된 제2배선층을 포함하며, 상기 제1면으로부터 상기 제2면을 향하여 상기 절연바디의 일부를 관통하며 스타퍼층을 바닥면으로 갖는 캐비티를 갖는, 코어기판; 상기 캐비티 내의 상기 스타퍼층 상에 배치된 전자부품; 상기 코어기판 및 상기 전자부품 각각의 적어도 일부를 덮는 제1절연재; 및 상기 제1절연재 상에 배치된 제3배선층; 을 포함하는, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{SUBSTRATE WITH ELECTRONIC COMPONENT EMBEDDED THEREIN}
본 개시는 전자부품 내장기판에 관한 것이다.
최근 5G 시대가 도래하면서 스마트폰 메인보드에 실장해야 될 부품의 수가 증가하는 추세이다. 또한, 기존 4G LTE 통신과의 호환성을 유지하면서 5G 통신을 위한 안테나, 베이스밴드(Baseband) 모뎀 등의 부품을 메인보드에 추가로 실장할 공간 확보가 필요한 상황이다. 이에, 각 부품의 소형화 외에도, 기존 부품을 SiP(System in Package) 형태로 모듈화함으로써 소형화하는 것이 고려되고 있다.
본 개시의 여러 목적 중 하나는 비대칭 구조임에도 휨을 감소시킬 수 있는 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 SiP 형태로 모듈화 및 소형화가 가능한 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 상하 반전된 형태의 코어리스 기판을 코어기판으로 이용하여 전자부품 내장기판을 구현하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 다른 하나는 전자부품 내장기판 상에 부품을 실장하여 모듈화 구조를 도입하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 전자부품 내장기판은 제1면 및 상기 제1면의 반대측인 제2면을 갖는 절연바디와, 상기 제1면으로부터 일면이 노출되도록 상기 절연바디에 매립된 제1배선층, 및 상기 제2면 상에 돌출되도록 상기 절연바디 상에 배치된 제2배선층을 포함하며, 상기 제1면으로부터 상기 제2면을 향하여 상기 절연바디의 일부를 관통하며 스타퍼층을 바닥면으로 갖는 캐비티를 갖는, 코어기판; 상기 캐비티 내의 상기 스타퍼층 상에 배치된 전자부품; 상기 코어기판 및 상기 전자부품 각각의 적어도 일부를 덮는 제1절연재; 및 상기 제1절연재 상에 배치된 제3배선층; 을 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 비대칭 구조임에도 휨을 감소시킬 수 있는 전자부품 내장기판을 제공할 수 있다.
본 개시의 여러 목적 중 다른 일 효과로서 SiP 형태로 모듈화 및 소형화가 가능한 전자부품 내장기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 5 내지 도 8은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 전자부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 전자부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 전자부품(1020) 및/또는 네트워크 관련 전자부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 메인보드(1110)가 수용되어 있으며, 이러한 메인보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 메인보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 반도체 패키지(1121)는 다층 인쇄회로기판 내에 전자부품이 내장된 형태, 및/또는 전자부품이 표면실장 된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도면을 참조하면, 일례에 따른 전자부품 내장기판(100)은 코어기판(110), 전자부품(120), 절연재(130, 140), 배선층(132, 142), 접속비아층(133, 143), 패시베이션층(150, 160), 및 전기연결금속(170)을 포함한다. 코어기판(110)은 제1절연층(111a), 제1절연층(111a)의 상면으로부터 상면이 노출되도록 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 하면 상에 돌출되도록 배치된 제2배선층(112b), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 연결하는 제1접속비아층(113a), 제1절연층(111a)의 하면 상에 배치되며 제2배선층(112b)을 매립하는 제2절연층(111b), 제2절연층(111b)의 하면 상에 돌출되도록 배치된 제3배선층(112c), 및 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 연결하는 제2접속비아층(113b)을 포함한다. 코어기판(110)은 제1절연층(111a)을 관통하되 제2절연층(111b)은 관통하지 않는 캐비티(110H)를 가진다. 캐비티(110H)는 스타퍼층(115)을 바닥면으로 가진다. 제1 및 제2절연층(111a, 111b)은 코어기판(110)의 절연바디로 제공된다.
전자부품(120)은 캐비티(110H) 내의 스타퍼층(115) 상에 배치된다. 제1절연재(130)는 코어기판(110) 및 전자부품(120) 각각의 적어도 일부를 덮는다. 제4배선층(132)은 제1절연재(130) 상에 배치된다. 제2절연재(140)는 제1절연재(130) 상에 배치되어 제4배선층(132)을 매립한다. 제5배선층(142)은 제2절연재(140) 상에 배치된다. 제1패시베이션층(150)은 제2절연층(111b)의 하면 상에 배치되며, 제3배선층(112c)의 일부를 노출시키는 제1개구를 복수개 가진다. 제2패시베이션층(160)은 제2절연재(140)의 상면 상에 배치되며, 제5배선층(142)의 일부를 노출시키는 제2개구를 복수개 가진다. 전기연결금속(170)은 제1패시베이션층(150)의 제1개구 상에 각각 배치되며, 각각 노출된 제3배선층(112c)과 연결된다.
상술한 바와 같이, 최근 5G 시대가 도래하면서 스마트폰의 메인보드에 실장해야 할 부품의 수가 증가하는 추세이다. 또한, 기존 4G LTE 통신과의 호환성을 유지하면서 5G 통신을 위한 안테나, 베이스밴드 모뎀 등의 부품을 메인보드에 추가로 실장할 공간 확보가 필요한 상황이다. 이에, 각 부품의 소형화 외에도, 기존 부품을 SiP 형태로 모듈화함으로써 소형화하는 것이 고려되고 있다. SiP 모듈화를 위한 구조로는, 예를 들면, IC를 내장한 기판 위에 수동소자를 실장하여 하나의 모듈로 제작하는 것을 고려해볼 수 있다. 이때, IC를 기판에 내장하는 구조로는, 예를 들면, 4층 코어기판을 제작하고 그 중의 일부 층에 비관통형 캐비티를 형성하고 IC를 내장한 후 상부로만 절연 층과 회로 층을 형성하는 구조를 고려해볼 수 있다.
다만, 이러한 비관통형 캐비티를 갖는 코어기판을 통하여 전자부품 내장기판을 제조하는 경우, 코어기판의 한쪽으로만 절연층을 형성하는바, 원자재 자체의 경화 수축으로 인하여 지속적으로 기판의 상부에만 응력이 누적될 수 있다. 이 경우, 코어기판 하부에 보강재 역할을 하는 캐리어를 부착하여 공정 진행 중에 발생하는 휨을 어느 정도 억제할 수는 있으나, 제조 공정 완료 단계에서 캐리어를 탈착하게 되면 응력이 발현되면서 결과적으로 스마일 휨이 나타날 수 있다.
반면, 일례에 따른 전자부품 내장기판(100)은 상하 반전된 형태의 코어리스 기판을 코어기판(110)으로 이용한다. 예를 들면, 코어기판(110)은 제1절연층(111a) 상에 빌드업을 위하여 제2절연층(111b)이 형성된 다층 기판 형태일 수 있으며, 이때 매립패턴인 제1배선층(112a)이 상부를 향하도록 배치될 수 있다. 이 경우, 제1배선층(112a)이 매립된 반대 방향으로 휨이 발생하게 된다. 이러한 코어기판(110)을 전자부품(120) 내장을 위하여 이용하는 경우, 전자부품(120) 내장 후 한쪽으로만 절연층을 형성하더라도, 결과적으로 응력이 상쇄되어, 완제품의 관점에서는 휨이 감소될 수 있다. 응력 상쇄에 대해서는 후술하는 제조 공정을 참조한다.
이하, 도면을 참조하여 일례에 따른 전자부품 내장기판(100)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
코어기판(110)은 구체적인 재료에 따라 전자부품 내장기판(100)의 강성을 보다 개선시킬 수 있으며, 제1절연재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 코어기판(110)은 제1 내지 제3배선층(112a, 112b, 112c)과 제1 및 제2접속비아층(113a, 113b)를 포함하는바, 다양한 회로 설계가 가능하며, 상하 전기적 연결 경로도 제공할 수 있다. 또한, 코어기판(110)은 전자부품(120)의 비활성면보다 하위 레벨에에 배치되는 제3배선층(112c)을 포함하는바, 이를 통하여 백사이드 배선층을 쉽게 제공할 수 있다. 코어기판(110)은 도면에 도시한 것 보다 다층으로 구성될 수도 있으며, 예를 들면, 제2절연층(111b)의 하측으로 절연층과 배선층과 접속비아층이 필요한 층수에 따라서 더 배치될 수 있다.
코어기판(110)은 바닥면으로 스타퍼층(115)이 배치된 캐비티(110H)를 가진다. 캐비티(110H)는 제1절연층(111a)의 상면으로부터 하면을 향하여 제1절연층(111a)을 관통하록 형성된다. 캐비티(110H)는 스타퍼층(115)의 위치에 따라서 깊이가 달라질 수 있다. 예를 들면, 일례에서는, 캐비티(110H)는 제2절연층(111b)을 관통하지 않는다. 캐비티(110H)는 상측에서 하측으로 향할수록 단면의 폭이 좁아지는 테이퍼진 프로파일을 가질 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2절연층(111a, 111b)의 재료로는 각각 절연물질이 사용될 수 있는데, 이때 절연물질로는 RCC(Resin Coated Copper)의 절연재가 이용될 수 있다. 다만, 이에 한정되는 것은 아니며, 이와 별개로, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수도 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 휨 제어에 보다 효과적일 수 있다. 제1절연층(111a)의 두께는 제2절연층(111b)의 두께보다 두꺼울 수 있다. 제1 및 제2절연층(111a, 111b)은 서로 동일한 재료를 포함할 수 있고, 또는 다른 재료를 포함할 수도 있다. 제1 및 제2절연층(111a, 111b)은 경계가 분명할 수도 있고, 일체화되어 경계 구분이 그 자체로는 어려울 수도 있다.
제1 내지 제3배선층(112a, 112b, 112c)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴 및 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 제1 내지 제3배선층(112a, 112b, 112c)은 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1배선층(112a)의 상면은 제1절연층(111a)의 상면과 단차(h2)를 가질 수 있다. 예를 들면, 제1배선층(112a)의 상면은 제1절연층(111a)의 상면보다 하위 레벨에 위치할 수 있다.
제1 및 제2접속비아층(113a, 113b)은 제1 및 제2절연층(111a, 111b)을 각각 관통하며, 제1 내지 제3배선층(112a, 112b, 112c)을 연결한다. 제1 및 제2접속비아층(113a, 113b)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제1 및 제2접속비아층(113a, 113b)은 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 제1 및 제2접속비아층(113a, 113b)의 접속비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1접속비아층(113a)은 제1배선층(112a)의 일부가 비아홀 형성을 위한 스타퍼로 역활할 수 있는바, 제1접속비아층(113a) 각각의 접속비아는 상면으로부터 하면으로 갈수록 단면의 폭이 넓어지는 테이퍼진 프로파일을 가질 수 있다. 제2접속비아층(113b)은 제2배선층(112b)의 일부가 비아홀 형성을 위한 스타퍼로 역활할 수 있는바, 제2접속비아층(113b) 각각의 접속비아는 상면으로부터 하면으로 갈수록 단면의 폭이 넓어지는 테이퍼진 프로파일을 가질 수 있다. 제1 및 제2접속비아층(113a, 113b)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1접속비아층(113a)은 제2배선층(112b)과 동일한 도금 공정으로 동시에 형성되어, 경계 없이 일체화될 수 있다. 제2접속비아층(113b)은 제3배선층(112c)과 동일한 도금 공정으로 동시에 형성되어, 경계 없이 일체화될 수 있다.
스타퍼층(115)은 제1절연층(111a)의 하면 상에 배치되며, 제2절연층(111b)으로 덮인다. 스타퍼층(115)은 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 스타퍼층(115)은 제2배선층(112b)과 동일한 도금 공정으로 동시에 형성될 수 있으며, 따라서 제2배선층(112b)과 동일 레벨에 배치되며, 동일한 금속 물질, 예컨대 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 포함할 수 있다. 스타퍼층(115)은 캐비티(110H)에 의하여 제1절연층(111a)으로부터 노출된 중앙 영역, 및 중앙 영역을 둘러싸며 제1절연층(111a)으로 덮인 테두리 영역을 가진다. 중앙 영역은 캐비티(110H) 형성 과정에서 일부 제거될 수 있으며, 따라서 중앙 영역의 두께가 테두리 영역의 두께보다 얇을 수 있다. 즉, 양자는 단차(h1)를 가질 수 있다.
전자부품(120)은 리세스(110H) 내에 배치된다. 전자부품(120)의 백면은 공지의 접착제, 예를 들면, DAF(Die Attach Film)과 같은 접착제를 통하여 스타퍼층(115)에 부착될 수 있다. 전자부품(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC일 수 있다. 예를 들면, 전자부품(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC(application-specific IC) 등의 로직 등일 수도 있다. 한편, 전자부품(120)은 칩 형태의 수동부품일 수도 있다.
전자부품(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있다. 전자부품(120)의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 바디의 활성면에는 접속패드(120P)가 배치될 수 있다. 접속패드(120P)는 전자부품(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 구리(Cu) 알루미늄(Al) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디의 활성면 상에는 접속패드(120P)의 적어도 일부를 덮으며 적어도 일부를 노출시키는 패시베이션막이 배치될 수 있다. 패시베이션막은 산화막 또는 질화막일 수 있으며, 이들의 이중층일 수도 있다. 기타 필요한 위치에 절연막 등이 더 배치될 수 있다. 전자부품(120)은 베어 다이(Bare die)일 수 있으나, 이에 한정되는 것은 아니며, 재배선 영역을 갖는 패키지드 다이(Packaged die)일 수도 있다.
제1 및 제2절연재(130, 140)는 코어기판(110) 및 전자부품(120) 상에 순차적으로 라미네이트된 것일 수 있다. 제1절연재(130)는 코어기판(110) 및 전자부품(120) 각각의 적어도 일부를 덮을 수 있다. 또한, 제1절연재(130)는 캐비티(110H) 의 적어도 일부를 채울 수 있다. 제1 및 제2절연재(130, 140)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, 제1 및 제2절연재(130, 140)로 감광성 절연수지를 사용할 수도 있다. 제1 및 제2절연재(130, 140)는 서로 동일한 재료를 포함할 수 있고, 또는 다른 재료를 포함할 수도 있다. 제1 및 제2절연재(130, 140)는 경계가 분명할 수도 있고, 일체화되어 경계 구분이 그 자체로는 어려울 수도 있다. 필요에 따라서, 제2절연재(140) 상에는 추가적으로 절연재가 더 형성될 수 있으며, 이 경우 후술하는 배선층과 접속비아층도 추가적으로 형성된 절연재의 층수에 따라서 더 형성될 수 있다. 필요에 따라서, 제2절연재(140)는 생략될 수도 있으며, 이 경우 후술하는 제5배선층(142)과 제4접속비아층(143)도 생략될 수 있다.
제4 및 제5배선층(132, 142)은 각각 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제4 및 제5배선층(132, 142)도 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴 및 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 제4 및 제5배선층(142, 152)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
제3 및 제4접속비아층(133, 143)은 제1 및 제2절연재(130, 140)를 각각 관통한다. 제3접속비아층(133)은 제4배선층(132)을 전자부품(120)의 접속패드(120P)와 연결한다. 또한, 제3접속비아층(133)은 제1 및 제4배선층(112a, 132)을 연결한다. 제4접속비아층(143)은 제4 및 제5배선층(132, 142)을 연결한다. 제3 및 제4접속비아층(133, 143)도 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 제3 및 제4접속비아층(133, 143)도 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 제3 및 제4접속비아층(133, 143)은 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제3접속비아층(133)은 접속패드(120P) 및/또는 제1배선층(112a)의 일부가 비아홀 형성을 위한 스타퍼로 역활할 수 있는바, 제3접속비아층(133) 각각의 접속비아는 제1 및 제2접속비아층(113a, 113b)과는 반대로 상면으로부터 하면으로 갈수록 단면의 폭이 좁아지는 테이퍼진 프로파일을 가질 수 있다. 제4접속비아층(143)은 제4배선층(132)의 일부가 비아홀 형성을 위한 스타퍼로 역활할 수 있는바, 제4접속비아층(143) 각각의 접속비아는 제1 및 제2접속비아층(113a, 113b)과는 반대로 상면으로부터 하면으로 갈수록 단면의 폭이 좁아지는 테이퍼진 프로파일을 가질 수 있다. 제3 및 제4접속비아층(133, 143)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제3접속비아층(133)은 제4배선층(132)과 동일한 도금 공정으로 동시에 형성되어, 경계 없이 일체화될 수 있다. 제4접속비아층(143)은 제5배선층(142)과 동일한 도금 공정으로 동시에 형성되어, 경계 없이 일체화될 수 있다.
제1패시베이션층(150)은 부가적인 구성으로 제3배선층(112c)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1패시베이션층(150)은 제2절연층(111b)의 하면 상에 배치되어 제3배선층(112c)의 적어도 일부를 덮을 수 있으며, 제3배선층(112c)의 일부를 각각 노출시키는 제1개구를 복수 개로 가질 수 있다. 제1패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 또는, SR(Solder Resist)가 사용될 수도 있다.
제2패시베이션층(160)은 부가적인 구성으로 제5배선층(142)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제2패시베이션층(160)은 제2절연재(140)의 상면 상에 배치되어 제5배선층(142)의 적어도 일부를 덮을 수 있으며, 제5배선층(142)의 일부를 각각 노출시키는 제2개구를 복수 개로 가질 수 있다. 제2패시베이션층(160)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 또는, SR이 사용될 수도 있다.
전기연결금속(170)은 제1패시베이션층(150)의 제1개구 상에 각각 배치된다. 전기연결금속(170)은 노출된 제3배선층(112c)과 각각 연결된다. 전기연결금속(170)은 전자부품 내장기판(100)을 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 전자부품 내장기판(100)은 전기연결금속(170)을 통하여 전자기기의 메인보드나 다른 BGA(Ball Grid Array) 기판 등에 실장될 수 있다. 전기연결금속(170)은 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 설계 사항에 따라 변형이 가능하다.
제2패시베이션층(160) 상에는 부품(210)이 더 배치될 수 있다. 부품(210)은 각각 접속부재(220)를 통하여 제2패시베이션층(160) 상에 표면실장 형태로 배치될 수 있다. 부품(210)은 능동부품 및/또는 수동부품일 수 있다. 능동부품으로는 전자부품(120)에 대하여 설명한 상술한 IC 등을 그 예로 들 수 있다. 수동부품으로는 MLCC(Multi-Layer Ceramic Capacitor)와 같은 칩 형태의 커패시터, PI(Power Inductor)와 같은 칩 형태의 인덕터 등을 그 예로 들 수 있다. 접속부재(220)는 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등을 포함할 수 있다. 필요에 따라서, 제2패시베이션층(160) 상에는 부품(210)을 덮는 몰딩재(230)가 더 배치될 수 있으며, 몰딩재(230)는 공지의 EMC(Epoxy Molding Compound)일 수 있으나, 이에 한정되는 것은 아니다. 부품(210)이 더 배치되는 경우, 전자부품 내장기판(100)은 SiP로 활용될 수 있다.
한편, 일례에 따른 전자부품 내장기판(100)은 복수의 캐비티(110H)를 가질 수 있으며, 이때 각각의 캐비티(110H)에 상술한 스타퍼층(115)이 적용될 수 있다. 각각의 캐비티(110H)에는 동일하거나 서로 다른 전자부품이 각각 배치될 수 있다.
도 5 내지 도 8은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도다.
도 5를 참조하면, 먼저, 코어기판(110)을 준비한다. 코어기판(110)은 코어리스 공정을 통하여 제조될 수 있다. 예를 들면, 디테치 캐리어 상에 도금 공정으로 제1배선층(112a)을 형성하고, RCC 등을 이용하여 제1절연층(111a)을 라미네이션 한 후, 비아홀 가공 후 도금 공정으로 스타퍼층(115)과 제2배선층(112b)과 제1접속비아층(113a)을 형성하고, RCC 등을 이용하여 제1절연층(111a) 상에 제2절연층(111b)을 라미네이션 한 후, 비아홀 가공 후 도금 공정으로 제3배선층(112c)과 제2접속비아층(113b)을 형성하는 방법으로 준비할 수 있다. 이때, 제2절연층(111b)을 형성할 때 제2절연층(111b)의 경화 수축에 의하여 응력(S1)이 발생할 수 있다. 일례에서는 응력(S1)이 후술하는 응력(S2~S4)과 상쇄되도록 제조된 코어기판(110)을 디테치 캐리어에서 분리한 후 상하 반전하여 이용한다. 다음으로, 휨 제어를 위하여 코어기판(110)을 캐리어(300) 상에 부착한다. 이때, 코어기판(110)과 캐리어(300) 사이에는 ABF 등으로 형성된 제1패시베이션층(150)이 배치될 수 있다. 그 후, 샌드 블라스트 등의 공정으로 리세스(110H)를 형성한다.
도 6을 참조하면, 다음으로, 리세스(110H)에 전자부품(120)을 배치한다. 전자부품(120)은 페이스-업 형태로 배치될 수 있다. 예를 들면, DAF 등의 접착제(125)로 전자부품(120)의 백면을 스타퍼층(115)에 부착할 수 있다. 다음으로, 코어기판(110)과 전자부품(120) 상에 프리프레그나 ABF 등을 이용하여 제1절연재(130)를 라미네이션 한 후, 비아홀 가공 후 도금 공정으로 제4배선층(132)과 제3접속비아층(133)을 형성한다. 이때, 상부에는 제1절연재(130)의 경화 수축에 의한 응력(S2)이 발생할 수 있으며, 다만 휨은 캐리어(300)에 의하여 억제될 수 있다.
도 7을 참조하면, 다음으로, 제1절연재(130) 상에 프리프레그나 ABF의 라미네이션 등으로 제2절연재(140)를 형성하고, 비아홀 가공 후 도금 공정으로 제5배선층(142)과 제4접속비아층(143)을 형성한다. 이때, 상부에는 제2절연재(140)의 경화 수축에 의한 응력(S3)이 발생할 수 있다. 응력(S3)에 의한 휨도 캐리어(300)에 의하여 억제될 수 있다. 다음으로, 제2절연재(140) 상에 ABF 라미네이션 등의 방법으로 제2패시베이션층(160)을 형성한다. 이때, 상부에는 제2패시베이션층(160)의 경화 수축에 의한 응력(S4)이 발생할 수 있다. 응력(S4)에 의한 휨도 캐리어(300)에 의하여 억제될 수 있다.
도 8을 참조하면, 다음으로, 캐리어(300)를 분리한다. 이때, 저장된 응력(S1~S4)에 의하여 휨 발생할 수 있으나, 일례에서는 하부의 응력(S1)과 상부의 응력(S2~S4)이 어느 정도 상쇄되어, 발생되는 휨이 감소할 수 있다. 다음으로, 제1 및 제2패시베이션층(150, 160)에 각각 제1 및 제2개구를 형성한다. 필요에 따라서는, 전기연결금속(170)을 더 형성한다. 필요에 따라서는, 접속부재(220)를 통하여 부품(210)을 더 실장하며, 몰딩재(230)로 덮는다. 일련의 과정을 통하여 상술한 일례에 따른 전자부품 내장기판(100)이 제조될 수 있다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (15)

  1. 제1면 및 상기 제1면의 반대측인 제2면을 갖는 절연바디와, 상기 제1면으로부터 일면이 노출되도록 상기 절연바디에 매립된 제1배선층, 및 상기 제2면 상에 돌출되도록 상기 절연바디 상에 배치된 제2배선층을 포함하며, 상기 제1면으로부터 상기 제2면을 향하여 상기 절연바디의 일부를 관통하며 스타퍼층을 바닥면으로 갖는 캐비티를 갖는, 코어기판;
    상기 캐비티 내의 상기 스타퍼층 상에 배치된 전자부품;
    상기 코어기판 및 상기 전자부품 각각의 적어도 일부를 덮는 제1절연재; 및
    상기 제1절연재 상에 배치된 제3배선층; 을 포함하는,
    전자부품 내장기판.
  2. 제 1 항에 있어서,
    상기 코어기판은 상기 제1면을 갖는 제1절연층, 상기 제1절연층의 상기 제1면의 반대측 면 상에 돌출되도록 상기 제1절연층 상에 배치된 제4배선층, 및 상기 제1절연층의 상기 제1면의 반대측 면 상에 배치되며 상기 제1절연층과 마주하는 면의 반대측 면으로 상기 제2면을 갖는 제2절연층을 포함하며,
    상기 절연바디는 상기 제1 및 제2절연층을 포함하며,
    상기 제1배선층은 상기 제1절연층에 매립되며,
    상기 제4배선층은 상기 제2절연층에 매립된,
    전자부품 내장기판.
  3. 제 2 항에 있어서,
    상기 코어기판은 상기 제1절연층을 관통하며 상기 제1 및 제4배선층을 연결하는 제1접속비아층, 및 상기 제2절연층을 관통하며 상기 제2 및 제4배선층을 연결하는 제2접속비아층을 더 포함하며,
    상기 제1 및 제2접속비아층 각각의 접속비아는 상기 제1면으로부터 상기 제2면을 향하는 방향으로 단면의 폭이 넓어지는 테이퍼진 프로파일을 갖는,
    전자부품 내장기판.
  4. 제 3 항에 있어서,
    상기 제1절연재를 관통하며, 상기 제3배선층을 상기 전자부품 및 상기 제1배선층과 각각 연결하는 제3접속비아층; 을 더 포함하며,
    상기 제3접속비아층의 접속비아는 상기 제1 및 제2접속비아층 각각의 접속비아와 반대 방향으로 테이퍼진 프로파일을 갖는,
    전자부품 내장기판.
  5. 제 2 항에 있어서,
    상기 캐비티는 상기 제1절연층을 관통하되 상기 제2절연층은 관통하지 않는,
    전자부품 내장기판.
  6. 제 5 항에 있어서,
    상기 스타퍼층은 상기 제4배선층과 동일 레벨에 배치되며,
    상기 스타퍼층은 상기 제4배선층과 동일한 금속물질을 포함하는,
    전자부품 내장기판.
  7. 제 6 항에 있어서,
    상기 스타퍼층은 상기 캐비티에 의하여 상기 제1절연층으로부터 노출된 제1영역, 및 상기 제1영역을 둘러싸며 상기 제1절연층으로 덮인 제2영역을 가지며,
    상기 제1영역의 두께는 상기 제2영역의 두께보다 얇은,
    전자부품 내장기판.
  8. 제 6 항에 있어서,
    상기 제2배선층은 상기 스타퍼층보다 하위 레벨에 배치된,
    전자부품 내장기판.
  9. 제 6 항에 있어서,
    상기 전자부품은 접속패드가 배치된 활성면 및 상기 활성면의 반대측인 비활성면을 가지며, 상기 비활성면이 상기 스타퍼층에 부착되도록 배치된,
    전자부품 내장기판.
  10. 제 9 항에 있어서,
    상기 전자부품의 비활성면은 접착제를 통하여 상기 스타퍼층에 부착된,
    전자부품 내장기판.
  11. 제 1 항에 있어서,
    상기 제1절연재 상에 배치되며, 상기 제3배선층의 적어도 일부를 덮는 제2절연재; 및
    상기 제2절연재 상에 배치된 제5배선층; 을 더 포함하는,
    전자부품 내장기판.
  12. 제 11 항에 있어서,
    상기 절연바디의 제2면 상에 배치되며, 상기 제2배선층의 일부를 노출하는 제1개구를 갖는 제1패시베이션층; 및
    상기 제2절연재 상에 배치되며, 상기 제5배선층의 일부를 노출하는 제2개구를 갖는 제2패시베이션층; 을 더 포함하는,
    전자부품 내장기판.
  13. 제 12 항에 있어서,
    상기 제1개구 상에 배치되며, 상기 노출된 제2배선층의 일부와 연결된 전기연결금속; 을 더 포함하는,
    전자부품 내장기판.
  14. 제 12 항에 있어서,
    상기 제2패시베이션층 상에 배치되며, 상기 노출된 제5배선층의 일부와 연결된 부품; 을 더 포함하며,
    상기 부품은 능동부품 및 수동부품 중 적어도 하나를 포함하는,
    전자부품 내장기판.
  15. 제 1 항에 있어서,
    상기 절연바디의 제1면 및 상기 제1배선층의 노출된 일면은 단차를 갖는,
    전자부품 내장기판.
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