JP2016149411A - 半導体素子内蔵配線板及びその製造方法 - Google Patents

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清水　敬介
Keisuke Shimizu
敬介 清水
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Ibiden Co Ltd
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Abstract

【課題】反りの発生を防止することができる半導体素子内蔵配線板を提供する。【解決手段】半導体素子内蔵配線板１は、ベース基板２０と、ベース基板２０に埋設される半導体素子１０と、ベース基板２０を挟むようにその両側に形成される第１ビルドアップ層３０と第２ビルドアップ層４０とを備える。第１ビルドアップ層３０は、半導体素子１０の非アクティブ面１０ａ側に形成される絶縁層３００と、絶縁層３００に形成される複数の導体パッド３０１とを有する。第２ビルドアップ層４０は、アクティブ面１０ｂ側に形成される絶縁層４００と、絶縁層４００に形成される複数の導体パッド４０１とを有する。絶縁層３００及び絶縁層４００は、補強材を含む樹脂材料により形成されている。導体パッド３０１は絶縁層３００に埋め込まれている。【選択図】図１

Description

本発明は、半導体素子内蔵配線板及びその製造方法に関する。
従来、このような分野の技術として、例えば下記特許文献に記載されるものがある。特許文献１に記載の半導体素子内蔵配線板は、コア基板と、該コア基板の内部に埋設されたコンデンサと、コア基板の上側に絶縁層と導体層とを積層してなる上側ビルドアップ層と、コア基板の下側に絶縁層と導体層とを積層してなる下側ビルドアップ層とを備えている。コア基板はガラス−エポキシ樹脂複合材料、絶縁層はエポキシ樹脂によってそれぞれ形成されている。
特開２００１−３４５５６０号公報
しかし、上述の半導体素子内蔵配線板では、材料の熱膨張係数の違いによって熱応力が発生しており、それに起因する配線板の反りが生じやすいと考えられる。
本発明は、反りの発生を防止することができる半導体素子内蔵配線板を提供することを目的とする。
上記課題を解決する本発明の半導体素子内蔵配線板は、ベース基板と、前記ベース基板に埋設される半導体素子と、前記ベース基板を挟むようにその両側に形成される第１ビルドアップ層と第２ビルドアップ層と、を備える半導体素子内蔵配線板であって、前記半導体素子は、端子を有するアクティブ面と、そのアクティブ面の反対側の非アクティブ面とを有し、前記第１ビルドアップ層は、前記半導体素子の前記非アクティブ面側に形成される第１絶縁層と、該第１絶縁層の前記ベース基板と反対の面側から外部に露出する複数の第１導体パッドとを有し、前記第２ビルドアップ層は、前記半導体素子の前記アクティブ面側に形成される第２絶縁層と、該第２絶縁層の前記ベース基板と反対の面側から外部に露出する複数の第２導体パッドとを有し、前記第１絶縁層及び前記第２絶縁層は、補強材を含む樹脂材料により形成され、前記第１導体パッドは、前記第１絶縁層に埋め込まれている。
本発明の実施形態によれば、反りの発生を防止することができる。
第１実施形態に係る半導体素子内蔵配線板を示す断面図である。 半導体素子内蔵配線板を用いたＰＯＰ構造の半導体パッケージを示す説明図である。 半導体素子内蔵配線板を用いたＰＯＰ構造の半導体パッケージを示す説明図である。 第２実施形態に係る半導体素子内蔵配線板を示す断面図である。 第３実施形態に係る半導体素子内蔵配線板を示す断面図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 半導体素子内蔵配線板の製造方法を説明する工程図である。 凹部の他の製造方法を説明する工程図である。 凹部の他の製造方法を説明する工程図である。 凹部の他の製造方法を説明する工程図である。 凹部の他の製造方法を説明する工程図である。 第４実施形態に係る半導体素子内蔵配線板を示す断面図である。 第４実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第４実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第４実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第４実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第４実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第５実施形態に係る半導体素子内蔵配線板を示す断面図である。 第５実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第５実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第５実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。 第５実施形態に係る半導体素子内蔵配線板の製造方法を説明する工程図である。
以下、図面を参照して本発明に係る半導体素子内蔵配線板の実施形態について説明する。図面の説明において同一の要素には同一符号を付し、重複する説明は省略する。
＜第１実施形態＞
図１に示すように、本実施形態に係る半導体素子内蔵配線板１は、中央位置に配置されるベース基板２０と、ベース基板２０の内部に埋設される半導体素子１０と、ベース基板２０を挟むように下側に配置される第１ビルドアップ層３０と、上側に配置される第２ビルドアップ層４０とを備えている。
ベース基板２０は、いわゆるコア基板を有しないコアレス基板であり、複数の絶縁層及び導体層を積層することにより形成されている。このベース基板２０は、略平板状を呈しており、互いに対向する一方の主面２０ａと、他方の主面２０ｂとを有する。本実施形態における導体層は、電気回路を構成する配線層であり、その配置位置によって導体パッドと配線パターン等を含む場合もあれば、導体パッドのみを含む場合もある。
ベース基板２０の一方の主面２０ａ側には、導体層２０１とプレーン層２０７とが設けられている。導体層２０１とプレーン層２０７とは、後述する第１ビルドアップ層３０の絶縁層３００の上に並設されている。導体層２０１は、特許請求の範囲に記載の「第１導体層」に相当し、例えば無電解めっき層と電解めっき層によって構成されている。プレーン層２０７は、導体層２０１と同様に、無電解めっき層と電解めっき層によって構成されている。
図１に示すように、プレーン層２０７の一部と導体層２０１とは、その上に積層された絶縁層２００によって覆われている。絶縁層２００は、特許請求の範囲に記載の「第３絶縁層」に相当し、無機フィラー３０％ｗｔ以上を含有する樹脂材料により形成されている。本実施形態では、絶縁層２００は、３０〜８０％ｗｔのＳｉＯ２の無機フィラーを含有する樹脂絶縁材料によって形成されている。
絶縁層２００の上には、導体層２０３が形成されている。導体層２０３は、特許請求の範囲に記載の「第２導体層」に相当し、例えば無電解めっき層と電解めっき層によって構成されている。絶縁層２００及び導体層２０３の上には、更に絶縁層２０２が積層されている。絶縁層２０２は、特許請求の範囲に記載の「第４絶縁層」に相当し、無機フィラー３０％ｗｔ以上を含有する樹脂材料により形成されている。絶縁層２０２の上には、導体層が形成されておらず、絶縁層２０４が積層されている。
図１に示すように、ベース基板２０には、絶縁層２００及び絶縁層２０２を貫通し、プレーン層２０７の一部を底面とする凹部２０６が設けられている。凹部２０６はその内部に半導体素子１０を収容できる大きさに形成されている。また、凹部２０６の側壁２０６ａは、半導体素子１０を内部にスムーズに搭載できるように下方から上方に向かって広がるように形成されている。
半導体素子１０は、複数の端子１１が形成されるアクティブ面１０ｂと、該アクティブ面１０ｂの反対側の非アクティブ面１０ａとを有する。半導体素子１０は、そのアクティブ面１０ｂがベース基板２０の他方の主面２０ｂ側に向くように、凹部２０６に収容されている。半導体素子１０の非アクティブ面１０ａには、ダイアタッチフィルム１２が設けられている。
絶縁層２００,２０２の積層方向において、絶縁層２０２の高さは半導体素子１０よりも低くなっている。このようにすれば、例えば搭載装置を用いて半導体素子１０をピックアップし凹部２０６に搭載する際に、搭載装置と絶縁層２０２との干渉を防止することができ、搭載作業をよりスムーズに行える効果を奏する。そして、凹部２０６内に搭載された半導体素子１０は、ダイアタッチフィルム１２を介してプレーン層２０７と仮固定され、更にその周り及び上に形成される絶縁層２０４によって埋設されている。
絶縁層２０４は、特許請求の範囲に記載の「第５絶縁層」に相当し、絶縁層２００,２０２と同様に、無機フィラー３０％ｗｔ以上を含有する樹脂材料により形成されている。絶縁層２０４の上には、更に導体層２０５が形成されている。導体層２０５は、導体層２０１,２０３と同様に無電解めっき層と電解めっき層によって構成されている。また、導体層２０５は、半導体素子１０の上方の範囲に配置する部分と、該範囲以外に配置する部分とで分けられている。図１に示すように、これらの２つの部分の一部が連結されている。このようにすれば、構成される配線が信号の伝送だけではなく、例えば電源又はグランド配線としての利用も可能である。
ベース基板２０の絶縁層２００、２０２及び２０４のうち、絶縁層２００は最も下側に位置し、絶縁層２０４は最も上側に位置している。従って、絶縁層２００の下表面はベース基板２０の一方の主面２０ａを構成し、絶縁層２０４の上表面は他方の主面２０ｂを構成する。また、導体層２０１及びプレーン層２０７の下表面は、一方の主面２０ａと同一平面に位置している。
絶縁層２０２は、絶縁層２００及び２０４と異なり、その上に導体層が形成されていない。この絶縁層２０２は、凹部２０６の形成後に行うプレーン層２０７のデスミア処理時に、デスミア処理による導体層２０３への影響を防止し、導体層２０３を保護する保護層として設けられている。また、ベース基板２０の絶縁層２００、２０２及び２０４のうち、絶縁層２０２は最も薄く形成されている。このようにすることで、ベース基板２０の薄型化を図ることが可能になる。
絶縁層２００の内部には、導体層２０１と導体層２０３とを電気的に接続するビア導体２０８が複数形成されている。絶縁層２０２及び２０４の内部には、導体層２０３と導体層２０５とを電気的に接続するビア導体２０９が複数形成されている。すなわち、ビア導体２０８は１つの絶縁層にわたって形成されているが、ビア導体２０９は２つの絶縁層にわたって形成されている。
また、半導体素子１０の上方に位置する絶縁層２０４の内部には、半導体素子１０の端子１１と導体層２０５とを電気的に接続するビア導体２１０が複数形成されている。ビア導体２０８,２０９,２１０は、それぞれ円錐台形状を呈し、同一方向に向かって拡径されている。具体的には、ビア導体２０８,２０９,２１０の全ては、一方の主面２０ａから他方の主面２０ｂに向かう方向に沿って直径が拡がるように形成されている。
第１ビルドアップ層３０は、半導体素子１０の非アクティブ面１０ａ側であって、ベース基板２０の一方の主面２０ａの下方に形成される絶縁層３００と、絶縁層３００に形成される複数の導体パッド３０１とを有する。絶縁層３００は、特許請求の範囲に記載の「第１絶縁層」に相当し、補強材を含む樹脂材料によって形成されている。ここで、補強材は、少なくともガラスクロス、炭素繊維、ガラス不織布、アラミドクロス、及びアラミド不織布から選ばれる１種類以上である。本実施形態では、絶縁層３００はガラスクロス入りのＡＢＦ材（味の素ファインテクノ（株）製、商品名：ＡＢＦ−ＧＸ１３ＧＣ）により形成されている。
導体パッド３０１は、特許請求の範囲に記載の「第１導体パッド」に相当し、例えば電解めっき層によって構成されている。導体パッド３０１は、絶縁層３００に埋め込まれ、該絶縁層３００のベース基板２０と反対の面３００ａ側（すなわち、ベース基板２０の一方の主面２０ａから遠ざかる側）から外部に露出している。そして、導体パッド３０１の外部に露出する表面３０１ａは、絶縁層３００のベース基板２０と反対の面３００ａと同一平面に位置している。導体パッド３０１は、例えば半導体素子内蔵配線板１をマザーボード等を含む他のプリント配線板に搭載する際に、半田バンプを介してマザーボード等を含む他のプリント配線板の接続パッドと電気的に接続される。また、絶縁層３００の内部には、導体パッド３０１とベース基板２０の最も下側に位置する導体層２０１とを電気的に接続するビア導体３０２が複数形成されている。
第２ビルドアップ層４０は、半導体素子１０のアクティブ面１０ｂ側であって、ベース基板２０の他方の主面２０ｂの上に形成される絶縁層４００と、絶縁層４００の上に形成される複数の導体パッド４０１とを有する。絶縁層４００は、特許請求の範囲に記載の「第２絶縁層」に相当し、絶縁層３００と同様に、補強材を含む樹脂材料によって形成されている。本実施形態では、絶縁層４００はガラスクロス入りのＡＢＦ材（味の素ファインテクノ（株）製、商品名：ＡＢＦ−ＧＸ１３ＧＣ）により形成されている。
導体パッド４０１は、特許請求の範囲に記載の「第２導体パッド」に相当し、例えば無電解めっき層と電解めっき層によって構成されている。導体パッド４０１は、絶縁層４００の上に形成され、該絶縁層４００のベース基板２０と反対の面４００ａ側（すなわち、ベース基板２０の他方の主面２０ｂから遠ざかる側）から外部に露出している。導体パッド４０１は、例えばチップやプリント配線板等の外部電子部品と実装する際に、半田バンプを介して外部電子部品の接続端子等と電気的に接続される。また、絶縁層４００の内部には、導体パッド４０１とベース基板２０の最も上側に位置する導体層２０５とを電気的に接続するビア導体４０２が複数形成されている。
第１ビルドアップ層３０のビア導体３０２と、第２ビルドアップ層４０のビア導体４０２とは、それぞれ円錐台形状を呈し、同一方向に向かって拡径されている。具体的には、これらのビア導体３０２,４０２の全ては、一方の主面２０ａから他方の主面２０ｂに向かう方向に沿って直径が拡がるように形成されている。
図１に示すように、ベース基板２０の複数のビア導体２０８，２０９、第１ビルドアップ層３０のビア導体３０２、及び第２ビルドアップ層４０のビア導体４０２のうち、一部が積層方向に沿って直線状に積み重ねてスタックビア構造をなしている。これによって、第１ビルドアップ層３０の導体パッド３０１は、ビア導体３０２、２０８、２０９、４０２及び導体層２０１、２０３、２０５を介して第２ビルドアップ層４０の導体パッド４０１と電気的に接続される。また、図示しないが、複数のベース基板２０のビア導体２０８，２０９、第１ビルドアップ層３０のビア導体３０２、及び第２ビルドアップ層４０のビア導体４０２のうち、一部が積層方向に沿って位置をずらして積み重ねてオフセットビア構造をなしている。
絶縁層３００のベース基板２０と反対の面３００ａには、導体パッド３０１の一部を外部に露出する開口３０３ａを有するソルダーレジスト層（第１ソルダーレジスト層）３０３が形成されている。同様に、絶縁層４００のベース基板２０と反対の面４００ａには、導体パッド４０１の一部を外部に露出する開口４０３ａを有するソルダーレジスト層（第２ソルダーレジスト層）４０３が形成されている。このようにすれば、半導体素子内蔵配線板１の表面を保護することができ、実装の際に必要でない部分への半田付着を防止でき、実装の信頼性を高める効果がある。なお、必要に応じて、絶縁層３００のベース基板２０と反対の面３００ａには、例えばＯＳＰ（Organic Solderability Preservative）等処理膜のみを形成し、第１ソルダーレジスト層３０３が形成されなくても良い。
以上の構造を有する半導体素子内蔵配線板１では、絶縁層３００及び絶縁層４００は補強材を含む樹脂材料により形成されているため、それらの間に挟まれたベース基板２０の強度を強化することができる。これによって、材料の熱膨張係数の違いに起因する反りの発生を防止することができる。従って、例えば、ベース基板２０の反り発生予測状況に基づいて、両側に配置される絶縁層３００と絶縁層４００に用いられる補強材を含む樹脂材料の種類を変えたり、それぞれの厚さを調整したりすることで、半導体素子内蔵配線板１の反り発生を抑制することが可能になる。例えば、ベース基板２０の一方の主面２０ａ側よりも他方の主面２０ｂ側の反りが大きいと予測される場合に、一方の主面２０ａ側に位置する絶縁層３００よりも、他方の主面２０ｂ側に位置する絶縁層４００に強度の大きい材料を用いることで、反りの発生を確実に防止できる。
また、第１ビルドアップ層３０は半導体素子１０の非アクティブ面１０ａ側に形成され、且つ導体パッド３０１は絶縁層３００に埋め込まれているので、導体パッドが絶縁層に埋め込まれない場合と比べて、導体パッド３０１と半導体素子１０との距離を小さくすることができる。従って、半導体素子１０から発生した熱を外部に放出する効果を高めることができる。更に、導体パッド３０１は絶縁層３００に埋め込まれることで、導体パッド３０１の剥離を抑制することができる。
また、導体パッド３０１の外部に露出する表面３０１ａは、絶縁層３００のベース基板２０と反対の面３００ａと同一平面に位置するので、面３００ａの平坦性を保つことができ、面３００ａを介してマザーボード等を含む他のプリント配線板と実装する際に、実装性の向上を図ることができる。加えて、導体パッド３０１の外部に露出する表面３０１ａは面３００ａと同一平面に位置するため、セルフアライメント効果を利用して実装時の半田ブリッジの発生を防止することができる。
更に、複数のベース基板２０のビア導体２０８，２０９、第１ビルドアップ層３０のビア導体３０２、及び第２ビルドアップ層４０のビア導体４０２のうち、一部が積層方向に沿って直線状に積み重ねてスタックビア構造をなしているので、オフセットビアの構造を採用する場合と比べて、半導体素子内蔵配線板１の薄型化を容易に実現できるとともに、半導体素子内蔵配線板１の設計自由度の向上が図られる。
以下、図２及び図３を参照して半導体素子内蔵配線板１を用いたＰＯＰ（パッケージオンパッケージ）構造の半導体パッケージについて説明する。
図２に示す半導体パッケージでは、半導体素子内蔵配線板１の第２ビルドアップ層４０側に、プリント配線板２が実装されている。そして、プリント配線板２の電極又は端子は、半田バンプ５２を介して第２ビルドアップ層４０の導体パッド４０１と電気的に接続される。また、プリント配線板２の上には、チップ３が更に実装されている。チップ３の電極又は端子は、半田バンプ５３を介してプリント配線板２の電極又は端子と電気的に接続される。
図３に示す半導体パッケージでは、半導体素子内蔵配線板１の第２ビルドアップ層４０側に、チップ４及びプリント配線板５がそれぞれ実装されている。チップ４及びプリント配線板５は、上下方向（すなわち、絶縁層２００、２０２の積層方向）に積み重ねるように配置されている。チップ４の端子又は電極は、半田バンプ５４を介して第２ビルドアップ層４０の導体パッド４０１の一部と電気的に接続される。プリント配線板５はチップ４の上方に配置され、その端子又は電極は半田バンプ５５を介して第２ビルドアップ層４０の導体パッド４０１の一部と電気的に接続される。
チップ４とプリント配線板５との間には、モールド樹脂層７が形成されている。チップ４は、このモールド樹脂層７の内部に封止されている。また、プリント配線板５の上には、他のチップ６が更に実装されている。そして、チップ６の電極又は端子は、半田バンプ５６を介してプリント配線板５の電極又は端子と電気的に接続される。
＜第２実施形態＞
以下、図４を参照して本発明の第２実施形態を説明する。本実施形態に係る半導体素子内蔵配線板８と第１実施形態と異なる点は、導体パッド３０４の外部に露出する表面３０４ａが絶縁層３００のベース基板２０と反対の面３００ａより凹むことである。その他の構造等は第１実施形態と同様である。
具体的には、導体パッド３０４は、特許請求の範囲に記載の「第１導体パッド」に相当し、例えば電解めっき層によって構成されている。この導体パッド３０４は、絶縁層３００に埋め込まれ、該絶縁層３００のベース基板２０と反対の面３００ａ側から外部に露出している。そして、導体パッド３０４の外部に露出する表面３０４ａは、絶縁層３００のベース基板２０と反対の面３００ａよりも、半導体素子内蔵配線板８の内側に凹んでいる。好適には、その表面３０４ａは絶縁層３００のベース基板２０と反対の面３００ａよりも３〜１５μｍ凹んでいる。なお、絶縁層３００のベース基板２０と反対の面３００ａには、ソルダーレジスト層が形成されていない。
導体パッド３０４の表面３０４ａを絶縁層３００のベース基板２０と反対の面３００ａより半導体素子内蔵配線板８の内側に凹ませる方法として、例えば下記の方法が挙げられる。すなわち、電解Ｃｕ／Ｎｉ／Ｃｕめっき層からなる導体パッド３０４を先に形成し、その後にエッチング処理で導体パッド３０４の最も外側（絶縁層３００のベース基板２０と反対の面３００ａに近い側）のＣｕめっき層を除去する。このとき、Ｎｉめっき層がエッチング処理による内側のＣｕめっき層への侵食を阻止するため、外側のＣｕめっき層のみが除去される。これによって、凹みが生じる。
本実施形態に係る半導体素子内蔵配線板８は、第１実施形態と同様な作用効果を得られるほか、導体パッド３０４の外部に露出する表面３０４ａが絶縁層３００のベース基板２０と反対の面３００ａより凹んでいるため、実装の際に、半田バンプが隣接する導体パッドに流れることを確実に防止でき、実装性の向上を図ることができる。
＜第３実施形態＞
以下、図５を参照して本発明の第３実施形態を説明する。本実施形態に係る半導体素子内蔵配線板９と第１実施形態と異なる点は、プレーン層２０７と導体パッド３０１とを電気的に接続するビア導体３０５を有することである。その他の構造等は第１実施形態と同様である。
具体的には、絶縁層３００の内部には、導体パッド３０１とベース基板２０の導体層２０１とを電気的に接続するビア導体３０２のほか、導体パッド３０１とベース基板２０のプレーン層２０７とを電気的に接続するビア導体３０５が更に形成されている。ビア導体３０５は、円錐台形状を呈し、ビア導体３０２と同様に、一方の主面２０ａから他方の主面２０ｂに向かう方向に拡径されている。なお、ビア導体３０５の数は、プレーン層２０７及び導体パッド３０１の面積に応じて、一つ或いは複数でも良い。
本実施形態に係る半導体素子内蔵配線板９は、第１実施形態と同様な作用効果を得られるほか、プレーン層２０７と導体パッド３０１とを電気的に接続するビア導体３０５を有するため、ビア導体３０５を介して半導体素子１０から発生した熱を効率良く導体パッド３０１に伝えて外部に放出することができ、熱応力の発生を抑制することができる。更に、ビア導体３０５を介してグランド層に繋がることによって、ノイズを低減することができる。
＜半導体素子内蔵配線板の製造方法＞
以下、図６Ａ〜図１０Ｄを参照して半導体素子内蔵配線板１の製造方法について説明する。本実施形態に係る半導体素子内蔵配線板１の製造方法は、支持板５０に第１ビルドアップ層３０を形成する第１工程と、ベース基板２０を形成するとともに、その内部に半導体素子１０を埋設する第２工程と、ベース基板２０の上に第２ビルドアップ層４０を形成する第３工程と、支持板５０を取り外す第４工程とを備えている。
＜第１工程＞
まず、支持板５０を用意する（図６Ａ参照）。支持板５０には、銅張積層板が用いられる。この銅張積層板は、プリプレグ材からなる絶縁層５０ａ、絶縁層５０ａの両面に積層される第１銅箔５０ｂ、及び第１銅箔５０ｂの外側に積層される第２銅箔５０ｃにより形成されている。第１銅箔５０ｂの厚さは１５〜２０μｍ、第２銅箔５０ｃの厚さは３〜５μｍである。第１銅箔５０ｂと第２銅箔５０ｃとの間には、剥離層（図示せず）が形成されている。
次に、第２銅箔５０ｃの上に導体パッド３０１を形成する（図６Ｂ参照）。具体的には、まず、第２銅箔５０ｃの上に感光性のレジスト層を塗布し、その後に露光処理及び現像処理を施すことにより、所定のレジストパターンを形成する。続いて、レジストパターンが形成されていない第２銅箔５０ｃの上に、電解めっきにより導体パッド３０１を形成する。続いて、レジストパターンを除去し、第２銅箔５０ｃ及び導体パッド３０１の上に絶縁層３００を積層する（図６Ｃ参照）。これによって、導体パッド３０１は絶縁層３００に埋め込まれる。なお、絶縁層３００には、ガラスクロス入りのＡＢＦ材（味の素ファインテクノ（株）製、商品名：ＡＢＦ−ＧＸ１３ＧＣ）が用いられる。
＜第２工程＞
次に、絶縁層３００の所定の位置にレーザ加工でビアホール３０６を形成する（図７Ａ参照）。このとき、ビアホール３０６が円錐台形状、且つその直径が支持板５０から離れる方向に沿って拡がるように、ビアホール３０６を形成する。これによって、形成されるビア導体は支持板５０から離れる方向に拡径される。また、ビアホール３０６は、その深さが導体パッド３０１の表面に至るまで形成されている。
続いて、絶縁層３００の上面ならびにビアホール３０６の内壁面及び底面にデスミア処理を施し、その後に無電解めっき法によりシード層２０１ａを形成する（図７Ｂ参照）。ここでは、無電解めっき法に代えてスパッタリング法を用いてシード層を形成しても良い。シード層２０１ａの材料としては、例えばチタン、チタンナイトライド、クロム、銅などが用いられる。
次に、シード層２０１ａの上に所定のレジストパターン５１を形成する（図７Ｃ参照）。具体的には、シード層２０１ａの上に感光性のレジスト層を塗布し、その後に露光処理及び現像処理を施すことにより、所定のレジストパターン５１を形成する。続いて、レジストパターン５１が形成されていないシード層２０１ａの上に、銅めっき層２０１ｂを形成する（図７Ｄ参照）。銅めっき層２０１ｂは、無電解めっき層、電解めっき層、又は無電解めっき層及び電解めっき層を積層してなる層であってもよい。
次に、シード層２０１ａ上に形成された所定のレジストパターン５１を除去する。続いて、レジストパターン５１の除去により外部に露出するシード層２０１ａの部分をエッチングして除去する。絶縁層３００に残されたシード層２０１ａ及び銅めっき層２０１ｂのうち、一部はプレーン層２０７を構成し、残りは導体層２０１を構成する。従って、プレーン層２０７及び導体層２０１は、絶縁層３００の上に並設される状態になる。また、銅めっき層２０１ｂの形成により、ビアホール３０６の内部に銅が充填される。この充填された銅、及びビアホール３０６の内面及び底面に形成されたシード層２０１ａはビア導体３０２を構成する（図７Ｅ参照）。
次に、絶縁層３００及び導体層２０１の上に絶縁層２００を積層する（図７Ｆ参照）。絶縁層２００には、例えば無機フィラー３０％ｗｔ以上を含有する樹脂材料が用いられる。続いて、絶縁層２００の所定の位置にレーザ加工でビアホール２００ａを形成する（図８Ａ参照）。続いて、上述の方法で絶縁層２００の上に導体層２０３、ビアホール２００ａの内部にビア導体２０８を形成する（図８Ｂ参照）。
次に、絶縁層２００及び導体層２０３の上に絶縁層２０２を積層する（図８Ｃ参照）。このとき、後述の半導体素子１０の搭載作業をスムーズに行うことを考慮し、絶縁層２０２の高さを半導体素子１０の高さよりも低くする。なお、絶縁層２０２には、絶縁層２００と同様に無機フィラー３０％ｗｔ以上を含有する樹脂材料が用いられる。ベース基板２０の薄型化を図るために、絶縁層２００及び後述の絶縁層２０４のいずれよりも絶縁層２０２の厚さを薄くする。
続いて、絶縁層２０２の所定位置にレーザ光を照射し、絶縁層２０２及びその下に位置する絶縁層２００を貫通して、プレーン層２０７の上表面の一部を底面として露出させる凹部２０６を形成する（図８Ｄ参照）。ここで、形成される凹部２０６の底面積はプレーン層２０７の面積よりも小さく、凹部２０６の底面全体はプレーン層２０７のみで形成される。
次に、プレーン層２０７のうち、凹部２０６の底面とする露出した部分にデスミア処理を施す。これによって、プレーン層２０７の露出した部分の表面に付着した絶縁層２００，２０２の樹脂残渣が除去される。本実施形態では、導体層２０３の上に絶縁層２０２が形成されるので、プレーン層２０７にデスミア処理を施す際に、デスミア処理による導体層２０３への影響を防止することができる。すなわち、絶縁層２０２は、導体層２０３を保護する保護層の役割を果たしている。
次に、事前に用意された半導体素子１０を凹部２０６に搭載する（図８Ｅ参照）。例えば、搭載装置を用いて半導体素子１０をピックアップし、非アクティブ面１０ａが下方に向くように、半導体素子１０を凹部２０６の底面に搭載する。上述したように絶縁層２０２の高さが半導体素子１０よりも低いため、搭載装置を用いて半導体素子１０を凹部２０６に搭載する際に、搭載装置と絶縁層２０２との干渉を防止することができ、搭載作業をスムーズに行える。
半導体素子１０の非アクティブ面１０ａには、ダイアタッチフィルム１２が設けられている。そして、半導体素子１０の搭載後に、ダイアタッチフィルム１２を加熱で硬化させることで、半導体素子１０をプレーン層２０７に仮固定させる（図８Ｆ参照）。
次に、絶縁層２０２及び半導体素子１０の上に絶縁層２０４を積層する（図９Ａ参照）。これによって、半導体素子１０は絶縁層２０４に封止される。絶縁層２０４には、絶縁層２００，２０２と同様に、無機フィラー３０％ｗｔ以上を含有する樹脂材料が用いられる。続いて、レーザ加工で、導体層２０３を覆う絶縁層２０２及び絶縁層２０４の所定の位置にビアホール２０４ａと、半導体素子１０を覆う絶縁層２０４の所定の位置にビアホール２０４ｂとをそれぞれ形成する（図９Ｂ参照）。ビアホール２０４ａは、絶縁層２０４及び絶縁層２０２を貫通し、その深さが導体層２０３の表面に至るまで形成されている。ビアホール２０４ｂは、その深さが半導体素子１０の端子１１の表面に至るまで形成されている。
次に、上述の方法で絶縁層２０４の上に導体層２０５、ビアホール２０４ａの内部にビア導体２０９、ビアホール２０４ｂの内部にビア導体２１０をそれぞれ形成する（図９Ｃ参照）。続いて、絶縁層２０４及び導体層２０５の上に絶縁層４００を積層する（図９Ｄ参照）。絶縁層４００には、絶縁層３００と同様にガラスクロス入りのＡＢＦ材（味の素ファインテクノ（株）製、商品名：ＡＢＦ−ＧＸ１３ＧＣ）が用いられる。
次に、上述の方法で絶縁層４００の上に導体パッド４０１とビア導体４０２とをそれぞれ形成する（図９Ｅ参照）。導体パッド４０１は、第１ビルドアップ層３０の導体パッド３０１と異なり、例えばシード層と電解銅めっき層により構成されている。続いて、絶縁層４００及び導体パッド４０１の上にソルダーレジスト層４０３を形成する（図１０Ａ参照）。
＜第３工程＞
次に、支持板５０を取り外す。例えば、支持板５０に加熱することで、第１銅箔５０ｂと第２銅箔５０ｃとの間の剥離層を軟化させ、第２銅箔５０ｃと第１銅箔５０ｂとを剥離させる。このとき、第２銅箔５０ｃは第１ビルドアップ層３０の絶縁層３００側に残されている（図１０Ｂ参照）。続いて、残された第２銅箔５０ｃをエッチング処理で除去させることで、第１ビルドアップ層３０の導体パッド３０１を外部に露出させる。その後、ソルダーレジスト層４０３に露光・現像処理又はレーザ加工で、導体パッド４０１の一部を外部に露出させる開口４０３ａを形成する（図１０Ｃ参照）。
次に、絶縁層３００及び導体パッド３０１の下にソルダーレジスト層３０３を形成する。その後、ソルダーレジスト層３０３に露光・現像処理等を行い、導体パッド３０１の一部を外部に露出させる開口３０３ａを形成する（図１０Ｄ参照）。これによって、半導体素子内蔵配線板１が完成する。
上述した製造方法では、支持板５０の片側に第１ビルドアップ層３０、ベース基板２０及び第２ビルドアップ層４０を順次に形成することで半導体素子内蔵配線板１を作製するので、コア基板を有しないコアレス工法で半導体素子内蔵配線板１を作製することができる。このため、コア基板を有する半導体素子内蔵配線板と比べて、ビアホール及び凹部の形成に用いるレーザ、絶縁層に用いる材料等の選択自由度を高めることができる。その結果、半導体素子内蔵配線板１の製造コストを削減することができる。また、コア基板を有しないので、半導体素子内蔵配線板１の薄型化を図ることができる。
＜半導体素子内蔵配線板の製造方法の変形例＞
以下、図１１Ａ〜図１１Ｄを参照して半導体素子内蔵配線板１の製造方法の変形例を説明する。本変形例は、凹部の形成方法において上述した内容と異なるが、その他は上述した内容と同様である。
まず、上述した図６Ａ〜図７Ｅの内容に沿って、絶縁層３００の上にプレーン層２０７及び導体層２０１の形成を行う。続いて、プレーン層２０７の上であって凹部２０６を形成しようとする場所に剥離層５７を形成する（図１１Ａ参照）。剥離層５７には、例えば耐熱マスキング材（例えば（株）アサヒ化学研究所製、商品名：＃５０３Ｂ−ＳＨ）、又は高耐熱マスキング材（例えば（株）アサヒ化学研究所製、商品名：＃８０１Ｂ−Ｒ）等が用いられる。剥離層５７の厚さは、例えば１〜２０μｍである。
次に、絶縁層３００、導体層２０１、プレーン層２０７及び剥離層５７の上に絶縁層２００を積層する。続いて、上述の方法で絶縁層２００の上に導体層２０３、絶縁層２００の内部にビア導体２０８をそれぞれ形成する。その後、絶縁層２００及び導体層２０３の上に絶縁層２０２を積層する（図１１Ｂ参照）。続いて、凹部形成用切断ライン５８に沿って絶縁層２０２にレーザ光を照射し（図１１Ｃ参照）、剥離層５７の上の部分を除去し、剥離層５７を露出させる。続いて、剥離層５７を除去し、プレーン層２０７の上表面の一部を底面として露出させる凹部２０６を形成する（図１１Ｄ参照）。このようにして、図８Ｄと同じものを得ることができる。次に、凹部２０６の底面とする露出したプレーン層２０７にデスミア処理を施した後、上述した図８Ｅ〜図１０Ｄの内容に沿って半導体素子内蔵配線板１を作製する。
＜第４実施形態＞
以下、図１２を参照して本発明の第４実施形態を説明する。本実施形態に係る半導体素子内蔵配線板１３と第１実施形態との異なる点は、一方の主面２０ａ側に並設する導体層２１１及びプレーン層２１２、ならびに第２ビルドアップ層４０の導体パッド４０５がそれぞれ銅箔、無電解銅めっき層及び電解銅めっき層からなる３層構成である。その他の構造等は第１実施形態と同様である。
具体的には、導体層２１１とプレーン層２１２は、銅箔２１３、無電解銅めっき層２１４及び電解銅めっき層２１５を一方の主面２０ａ側からこの順序で有する。また、第１ビルドアップ層３０の絶縁層３０７及び第２ビルドアップ層４０の絶縁層４０４は、それぞれガラスクロス入りのプリプレグ材により形成されている。一方、第２ビルドアップ層４０の導体パッド４０５は、銅箔４０６、無電解銅めっき層４０７及び電解銅めっき層４０８を絶縁層４０４の上表面４０４ａ（すなわち、絶縁層４０４のベース基板２０と反対の面）側からこの順序で有する。そして、本実施形態に係る半導体素子内蔵配線板１３は、第１実施形態と同様な作用効果を得られる。
以下、図１３Ａ〜図１３Ｅを参照して半導体素子内蔵配線板１３の製造方法を説明する。まず、上述した図６Ａ、図６Ｂの内容に沿って、第２銅箔５０ｃの上に導体パッド３０１を形成する。次に、片側に銅箔２１３が積層されたガラスクロス入りのプリプレグ材（図１３Ａ参照）を、第２銅箔５０ｃ及び導体パッド３０１の上に載せて積層する（図１３Ｂ参照）。ガラスクロス入りのプリプレグ材は、第１ビルドアップ層３０の絶縁層３０７を構成する。なお、銅箔２１３の厚さは例えば３〜５μｍ程度である。
続いて、銅箔２１３及び絶縁層３０７の所定の位置にレーザ加工でビアホール３０６を形成する（図１３Ｃ参照）。続いて、ビアホール３０６の内壁面及び底面に粗化処理を施した後、無電解めっき法で銅箔２１３の上面ならびにビアホール３０６の内壁面及び底面に無電解銅めっき層２１４を形成する（図１３Ｄ参照）。次に、無電解銅めっき層２１４の上に所定のレジストパターンを形成し、レジストパターンが形成されていない無電解銅めっき層２１４の上に、電解銅めっき層２１５を形成する。
その後、レジストパターンの除去により外部に露出する無電解銅めっき層２１４及び銅箔２１３の部分をエッチングして除去する。そして、絶縁層３０７に残された銅箔２１３、無電解銅めっき層２１４及び電解銅めっき層２１５のうち、一部はプレーン層２１２を構成し、残りは導体層２１１を構成する。また、ビアホール３０６の内部に充填された無電解銅めっき層２１４及び電解銅めっき層２１５はビア導体３０２を構成する（図１３Ｅ参照）。次に、上述した図７Ｆ〜図１０Ｄの内容に沿って半導体素子内蔵配線板１３を作製する。なお、第２ビルドアップ層４０を形成する際に、図１３Ａに示すように片側に銅箔が積層されたガラスクロス入りのプリプレグ材を用いて絶縁層４０４及び導体パッド４０５を形成すれば良い。
＜第５実施形態＞
以下、図１４を参照して本発明の第５実施形態を説明する。本実施形態に係る半導体素子内蔵配線板１４と第１実施形態との異なる点は、半導体素子１０が導体ポスト１５を介してベース基板２０の導体層２０５と接続されることである。その他の構造等は第１実施形態と同様である。
具体的には、半導体素子１０のアクティブ面１０ｂには、複数の導体ポスト１５が配置されている。導体ポスト１５は、例えばＣｕにより形成され、半導体素子１０の端子の役割を果たすものである。半導体素子１０の上方に位置する絶縁層２０４の内部には、第１実施形態のようなビア導体２１０が形成されておらず、半導体素子１０は導体ポスト１５を介して直接ベース基板２０の導体層２０５と電気的に接続されている（所謂、ランドレス接続）。
本実施形態に係る半導体素子内蔵配線板１４は、第１実施形態と同様な作用効果を得られるほか、半導体素子１０は導体ポスト１５を介して直接導体層２０５と接続されるので、半導体素子１０の上に位置する絶縁層２０４においてレーザでビア開口及びビア導体の形成が必要なく、導体層２０５と半導体素子１０との微細な接続が可能になる。
以下、図１５Ａ〜図１５Ｄを参照して半導体素子内蔵配線板１４の製造方法を説明する。まず、上述した図６Ａ〜図８Ｄの内容に沿って絶縁層２０２の所定位置に、絶縁層２０２及び絶縁層２００を貫通してプレーン層２０７の上表面の一部を底面として露出させる凹部２０６を形成し、プレーン層２０７の露出部分にデスミア処理を施す。次に、事前に用意された導体ポスト１５を有する半導体素子１０を、凹部２０６に搭載する（図１５Ａ参照）。半導体素子１０の搭載後に、ダイアタッチフィルム１２を加熱で硬化させることで、半導体素子１０をプレーン層２０７に仮固定させる。
続いて、絶縁層２０２及び半導体素子１０の上に絶縁層２０４を積層する（図１５Ｂ参照）。これによって、半導体素子１０全体は絶縁層２０４の内部に封止される。続いて、絶縁層２０４の表面を研磨することで、半導体素子１０の導体ポスト１５を外部に露出させる（図１５Ｃ参照）。続いて、上述した方法で絶縁層２０４及び導体ポスト１５の上に導体層２０５、絶縁層２０４の内部にビア導体２０９を形成する（図１５Ｄ参照）。これにより、半導体素子１０の上方に形成された導体層２０５は、導体ポスト１５を介して半導体素子１０と直接電気的に接続されることになる。続いて、上述した図９Ｄ〜図１０Ｄの内容に沿って半導体素子内蔵配線板１４を作製すれば良い。
以上、本発明の実施形態について詳述したが、本発明は、上述の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。例えば、上述の実施形態では、絶縁層と導体層（導体パッド）とを１層ずつ積層してなる第１ビルドアップ層３０及び第２ビルドアップ層４０について説明したが、これらのビルドアップ層を複数の絶縁層と配線層とを交互に積層してなる構造としても良い。
また、ベース基板２０の絶縁層２００、２０２及び２０４には、上述した無機フィラー３０％ｗｔ以上を含有する樹脂材料のほか、味の素ファインテクノ（株）製のＡＢＦ（Ajinomoto Build-up Film）樹脂や、感光性樹脂を用いても良い。なお、ベース基板２０の絶縁層２００、２０２及び２０４に感光性樹脂を用いた場合、露光・現像方法でも小径ビアホール（図９Ｂのビアホール２０４ａ，２０４ｂ等）を形成することが可能である。また、絶縁層３００及び絶縁層４００には同じ材料を用いたが、異なる材料を用いても良い。また、電気特性の向上及びノイズ低減を図るために、プレーン層をグランド層としてもよい。更に、必要に応じて、プレーン層を銅箔、無電解銅めっき及び電解銅めっきにより形成しても良い。
１，８，９，１３，１４ 半導体素子内蔵配線板
１０ 半導体素子
１０ａ 非アクティブ面
１０ｂ アクティブ面
１１ 端子
１２ ダイアタッチフィルム
２０ ベース基板
２０ａ 一方の主面
２０ｂ 他方の主面
３０ 第１ビルドアップ層
４０ 第２ビルドアップ層
５０ 支持板
２００ 絶縁層（第３絶縁層）
２０１，２１１ 導体層（第１導体層）
２０２ 絶縁層（第４絶縁層）
２０３ 導体層（第２導体層）
２０４ 絶縁層（第５絶縁層）
２０６ 凹部
２０７，２１２ プレーン層
２０８，２０９ ビア導体（第３ビア導体）
３００，３０７ 絶縁層（第１絶縁層）
３０１，３０４ 導体パッド（第１導体パッド）
３０１ａ 表面
３０２ ビア導体（第１ビア導体）
３０３ ソルダーレジスト層（第１ソルダーレジスト層）
３０３ａ 開口
３０４ａ 表面
４００，４０４ 絶縁層（第２絶縁層）
４０１ 導体パッド（第２導体パッド）
４０２ ビア導体（第２ビア導体）
４０３ ソルダーレジスト層（第２ソルダーレジスト層）
４０３ａ 開口

Claims (17)

  1. ベース基板と、
    前記ベース基板に埋設される半導体素子と、
    前記ベース基板を挟むようにその両側に形成される第１ビルドアップ層と第２ビルドアップ層と、
    を備える半導体素子内蔵配線板であって、
    前記半導体素子は、端子を有するアクティブ面と、そのアクティブ面の反対側の非アクティブ面とを有し、
    前記第１ビルドアップ層は、前記半導体素子の前記非アクティブ面側に形成される第１絶縁層と、該第１絶縁層の前記ベース基板と反対の面側から外部に露出する複数の第１導体パッドとを有し、
    前記第２ビルドアップ層は、前記半導体素子の前記アクティブ面側に形成される第２絶縁層と、該第２絶縁層の前記ベース基板と反対の面側から外部に露出する複数の第２導体パッドとを有し、
    前記第１絶縁層及び前記第２絶縁層は、補強材を含む樹脂材料により形成され、
    前記第１導体パッドは、前記第１絶縁層に埋め込まれている。
  2. 請求項１に記載の半導体素子内蔵配線板において、
    前記第１導体パッドの外部に露出する表面は、前記第１絶縁層の前記ベース基板と反対の面と同一平面に位置している。
  3. 請求項１に記載の半導体素子内蔵配線板において、
    前記第１導体パッドの外部に露出する表面は、前記第１絶縁層の前記ベース基板と反対の面よりも凹んでいる。
  4. 請求項３に記載の半導体素子内蔵配線板において、
    前記第１導体パッドの外部に露出する表面は、前記第１絶縁層の前記ベース基板と反対の面よりも３〜１５μｍ凹んでいる。
  5. 請求項１〜４のいずれか一項に記載の半導体素子内蔵配線板において、
    前記第１絶縁層と前記第２絶縁層は、同じ材料により形成されている。
  6. 請求項１〜５のいずれか一項に記載の半導体素子内蔵配線板において、
    前記補強材は、少なくともガラスクロス、炭素繊維、ガラス不織布、アラミドクロス、及びアラミド不織布から選ばれる１種類以上である。
  7. 請求項１〜６のいずれか一項に記載の半導体素子内蔵配線板において、
    前記第１ビルドアップ層は、前記第１絶縁層と配線層とを交互に積層することにより形成され、
    前記第２ビルドアップ層は、前記第２絶縁層と配線層とを交互に積層することにより形成されている。
  8. 請求項１〜７のいずれか一項に記載の半導体素子内蔵配線板において、
    前記ベース基板は、
    前記第１ビルドアップ層の前記第１絶縁層の上に並設される第１導体層とプレーン層と、
    前記第１導体層及び前記プレーン層の上に、少なくとも一層ずつ積層される第３絶縁層と第２導体層と、
    前記第３絶縁層及び前記第２導体層の上に積層され、その上に導体層が形成されていない第４絶縁層と、
    前記第３絶縁層及び前記第４絶縁層を貫通して前記プレーン層の少なくとも一部を底面とする、前記半導体素子を収容するための凹部と、
    前記第４絶縁層の上に積層されるとともに、前記凹部に収容される前記半導体素子を埋設する第５絶縁層とを有する。
  9. 請求項８に記載の半導体素子内蔵配線板において、
    前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層は、無機フィラー３０〜８０％ｗｔ以上を含有する樹脂材料により形成されている。
  10. 請求項８又は９に記載の半導体素子内蔵配線板において、
    前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層のうち、前記第４絶縁層は最も薄く形成されている。
  11. 請求項８〜１０のいずれか一項に記載の半導体素子内蔵配線板において、
    積層方向において、前記第４絶縁層の高さは、前記凹部に収容される前記半導体素子よりも低い。
  12. 請求項８〜１１のいずれか一項に記載の半導体素子内蔵配線板において、
    前記プレーン層は、銅箔、無電解銅めっき及び電解銅めっきにより形成されている。
  13. 請求項８〜１２のいずれか一項に記載の半導体素子内蔵配線板において、
    前記プレーン層は、グランド層である。
  14. 請求項８〜１３のいずれか一項に記載の半導体素子内蔵配線板において、
    前記第１ビルドアップ層は前記第１絶縁層に形成される第１ビア導体、前記第２ビルドアップ層は前記第２絶縁層に形成される第２ビア導体、前記ベース基板は前記第３絶縁層、前記第４絶縁層及び前記第５絶縁層に形成される第３ビア導体をそれぞれ複数有し、
    前記第１ビア導体、前記第２ビア導体及び前記第３ビア導体のうち、少なくとも一部は直線状に積み重ねられてスタックビア構造をなしている。
  15. 請求項１〜１４のいずれか一項に記載の半導体素子内蔵配線板において、
    前記第１絶縁層の前記ベース基板と反対の面には、前記第１導体パッドの少なくとも一部を外部に露出する開口を有する第１ソルダーレジスト層が形成され、
    前記第２絶縁層の前記ベース基板と反対の面には、前記第２導体パッドの少なくとも一部を外部に露出する開口を有する第２ソルダーレジスト層が形成されている。
  16. 支持板の上に、複数の第１導体パッドと該第１導体パッド及び前記支持板を覆う第１絶縁層とを有する第１ビルドアップ層を形成する第１工程と、
    前記第１ビルドアップ層の上にベース基板を形成するとともに、前記ベース基板の内部に半導体素子を埋設する第２工程と、
    前記ベース基板の上に、該ベース基板に積層される第２絶縁層と、該第２絶縁層の上に形成される複数の第２導体パッドとを有する第２ビルドアップ層を形成する第３工程と、
    前記支持板を取り外す第４工程と、
    を備える半導体素子内蔵配線板の製造方法であって、
    前記第１工程において、前記第１導体パッドを前記第１絶縁層で埋め込み、
    前記第１絶縁層及び前記第２絶縁層には、補強材を含む樹脂材料を用いる。
  17. 請求項１６に記載の半導体素子内蔵配線板の製造方法において、
    前記第２工程は、
    前記第１ビルドアップ層の上に第１導体層とプレーン層とを並設し、前記第１導体層及び前記プレーン層の上に第３絶縁層と第２導体層とを少なくとも一層ずつ積層し、更にその上に第４絶縁層を積層するステップと、
    前記第３絶縁層及び前記第４絶縁層を貫通し、前記プレーン層の少なくとも一部を底面として露出させるように凹部を形成するステップと、
    前記凹部に前記半導体素子を載置し、前記半導体素子及び前記第４絶縁層を覆う第５絶縁層を積層するステップとを有し、
    積層方向において、前記第４絶縁層の高さを前記凹部に収容される前記半導体素子の高さより低くする。
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