KR20230049257A - 인쇄회로기판 및 이를 포함하는 전자부품 패키지 - Google Patents
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- 238000002161 passivation Methods 0.000 claims description 22
- 238000007772 electroless plating Methods 0.000 claims description 9
- 238000009413 insulation Methods 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 281
- 238000000034 method Methods 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 15
- 239000002184 metal Substances 0.000 description 15
- 239000000463 material Substances 0.000 description 10
- 229920005989 resin Polymers 0.000 description 9
- 239000011347 resin Substances 0.000 description 9
- 239000011810 insulating material Substances 0.000 description 8
- 239000007769 metal material Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 7
- 238000005553 drilling Methods 0.000 description 7
- 150000002739 metals Chemical class 0.000 description 7
- 239000002243 precursor Substances 0.000 description 7
- 208000032365 Electromagnetic interference Diseases 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000014509 gene expression Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 239000002313 adhesive film Substances 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229920001187 thermosetting polymer Polymers 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000011256 inorganic filler Substances 0.000 description 3
- 229910003475 inorganic filler Inorganic materials 0.000 description 3
- 229920001721 polyimide Polymers 0.000 description 3
- 229920005992 thermoplastic resin Polymers 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229920006336 epoxy molding compound Polymers 0.000 description 2
- 239000011888 foil Substances 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 239000012779 reinforcing material Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910000859 α-Fe Inorganic materials 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000010344 co-firing Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
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- H01L23/49822—Multilayer substrates
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- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
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- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
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Abstract
본 개시는 서로 마주보는 일면과 타면을 갖는 절연바디; 상기 절연바디의 일면 및 타면에 각각 배치된 제1 및 제2 배선층; 상기 절연바디의 일면 상에 배치되어, 상기 제1 배선층의 적어도 일부를 덮는 시드층; 및 상기 절연바디의 측면을 덮으며, 상기 제1 및 제2 배선층과 전기적으로 연결된 차폐층; 을 포함하는, 인쇄회로기판에 관한 것이다.
Description
본 개시는 인쇄회로기판 및 이를 포함하는 전자부품 패키지에 관한 것이다.
정보 통신 기술 발전으로 각종 전자 기기의 성능이 향상되고 제품의 소형화, 경량화 되면서 전자파 간섭(ElectroMagnetic Interference) 차폐 기술이 더욱 주목을 받고 있으며, 5G(Generation), mm-Wave 등 고 주파수 영역에서의 통신의 안정성, 효율성을 높이기 위한 차폐 기술에 대한 관심도가 점점 더 높아지고 있다.
전자파 간섭(EMI)에 대한 연구가 활발히 이루어지고 있으며, 가장 대표적이고 손쉬운 방법이, 금속 쉴드 캔(Metal Shield Can)을 적용하는 것이다. 하지만, 이런 쉴드 캔을 적용하기 위해서는 인쇄회로기판 내 추가적인 공간이 필요하며, 또한 인쇄회로기판의 측면 및 하면 측에서 완벽한 차폐가 이루어 질 수 없다. 또한 컨포멀 쉴드(Conformal Shielding) 방식 역시, 패키지 실장 이후 추가적인 공정이 필요한데, 이 역시, 완벽한 차폐 및 공정에 문제점들이 있다.
본 개시의 여러 목적 중 하나는 ETS(Embedded Trace Substrate) 구조를 가지며, 전자파 차폐에 유리한 인쇄회로기판 및 전자부품 패키지를 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 인쇄회로기판의 측면을 덮는 차폐층을 가져, 전자파 차폐에 유리한 인쇄회로기판 및 전자부품 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 일례에 따른 인쇄회로기판은 서로 마주보는 일면과 타면을 갖는 절연바디; 상기 절연바디의 일면 및 타면에 각각 배치된 제1 및 제2 배선층; 상기 절연바디의 일면 상에 배치되어, 상기 제1 배선층의 적어도 일부를 덮는 시드층; 및 상기 절연바디의 측면을 덮으며, 상기 제1 및 제2 배선층과 전기적으로 연결된 차폐층; 을 포함하는 을 포함하는 것일 수 있다.
또는, 일례에 따른 전자부품 패키지는 서로 마주보는 일면과 타면을 갖는 절연바디, 상기 절연바디의 일면에 배치된 제1 배선층, 상기 절연바디의 일면 상에 배치되어 상기 제1 배선층의 적어도 일부를 덮는 시드층 및 상기 절연바디의 측면을 덮는 제1 차폐층을 포함하는 인쇄회로기판; 상기 절연바디의 일면 상에 배치된 전자부품; 및 상기 절연바디의 일면 상에 배치되어 상기 제1 차폐층과 연결되고, 상기 전자부품을 감싸는 제2 차폐층; 을 포함하는 것일 수도 있다.
본 개시의 여러 효과 중 하나로서 ETS(Embedded Trace Substrate) 구조를 가지며, 전자파 차폐에 유리한 인쇄회로기판 및 전자부품 패키지를 제공할 수 있다.
본 개시의 여러 효과 중 다른 하나로서 인쇄회로기판의 측면을 덮는 차폐층을 가져, 전자파 차폐에 유리한 인쇄회로기판 및 전자부품 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 4 내지 도 18은 도 3의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
도 19는 전자부품 패키지의 일례를 개략적으로 나타낸 단면도다.
도 20은 전자부품 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 4 내지 도 18은 도 3의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
도 19는 전자부품 패키지의 일례를 개략적으로 나타낸 단면도다.
도 20은 전자부품 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이러한 칩 외에도 기타 다른 형태의 칩 관련부품이 포함될 수도 있다. 또한, 이들 칩 관련부품이 서로 조합될 수도 있다. 칩 관련부품(1020)은 상술한 칩을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 조합되어 패키지 형태로 제공될 수도 있다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 조합되어 패키지 형태로 제공될 수도 있다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140) 등이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 인쇄회로기판 (1121)일 수 있으나, 이에 한정되는 것은 아니다. 인쇄회로기판(1121)은 다층 인쇄회로기판 내에 전자부품이 내장된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 인쇄회로기판(100A)은 복수의 절연층(110, 120)을 포함하는 절연바디(100), 절연바디(100)의 일면 및 타면에 각각 배치된 제1 및 제2 배선층(210, 220), 절연바디(100)의 측면을 덮으며, 제1 및 제2 배선층(210, 220)과 전기적으로 연결된 차폐층(400)을 포함한다.
예를 들면, 일례에 따른 인쇄회로기판(100A)은, 후술하는 공정에서와 같이, ETS(Embedded Trace Substrate) 공법에 의하여 제조될 수 있다. 절연바디(100)는 서로 마주하는 일면 및 타면을 가질 수 있고, 이 경우, 제1 배선층(210)은 절연바디(100)의 일면 측에 매립되어 배치될 수 있다. 즉, 제1 배선층(210)은 절연바디(100)의 제1 절연층(110)의 일면으로부터 매립될 수 있다.
한편, 상술한 ETS 공법에 의하여, 일례에 따른 인쇄회로기판(100A)의 타면 상에는 제2 배선층(220)이 배치될 수 있다. 절연바디(100)의 일면으로부터 매립된 제1 배선층(210)과 달리, 제2 배선층(210)은 절연바디(100)의 일면과 마주하는 타면으로부터 돌출되어 배치될 수 있다.
한편, 일례에 따른 인쇄회로기판(100A)은, 절연바디(100)의 일면 상에 배치된 시드층(S)을 더 포함할 수 있다. 시드층(S)은 제1 절연층(110)의 일면 상에 배치되어, 제1 절연층(110)의 일면에 매립된 제1 배선층(210)의 적어도 일부를 덮으며 제1 배선층(210)과 전기적으로 연결될 수 있다.
한편, 일례에 따른 인쇄회로기판(100A)은, 절연바디(100)의 측면을 덮는 차폐층(400)을 포함한다. 차폐층(400)은 절연바디(100)의 제1 및 제2 절연층(110, 120) 각각의 측면을 모두 덮으며, 절연바디(100)의 타면까지 연장되어 배치될 수 있다. 또한, 차폐층(400)은 제1 및 제2 배선층(210, 220)과 전기적으로 연결될 수 있다. 차폐층(400)은 제1 배선층(210)과 접촉 연결되는 시드층(S)과 접촉 연결될 수 있고, 제2 배선층(220)의 측면과 접촉 연결될 수 있다. 차폐층(400)이 절연바디(100)의 일면 및 타면에 배치된 제1 및 제2 배선층(210, 220)과 각각 연결됨에 따라, 시드층(S), 차폐층(400), 제1 및 제2 배선층(210, 220)에 의하여 인쇄회로기판(100A)이 둘러싸일 수 있고, 이로 인해 완벽한 전자파 간섭(EMI, ElectroMagnetic Interference) 차폐를 달성할 수 있다.
한편, 일례에 따른 인쇄회로기판(100A)의 절연바디(100)의 일면 및 타면 사이 일 영역에서의 폭은, 절연바디(100)의 일면 및 타면 각각에서의 폭보다 클 수 있다. 예를 들면, 인쇄회로기판(100A)을 적층 방향과 평행하는 평면 상에 투영 시킨 단면도에서, 제1 배선층(210)의 하면과 절연바디(100)의 제1 절연층(110)이 접촉하는 영역에서의 인쇄회로기판(100A)의 폭은 절연바디(100)의 일면 및 타면 각각에서의 인쇄회로기판(100A)의 폭보다 클 수 있다. 즉, 절연바디(100), 제1 배선층(210) 및 차폐층(400)의 각각의 측면의 적어도 일부는 인쇄회로기판(100A)의 적층 방향과 완벽히 평행하지 않고, 경사를 가질 수 있다.
이하에서는, 도면을 참조하여 일례에 따른 인쇄회로기판(100A)의 구성요소에 대하여 보다 자세히 설명한다.
절연바디(100)는 복수의 절연층(110, 120)을 포함할 수 있으며, 복수의 절연층은 제1 및 제2 절연층(110, 120)을 포함할 수 있다.
절연바디(100) 내 복수의 절연층(110, 120)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지를 이용할 수 있다. 또한, 이들 수지에 실리카 등의 무기필러와 유리섬유 등의 보강재가 포함된 것을 이용할 수도 있다. 예를 들면, 프리프레그(prepreg) 및 ABF(Ajinomoto Build-up Film)가 이용될 수 있으나, 이에 한정되는 것은 아니다. 한편, ABF는 RCC(Resin Coated Copper) 형태로 제공될 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, PIE(Photo Image-able Dielectric) 등의 감광성 재료가 이용될 수도 있다.
도 3을 참조하면, 절연바디(100)는 제1 및 제2 절연층(110, 120)을 포함하는 두 개의 층으로 구성되나, 절연바디(100)는 단일의 절연층으로만 구성될 수도 있으며, 더 많은 수의 절연층을 포함할 수도 있다.
복수의 배선층(210, 220, 230)은 제1 내지 제3 배선층(210, 220, 230)을 포함할 수 있으며, 제1 내지 제3 배선층(210, 220, 230) 각각은 절연바디(100)의 내부 및 외부 중 적어도 하나에 배치될 수 있다.
상술한 바와 같이, 제1 배선층(210)은 절연바디(100)의 일면 즉, 제1 절연층(110)의 일면으로부터 매립되어 배치될 수 있다. 또한, 제1 배선층(210)의 적어도 일부는 제1 절연층(110)의 측면으로부터 노출될 수 있다. 한편, 제2 배선층(220)은 절연바디(100)의 타면 즉, 제2 절연층(120)의 타면 상에 돌출되도록 배치될 수 있다.
복수의 배선층(210, 220, 230)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 배선층(210, 220, 230)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 복수의 배선층(210, 220, 230)은 각각 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있다. 제1 배선층(220)은 시드층(S) 상에 전해 도금을 통해 형성될 수 있고, 제2 및 제3 배선층(220, 230)은 상술한 도금 공정에 의해 배치된 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 절연바디(100) 내 복수의 절연층(110, 120)이 RCC 형태로 제공되는 경우, 복수의 배선층(210, 220, 230)은 동박 등의 금속박을 더 포함할 수 있으며, 필요에 따라서 금속박의 표면에는 프라이머 수지가 존재할 수도 있다.
한편, 도 3의 경우 제1 내지 제3 배선층(210, 220, 230)의 3층 구조가 도시되어 있으나, 절연바디(100)의 구성에 대응되도록 설계함으로써, 복수의 배선층은 더 적은 수를 가질 수도 있고, 더 많은 층을 가질 수도 있다.
복수의 비아층(310, 320)은 제1 절연층(110)을 관통하며 제1 및 제3 배선층(210, 230)을 전기적으로 연결하는 제1 비아층(310) 및 제2 절연층(120)을 관통하며 제2 및 제3배선층(220, 230)을 전기적으로 연결하는 제2 비아층(320)을 포함하며, 각각의 비아층은 복수의 비아홀 내 도체가 충전된 복수의 비아를 포함한다.
복수의 비아층(310, 320)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 비아층(310, 320)은 설계 디자인에 따라서 신호용 비아, 그라운드용 비아, 파워용 비아 등을 포함할 수 있다. 복수의 비아층(310, 320)의 비아는 각각 비아홀이 금속물질로 완전히 충전된 것일 수 있고, 또는 금속물질이 비아홀의 벽면을 따라 형성된 것일 수도 있다. 복수의 비아층(310, 320)도 도금 공정, 예를 들면, AP, SAP, MSAP, TT 등의 공정으로 형성될 수 있으며, 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 제1 및 제2 비아층(310, 320) 각각의 비아는 일면의 폭이 타면의 폭보다 작은 테이퍼 형상을 가질 수 있다.
한편, 도 3에는 복수의 비아층이 제1 및 제2 비아층(310, 320)의 두 층을 갖는 것으로 도시되나, 절연바디(100)의 구성 및 배선층의 설계에 따라, 비아층은 단일 층으로 구성될 수도 있고, 더 많은 층을 가질 수도 있다.
시드층(S)은, 절연바디(100)의 일면 상에 배치되어, 제1 배선층(210)의 적어도 일부를 덮을 수 있다. 구체적으로, 도 3을 참조하면, 시드층(S)은 제1 배선층(210)의 상면의 적어도 일부와 접촉하며 연결될 수 있고, 절연바디(100)의 측면으로부터 노출되도록 배치될 수 있다. 이 경우, 시드층(S)이 도 3에 도시된 바와 같이 제1 절연층(110)의 측면으로부터 돌출되어 배치될 수도 있고, 도시되지는 않았으나, 시드층(S)이 제1 절연층(110)의 측면에 매립된 상태로 제1 절연층(110)의 측면으로부터 노출될 수도 있다. 시드층(S)은, 후술하는 제조 공정에서와 같이 무전해 도금(Electroless Plating)에 의해 형성된 무전해 도금층일 수 있고, 시드층(S)의 두께는 전해 도금층(Electroplating)인 제1 배선층(210)에 비해 얇을 수 있다.
무전해 도금을 통해 형성된 시드층(S)이 절연바디(100)의 일면 상에 잔존함에 따라, 인쇄회로기판(100A)의 측면 뿐만 아니라 일면까지도 효과적으로 EMI 차폐가 가능하다. 또한, 현재 도 3의 경우 시드층(S)이 절연바디(100)의 측면과 인접한 영역에만 배치되는 것으로 도시되나, 절연기판의(100)의 일면 중 제1 배선층(210)이 노출된 제1 패시베이션층(510)의 제1 개구 내에도 시드층(S)이 잔존해 있을 수 있다. 즉, 제1 패시베이션층(510)의 제1 개구 내에 시드층(S)이 배치될 수 있고, 시드층(S) 또한 제1 배선층(210)을 노출시키는 개구를 가질 수 있다. 이로 인하여, 제1 배선층(210)이 후술할 전자부품(610) 등 다른 구성과 전기적으로 연결될 수 있게 함과 동시에, 절연바디(100)의 일면을 효과적으로 차폐시킬 수 있다.
시드층(S)이 절연바디(100)의 일면의 일부를 덮고, 제1 배선층(210) 및 후술할 차폐층(400)과 연결됨에 따라, 시드층(S)은 전자파 간섭(EMI)을 차폐하는 기능을 수행할 수 있다.
일례에 따른 인쇄회로기판(100A)의 경우, 제1 배선층(210)의 배치를 위해 요구되는 시드층(S)을 이용하여 전자파 간섭을 차폐할 수 있는 바, 별도의 차폐층을 형성하지 않아도, 절연바디(100)의 일면 측에서 전자파 차폐 기능을 수행할 수 있다. 이로 인하여, 본 개시에 따른 인쇄회로기판(100A)은 제조 비용 절감 및 공정을 간소화 시킬 수 있다.
차폐층(400)은, 절연바디(100)의 측면에 배치되어, 절연바디(100) 내 복수의 절연층(110, 120)의 측면을 덮을 수 있다. 또한, 차폐층(400)은 절연바디(100)의 일면 상에 배치된 시드층(S)과 접촉연결되며, 절연바디(100)의 측면으로 노출된 제1 배선층(210)과도 접촉 연결될 수 있다. 또한, 차폐층(400)은 절연바디(100)의 타면 상에 돌출되어 배치된 제2 배선층(220)과 전기적으로 연결될 수 있으며, 구체적으로 차폐층(400)은 제2 배선층(220)의 측면과 접촉 연결될 수 있다. 차폐층(400)은 시드층(S) 및 제1 배선층(210)과 연결되며, 인쇄회로기판(100A) 내 그라운드 패턴 또는 접지패턴과 연결될 수 있다.
차폐층(400) 또한, 무전해 도금 공정을 통해 형성될 수 있다. 차폐층(400)은 전해 도금층을 포함하는 제1 및 제2 배선층(210, 220)에 비하여 두께가 얇을 수 있다. 차폐층(400)이 무전해 도금을 통해 절연바디(100)의 측면에 배치됨에 따라, 스퍼터링 공법을 통한 측면 금속층에 비하여 박리 및 탈락 등의 불량을 효과적으로 방지할 수 있다.
한편, 차폐층(400)은 상술한 바와 같이 시드층(S)과 접촉 연결될 수 있는데, 이 경우, 차폐층(400)이 시드층(S)의 하면과 접촉 연결될 수도 있고, 차폐층(400)이 시드층(S)의 측면 상으로 연장 배치되어, 시드층(S)의 측면과 접촉 연결될 수도 있다. 즉, 시드층(S)이 제1 절연층(110)의 측면으로부터 돌출되어 배치된 경우 차폐층(400)은 시드층(S)의 하면과 접촉 연결되고, 시드층(S)이 제1 절연층(110)의 측면에 매립된 채 제1 절연층(110)의 측면으로 노출된 경우, 차폐층(400)은 시드층(S)의 측면 상에 연장되어 배치될 수 있다.
제1 및 제2 패시베이션층(510, 520)은 내부 구성요소를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 제1 및 제2 패시베이션층(510, 520)은 각각 복수의 제1 및 제2 개구를 가질 수 있다. 복수의 제1 개구는 각각 제1 배선층(210)의 적어도 일부를 노출시킬 수 있다. 복수의 제2 개구는 각각 제2 배선층(220)의 적어도 일부를 노출시킬 수 있다. 제1 및 제2 패시베이션층(510, 520)의 재료는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 재료, 예를 들면, ABF가 사용될 수 있으나, 이에 한정되는 것은 아니다.
도 4 내지 도 18은 도 3의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정 단면도들이다.
도 4 내지 도 6을 참조하면, 먼저 적어도 일면에 시드층(S)이 배치된 제1 제1 캐리어(810)를 준비한다. 그 후, 시드층(S) 상에 도금 및 패터닝 공정을 통해 제1 배선층(210)을 형성한다.
다음으로 도 7 및 도 8을 참조하면, 제1 배선층(210) 상에 제1 배선층(210)을 매립하는 제1 절연층(110)을 형성하고, 제1 절연층(110)을 관통하는 제1 비아홀(310h)을 형성하고, 제1 절연층(110) 상에 제3 배선층(230)을 배치하고, 제1 비아홀(310h) 내부를 충전하는 제1 비아층(310)을 형성하고, 제1 절연층(110) 상에 제3 배선층(230)을 매립하는 제2 절연층(120)을 형성하고, 제2 절연층(120)을 관통하는 제2 비아홀(320h)을 형성하고, 제2 절연층(120) 상에 제2 배선층(220)을 배치하고, 제2 비아홀(320h) 내부를 충전하는 제2 비아층(320)을 형성하여, 인쇄회로기판의 전구체를 형성한다. 이 때 제1 및 제2 비아홀(310h, 320h)의 형성은 레이저 드릴 또는 기계적 드릴링 공법 등 공지의 비아홀 가공 방법을 이용할 수 있다.
한편, 제1 및 제2 절연층(110, 120)을 포함하는 절연바디(100)는, 시드층(S)의 상부를 완전히 덮을 수도 있고, 시드층(S)의 상부 중 적어도 일부를 노출시킬 수도 있다.
도 9를 참조하면, 레이저 드릴 또는 기계적 드릴링을 통하여 도 8의 전구체에 리세스부(R)를 형성한다. 리세스부(R) 하부에는, 제1 배선층(210)의 적어도 일부가 노출되어 있을 수 있다. 리세스부(R)가 레이저 드릴을 이용하여 형성되는 경우, 리세스부(R) 측벽은 인쇄회로기판의 전구체의 적층 방향과 평행하지 않고, 기울어진 형상을 가질 수 있다.
도 10을 참조하면, 차폐층(400)의 배치를 위하여, 차폐층(400)이 배치될 영역을 제외한 영역에 마스크(M)를 배치할 수 있다. 이후 도 11을 참조하면, 무전해 도금 공정을 통해, 마스크(M)가 배치된 영역을 제외한 도 10의 인쇄회로기판의 전구체의 측면 및 상면에 차폐층(400)이 배치될 수 있다.
도 11의 경우 마스크(M)가 제2 배선층(220)의 상면을 모두 덮는 것으로 도시되나, 도시되지 않은 일례로서, 필요에 따라 마스크(M)가 제2 배선층(220)의 상면의 일부를 노출시킬 수 있고, 이 경우 차폐층(400)은 제2 배선층(220)의 측면 뿐만 아니라 제2 배선층(220)의 상면 위로 연장되어 배치될 수도 있다. 이 경우, 도 3의 최종 인쇄회로기판(100A)에서 차폐층(400)은, 제2 배선층(220)의 하면 상에 연장되어 배치될 수 있다.
차폐층(400)은 무전해 도금층을 포함할 수 있으며, 제2 배선층(220), 시드층(S) 및 리세스부(R)로 노출된 제1 배선층(210)과 접촉하도록 배치될 수 있다. 도 12와 같이, 차폐층(400)의 배치 후 마스크(M)은 제거될 수 있다.
한편, 상술한 공정에서, 절연바디(100)가 시드층(S)의 상부를 덮도록 제조된 경우, 차폐층(400)은 시드층(S)의 측면 상으로 연장되어 배치되고, 절연바디(100)가 시드층(S)의 상부 중 적어도 일부를 노출시키도록 제조된 경우, 차폐층(400)은 시드층(S)의 상부와 접촉되도록 배치될 수 있다.
차폐층(400)이 시드층(S)의 상부와 접촉되도록 배치된 경우, 도 3의 최종 인쇄회로기판(100A) 구조에서, 차폐층(400)은 시드층(S)의 하면과 접촉 연결될 수 있다.
도 13을 참조하면, 제2 배선층(220)을 외부로 노출시키는 복수의 제2 개구가 형성된 패시베이션층(520)이 배치된다. 패시베이션층(520)은 도 3의 완성된 인쇄회로기판(100A)에서의 제2 패시베이션층(520)을 지칭한다.
도 14 및 15를 참조하면, 도 13의 인쇄회로기판의 전구체 및 캐리어를 상하 반전시켜 제2 캐리어(820) 상에 배치한 다음, 제1 캐리어(810)를 박리한다.
도 16을 참조하면, 시드층(S)의 일부가 제거될 수 있다. 시드층(S)의 제거는 에칭(etching), 블라스트(blast) 등의 공지의 방법을 이용할 수 있으며, 시드층(S)의 부분적 제거를 위해서 마스크 또는 레지스트가 이용될 수 있다. 도 16에 도시된 바와 같이, 시드층(S)은 차폐층(400)과 제1 배선층(210)을 연결하는 영역만을 남기고 나머지 영역이 제거될 수 있다.
도 17을 참조하면, 절연바디(100)의 일면 상에 시드층(S) 및 제1 배선층(210) 각각의 적어도 일부를 덮으며, 복수의 제1 개구를 통해 제1 배선층(210)의 적어도 일부를 노출시키는 패시베이션층(510)이 배치될 수 있다. 패시베이션층(510)은 도 3의 완성된 인쇄회로기판(100A)에서 제1 패시베이션층(510)으로 지칭된다.
한편, 도 17에서는, 제1 패시베이션층(510)이 시드층(S)을 완전히 덮는 것으로 표현되었으나, 필요 및 설계에 따라 제1 패시베이션층(510)은 시드층(S)의 적어도 일부를 노출시킬 수 있다. 제1 패시베이션층(510)이 시드층(S)을 노출시킨 구조는 후술할 도 19 및 도 20에 도시된다.
도 18을 참조하면, 레이저 드릴 또는 기계적 드릴링을 통하여 도 17의 전구체에 리세스부(R)를 노출시킨다. 즉, 리세스부(R)로 노출된 제1 배선층(210)의 일부가 제거됨으로써, 리세스부(R)는 절연바디(100)를 완전히 관통하게 되고, 도 17의 전구체를 복수의 인쇄회로기판(100A)으로 분리시킬 수 있다. 이후, 도 19에 도시된 바와 같이 제2 캐리어(820)가 분리된다.
이 경우, 도 18의 공정은 기판을 절단 또는 싱귤레이션(Singulation)하여 분리시키는 공정이 될 수 있으며, 레이저 드릴을 이용하는 경우, 인쇄회로기판(100A)의 측벽은 인쇄회로기판(100A)의 적층 방향과 평행하지 않고, 기울어진 형상을 가질 수 있다.
즉, 도 18 및 19에 도시된 바와 같이, 상술한 양면에서의 레이저 드릴링 공정을 통하여, 인쇄회로기판(100A)의 절연바디(100)의 일면 및 타면 사이 일 영역에서의 폭은, 절연바디(100)의 일면 및 타면 각각에서의 폭보다 클 수 있다.
도 19는 전자부품 패키지의 일례를 개략적으로 나타낸 단면도다.
도 19를 참조하면, 전자부품 패키지(100B)는, 본 발명의 일례에 따른 인쇄회로기판(100A)과 비교하여, 인쇄회로기판(100A)의 일면 상에 전자부품(600)이 실장되고, 차폐층이 제1 및 제2 차폐층(410, 420)을 포함하는 구조를 가진다. 따라서, 전자부품 패키지(100B)의 구조를 설명함에 있어, 본 발명의 인쇄회로기판(100A)의 구성과 대비해 추가된 구성에 대해서만 설명하기로 한다. 전자부품 패키지(100B)의 나머지 구성에는, 상술한 인쇄회로기판(100A)에서의 설명이 그대로 적용될 수 있다.
도 19를 참조하면, 전자부품(600)이 인쇄회로기판(100A)의 절연바디(100)의 일면 상에 실장될 수 있다.
전자부품(600)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 다이일 수 있다. 예를 들면, 전자부품(600)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC(application-specific IC) 등의 로직 등일 수도 있다. 필요에 따라서는, 전자부품(600)은 칩 형태의 수동부품, 예를 들면, 칩 형태의 인덕터나 칩 형태의 커패시터 등일 수도 있다. 전자부품(600)은 접속패드(미도시) 또는 범프(600B)가 배치된 면이 하부를 향하도록, 그리고 그 반대측 면이 상부를 향하도록 배치될 수 있다. 전자부품(600)의 접속패드 또는 범프(600B)는 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함할 수 있고, 제1 전기연결금속(710)과 전기적으로 연결될 수 있다. 전자부품(600)은 필요에 따라 접착필름(610) 등에 의해 인쇄회로기판(100A)의 일면 상에 부착될 수 있다.
복수의 제1 및 제2 전기연결금속(710, 720)은 제1 및 제2 패시베이션층(510, 520)의 복수의 제1 및 제2 개구 상에 각각 배치된다. 복수의 제1 전기연결금속(710)은 노출된 제1 배선층(210)과 상술한 전자부품(600)의 범프(600B)를 전기적으로 연결될 수 있다. 복수의 제2 전기연결금속(720)은 각각 노출된 제2 배선층(220)과 전기적으로 연결될 수 있다. 복수의 제1 전기연결금속(710)은 인쇄회로기판(100A)을 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 인쇄회로기판(100A)은 이를 통하여 전자기기의 메인보드나 다른 BGA 기판 등에 실장 될 수 있다. 복수의 제1 전기연결금속(710)은 인쇄회로기판(100A)을 이에 표면실장 배치되는 전자부품(600)과 물리적 및/또는 전기적으로 연결시킬 수 있다. 복수의 제1 및 제2전기연결금속(710, 720)은 각각 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 및 제2전기연결금속(710, 720)은 각각 랜드(land), 볼(ball), 핀(pin) 등일 수 있다.
접착필름(610)은 전자부품(600) 및 범프(610)를 인쇄회로기판(100A)의 일면 상에 안정적으로 고정 시키는 기능을 수행할 수 있다. 접착필름(610)은 제1 전기연결금속(710) 및 범프(610)의 측면을 덮도록 인쇄회로기판(100A)의 일면 상에 배치될 수 있다. 접착필름(610)의 재료로는 절연 물질이 사용될 수 있으며 절연물질로는 PID와 같은 감광성 절연물질, 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지, 이들 수지에 실리카 등의 무기필러 및/또는 유리섬유 등의 보강재가 포함된 것, 예를 들면, 프리프레그, ABF 등이 이용될 수 있다. 또는 접착필름(610)은 NCP(Non Conductive Paste) 또는 NCF(Non Conductive Film)으로 형성될 수 있다.
한편, 도 19의 전자부품 패키지(100B)의 경우, 제1 및 제2 차폐층(410, 420)이 전자파 간섭 차폐 기능을 수행할 수 있다. 상술한 인쇄회로기판(100A)에서의 차폐층은 전자부품 패키지(100B)에서의 제1 차폐층(410)에 해당하고, 제1 차폐층(410)으로 인해 인쇄회로기판(100A)은 완벽히 차폐될 수 있다.
상술한 전자부품(600)이 인쇄회로기판(100A)의 일면 상에 실장된 다음, 전자부품(600)을 내부에 수용하는 제2 차폐층(420)이 인쇄회로기판(100A)의 일면 상에 배치될 수 있다.
제2 차폐층(420)은 쉴드 캔(Shield Can)일 수 있으며, 시드층(S) 및 제1 배선층(210)과 접촉하며 연결됨으로써, 인쇄회로기판(100A) 상에 실장된 전자부품(600)을 효과적으로 차폐시킬 수 있다. 즉, 본 발명에 따른 전자부품 패키지(100B)는, 제1 및 제2 차폐층(410, 420)을 통해 완벽하게 전자파 간섭을 차폐시킬 수 있다.
제2 차폐층(420)은 전자파를 용이하게 차단할 수 있도록 금속 재질을 포함할 수 있다. 그러나 제2 차폐층(420)의 재질이 금속으로 한정되는 것은 아니다. 일례로, 제2 차폐층(420)은 금속 분말을 포함한 합성 수지 재질로 제작될 수도 있다.
상술한 바와 같이, 제1 패시베이션층(510)은 시드층(S) 및 제1 배선층(210) 각각의 적어도 일부를 노출시킬 수 있다. 제2 차폐층(420)은, 제1 패시베이션층(510)으로부터 노출된 시드층(S) 및 제1 배선층(210)과 접촉하며 연결됨으로써, 전자부품(600) 및 전자부품 패키지(100B)를 차폐하는 기능을 수행할 수 있다.
그 외 중복되는 구성에 대해서는 상술한 설명이 동일하게 적용될 수 있는 바, 자세한 설명은 생략한다.
도 20은 전자부품 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 20을 참조하면, 다른 일례에 따른 전자부품 패키지(100C)는, 본 발명의 일례에 따른 전자부품 패키지(100B)와 비교하여, 전자부품(600)을 덮는 몰드부(620)가 배치되고, 제2 차폐층(420)이 몰드부(620)를 덮는 구조를 가진다. 따라서, 다른 일례에 따른 전자부품 패키지(100C)의 구조를 설명함에 있어, 일례에 따른 전자부품 패키지(100B)의 구성과 대비해 차이가 있는 구성에 대해서만 설명하기로 한다. 전자부품 패키지(100C)의 나머지 구성에는, 상술한 일례에 따른 전자부품 패키지(100B)에서의 설명이 그대로 적용될 수 있다.
도 20을 참조하면, 전자부품(600)이 인쇄회로기판(100A) 상에 실장된 이후, 몰드부(620)가 인쇄회로기판(100A)의 일면 상에 배치되어 전자부품(600)을 덮을 수 있다. 몰드부(620)는 전자부품(600)을 밀봉하며, 전자부품(600)을 인쇄회로기판(100A) 상에 고정시키고, 외부 충격 및 물리적/화학적 손상으로부터 전자부품(600)을 보호할 수 있다. 한편, 몰드부(620)는 제1 패시베이션층(510)으로부터 노출된 시드층(S) 및 제1 배선층(210)을 덮지는 않을 수 있다.
몰드부(620)는 EMC(Epoxy Molding Compound)와 같이 에폭시 등의 수지재를 포함하는 절연성 재료로 형성될 수 있다.
다른 일례에 따른 전자부품 패키지(100C)의 경우, 제2 차폐층(420)은 몰드부(620)의 외부 표면 상에 배치되며, 시드층(S) 및 제1 배선층(210) 상으로 연장배치될 수 있다. 제2 차폐층(420)이 시드층(S) 및 제1 배선층(210)과 접촉되며 연결됨에 따라, 몰드부(620) 내에 배치된 전자부품(600)을 전자파 간섭으로부터 효과적으로 차폐시킬 수 있다.
그 외 중복되는 구성에 대해서는 상술한 설명이 동일하게 적용될 수 있는 바, 자세한 설명은 생략한다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
100A: 인쇄회로기판
100B, 100C: 전자부품 패키지
110, 120: 제1 및 제2 절연층
210, 220, 230: 제1 내지 제3 배선층
310, 320: 비아층
400, 410, 420: 차폐층
510, 520: 제1 및 제2 패시베이션층
R: 리세스부
100B, 100C: 전자부품 패키지
110, 120: 제1 및 제2 절연층
210, 220, 230: 제1 내지 제3 배선층
310, 320: 비아층
400, 410, 420: 차폐층
510, 520: 제1 및 제2 패시베이션층
R: 리세스부
Claims (16)
- 서로 마주보는 일면과 타면을 갖는 절연바디;
상기 절연바디의 일면 및 타면에 각각 배치된 제1 및 제2 배선층;
상기 절연바디의 일면 상에 배치되어, 상기 제1 배선층의 적어도 일부를 덮는 시드층; 및
상기 절연바디의 측면을 덮으며, 상기 제1 및 제2 배선층과 전기적으로 연결된 차폐층; 을 포함하는, 인쇄회로기판.
- 제1 항에 있어서,
상기 제1 배선층은 상기 절연바디의 일면으로부터 매립되고,
상기 제2 배선층은 상기 절연바디의 타면으로부터 돌출된, 인쇄회로기판.
- 제2 항에 있어서,
상기 시드층은 상기 절연바디의 일면으로부터 돌출되어 배치되고,
상기 시드층의 상면과 상기 제1 배선층의 상면은 단차를 갖는, 인쇄회로기판.
- 제3 항에 있어서,
상기 차폐층의 일단은 상기 시드층과 접촉 연결된, 인쇄회로기판.
- 제4 항에 있어서,
상기 차폐층의 일단의 적어도 일부는 상기 시드층의 하면 또는 상기 시드층의 측면과 접촉 연결된, 인쇄회로기판.
- 제5 항에 있어서,
상기 차폐층의 일단의 다른 적어도 일부는 상기 제1 배선층의 측면 상에 연장 배치된, 인쇄회로기판.
- 제4 항에 있어서,
상기 차폐층은 상기 절연바디의 타면 상에 연장되고, 상기 차폐층의 타단은 상기 제2 배선층의 측면과 접촉 연결된, 인쇄회로기판.
- 제4 항에 있어서,
상기 시드층 및 상기 차폐층은 무전해 도금층인, 인쇄회로기판.
- 제4 항에 있어서,
상기 시드층은 상기 제1 배선층에 비해 두께가 얇은, 인쇄회로기판.
- 제7 항에 있어서,
상기 차폐층은 상기 제2 배선층의 하면 상에 연장 배치된, 인쇄회로기판.
- 제7 항에 있어서,
상기 절연바디의 일면 상에 배치되어, 상기 제1 배선층의 적어도 일부를 노출시키는 제1 개구를 갖는 제1 패시베이션층; 및
상기 절연바디의 타면 상에 배치되어, 상기 제2 배선층의 적어도 일부를 노출시키는 제2 개구를 갖는 제2 패시베이션층; 을 더 포함하고,
상기 제1 패시베이션층은, 상기 시드층의 상면 및 측면 각각의 적어도 일부를 덮는, 인쇄회로기판.
- 제7 항에 있어서,
상기 절연바디 내부에 배치된 복수의 배선층; 및
상기 절연바디의 적어도 일부를 관통하며 상기 제1 및 제2 배선층을 전기적으로 연결하는 비아층; 을 더 포함하고,
상기 절연바디는 복수의 절연층을 포함하며,
상기 비아층은 복수 개 배치되어 상기 복수의 절연층 각각의 적어도 일부를 관통하는, 인쇄회로기판.
- 제7 항에 있어서,
상기 절연바디의 일면 및 타면 사이 일 영역에서의 폭은
상기 절연바디의 일면 및 타면 각각에서의 폭보다 큰, 인쇄회로기판.
- 서로 마주보는 일면과 타면을 갖는 절연바디, 상기 절연바디의 일면에 배치된 제1 배선층, 상기 절연바디의 일면 상에 배치되어 상기 제1 배선층의 적어도 일부를 덮는 시드층 및 상기 절연바디의 측면을 덮는 제1 차폐층을 포함하는 인쇄회로기판;
상기 절연바디의 일면 상에 배치된 전자부품; 및
상기 절연바디의 일면 상에 배치되어 상기 제1 차폐층과 연결되고, 상기 전자부품을 감싸는 제2 차폐층; 을 포함하는, 전자부품 패키지.
- 제14 항에 있어서,
상기 절연바디의 타면 상에 배치된 제2 배선층; 을 더 포함하며,
상기 시드층은 상기 절연바디의 일면으로부터 돌출되고,
상기 제1 배선층은 상기 절연바디의 일면으로부터 매립되며,
상기 제1 차폐층은 상기 시드층 및 상기 제2 배선층 각각과 접촉 연결된, 전자부품 패키지.
- 제15 항에 있어서,
상기 전자부품을 덮는 몰드부; 를 더 포함하고,
상기 제2 차폐층은 상기 몰드부의 외면 상에 배치되어 상기 제1 배선층 및 상기 시드층 각각과 접촉 연결된, 전자부품 패키지.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210132144A KR20230049257A (ko) | 2021-10-06 | 2021-10-06 | 인쇄회로기판 및 이를 포함하는 전자부품 패키지 |
US17/577,687 US20230108464A1 (en) | 2021-10-06 | 2022-01-18 | Printed circuit board and electronic component package including the same |
CN202210271716.XA CN115942589A (zh) | 2021-10-06 | 2022-03-18 | 印刷电路板和包括该印刷电路板的电子组件封装件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020210132144A KR20230049257A (ko) | 2021-10-06 | 2021-10-06 | 인쇄회로기판 및 이를 포함하는 전자부품 패키지 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20230049257A true KR20230049257A (ko) | 2023-04-13 |
Family
ID=85773992
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020210132144A KR20230049257A (ko) | 2021-10-06 | 2021-10-06 | 인쇄회로기판 및 이를 포함하는 전자부품 패키지 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230108464A1 (ko) |
KR (1) | KR20230049257A (ko) |
CN (1) | CN115942589A (ko) |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017179325A1 (ja) * | 2016-04-11 | 2017-10-19 | 株式会社村田製作所 | 高周波部品 |
US10811364B2 (en) * | 2019-03-18 | 2020-10-20 | Qorvo Us, Inc. | Shielded electronic modules and methods of forming the same utilizing plating and double-cut singulation |
US11139224B2 (en) * | 2019-12-05 | 2021-10-05 | Qualcomm Incorporated | Package comprising a substrate having a via wall configured as a shield |
KR20220026660A (ko) * | 2020-08-25 | 2022-03-07 | 삼성전자주식회사 | 반도체 패키지 |
-
2021
- 2021-10-06 KR KR1020210132144A patent/KR20230049257A/ko unknown
-
2022
- 2022-01-18 US US17/577,687 patent/US20230108464A1/en active Pending
- 2022-03-18 CN CN202210271716.XA patent/CN115942589A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230108464A1 (en) | 2023-04-06 |
CN115942589A (zh) | 2023-04-07 |
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