KR20220036507A - 전자부품 내장기판 - Google Patents

전자부품 내장기판 Download PDF

Info

Publication number
KR20220036507A
KR20220036507A KR1020200118805A KR20200118805A KR20220036507A KR 20220036507 A KR20220036507 A KR 20220036507A KR 1020200118805 A KR1020200118805 A KR 1020200118805A KR 20200118805 A KR20200118805 A KR 20200118805A KR 20220036507 A KR20220036507 A KR 20220036507A
Authority
KR
South Korea
Prior art keywords
electronic component
disposed
layer
wiring
insulating material
Prior art date
Application number
KR1020200118805A
Other languages
English (en)
Inventor
지윤제
김용훈
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020200118805A priority Critical patent/KR20220036507A/ko
Priority to US17/213,850 priority patent/US11439020B2/en
Priority to CN202110695840.4A priority patent/CN114269060A/zh
Publication of KR20220036507A publication Critical patent/KR20220036507A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/184—Components including terminals inserted in holes through the printed circuit board and connected to printed contacts on the walls of the holes or at the edges thereof or protruding over or into the holes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect not connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the semiconductor or solid-state body being mounted in a cavity or on a protrusion of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H01L2924/15155—Shape the die mounting substrate comprising a recess for hosting the device the shape of the recess being other than a cuboid
    • H01L2924/15156—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 개시는 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층 중 적어도 하나를 관통하는 캐비티를 갖는 배선 구조체; 상기 캐비티 내에 배치된 제1전자부품; 상기 배선 구조체 상에 배치되며, 관통부를 갖는 댐 구조체; 상기 캐비티 및 상기 관통부 각각의 적어도 일부를 채우며, 상기 배선 구조체 및 상기 제1전자부품 각각의 적어도 일부를 덮는 제1절연재; 및 상기 제1절연재 상에 배치된 제1회로층; 을 포함하며, 전자부품 내장기판에 관한 것이다.

Description

전자부품 내장기판{SUBSTRATE WITH ELECTRONIC COMPONENT EMBEDDED THEREIN}
본 개시는 전자부품 내장기판에 관한 것이다.
휴대폰을 비롯한 IT(Information Technology) 분야의 전자기기들이 경박 단소화 되면서, 이에 대한 기술적 요구에 부응하여 IC(Integrated Circuit) 등의 전자부품이 인쇄회로기판 내에 삽입되는 기술이 요구되고 있으며, 최근에는 다양한 방식으로 인쇄회로기판 내에 전자부품이 내장되는 기술이 개발되고 있다. 이에 따라서, 인쇄회로기판에 다양한 캐비티(Cavity) 구조를 형성하고 있다.
본 개시의 여러 목적 중 하나는 박형화가 가능하며, 전자부품을 페이스-업 형태로 캐비티에 내장할 수 있는 전자부품 내장기판을 제공하는 것이다.
본 개시의 여러 목적 중 다른 하나는 전자부품 상에 국부적으로 미세회로 영역을 적용할 수 있는 전자부품 내장기판을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 캐비티를 갖는 배선 구조체 상에 관통부를 갖는 댐 구조체를 배치하고, 캐비티 내에 전자부품을 배치한 후, 흐름성이 우수한 절연재로 캐비티와 관통부를 채우고, 절연재 상에 회로층을 형성하는 방법으로, 전자부품 내장기판을 제공하는 것이다.
예를 들면, 일례에 따른 전자부품 내장기판은 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층 중 적어도 하나를 관통하는 캐비티를 갖는 배선 구조체; 상기 캐비티 내에 배치된 제1전자부품; 상기 배선 구조체 상에 배치되며, 관통부를 갖는 댐 구조체; 상기 캐비티 및 상기 관통부 각각의 적어도 일부를 채우며, 상기 배선 구조체 및 상기 제1전자부품 각각의 적어도 일부를 덮는 제1절연재; 및 상기 제1절연재 상에 배치된 제1회로층; 을 포함하는 것일 수 있다.
예를 들면, 일례에 따른 전자부품 내장기판은 절연층 및 상기 절연층 상에 배치된 배선층을 포함하며, 바닥면을 갖는 캐비티가 형성된 배선 구조체; 접속패드가 배치된 일면 및 상기 일면의 반대측인 타면을 가지며, 상기 타면이 상기 캐비티의 바닥면에 부착되도록 배치된 전자부품; 상기 배선 구조체 상에 배치되며, 평면 상에서 상기 캐비티보다 넓은 면적을 갖는 관통부가 형성된 댐 구조체; 및 상기 캐비티 및 상기 관통부 내에 배치되며 상기 전자부품을 매립하는 절연재 및 상기 절연재 상에 배치된 회로층을 포함하는 회로 구조체; 를 포함하며, 상기 배선층 및 상기 접속패드 각각의 적어도 일부는 상기 회로층의 적어도 일부를 통해 서로 전기적으로 연결된 것일 수도 있다.
본 개시의 여러 효과 중 하나로서 박형화가 가능하며, 전자부품을 페이스-업 형태로 캐비티에 내장할 수 있는 전자부품 내장기판을 제공할 수 있다.
본 개시의 여러 효과 중 다른 하나로서 전자부품 상에 국부적으로 미세회로 영역을 적용할 수 있는 전자부품 내장기판을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 I-I' 절단 평면도다.
도 5는 도 3의 전자부품 내장기판의 회로 구조체의 제1회로층의 일부 영역을 개략적으로 나타낸 평면도다.
도 6은 도 3의 전자부품 내장기판의 배선 구조체의 제2배선층의 일부 영역을 개략적으로 나타낸 평면도다.
도 7 및 도 8은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 9는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 전자부품 내장기판의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도 11은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 12는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 16은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이러한 칩 외에도 기타 다른 형태의 칩 관련부품이 포함될 수도 있다. 또한, 이들 칩 관련부품이 서로 조합될 수도 있다. 칩 관련부품(1020)은 상술한 칩을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 조합되어 패키지 형태로 제공될 수도 있다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 조합되어 패키지 형태로 제공될 수도 있다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 전자부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140) 등이 내부에 수용되어 있다. 전자부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 전자부품 내장기판 (1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자부품 내장기판(1121)은 다층 인쇄회로기판 내에 전자부품이 내장된 형태일 수 있으나, 이에 한정되는 것은 아니다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
도 3은 전자부품 내장기판의 일례를 개략적으로 나타낸 단면도다.
도 4는 도 3의 전자부품 내장기판의 개략적인 I-I' 절단 평면도다.
도 5는 도 3의 전자부품 내장기판의 회로 구조체의 제1회로층의 일부 영역을 개략적으로 나타낸 평면도다.
도 6은 도 3의 전자부품 내장기판의 배선 구조체의 제2배선층의 일부 영역을 개략적으로 나타낸 평면도다.
도면을 참조하면, 일례에 따른 전자부품 내장기판(100A)은 캐비티(110H)를 갖는 배선 구조체(110), 캐비티(110H)에 배치된 전자부품(120), 배선 구조체(110) 상에 배치되며 관통부(130H)를 갖는 댐 구조체(130), 및 관통부(130H) 내에서 배선 구조체(110)와 전자부품(120) 상에 배치된 회로 구조체(140)를 포함한다. 회로 구조체(140)는 캐비티(110H)와 관통부(130H) 각각의 적어도 일부를 채우며 배선 구조체(110)와 전자부품(120) 각각의 적어도 일부를 덮는 제1절연재(141a), 및 제1절연재(141a) 상에 배치된 제1회로층(141b)을 포함한다.
한편, 상술한 바와 같이 최근 다양한 방식으로 인쇄회로기판 내에 전자부품이 내장되는 기술이 개발되고 있으며, 이에 따라서 인쇄회로기판에 다양한 캐비티 구조를 형성하고 있다. 예를 들면, 인쇄회로기판에 캐비티를 형성하고, 캐비티 내부 영역에 범프 패드를 형성하며, 다이를 페이스-다운 형태로 실장하는 구조를 그 예로 들 수 있다. 다만, 이 경우 캐비티를 형성하는 공정에서 범프 패드의 손상을 막기 위하여 배리어가 요구될 수 있다. 또한, 다이 아래로 배선이 많아지므로 기판의 층수가 증가될 수 있으며, 박형화가 어려울 수 있다. 또한, 멀티 다이를 실장하는 경우, 다이간 인터커넥션의 경로가 길어질 수 있으며, 회로 밀접도가 복잡해질 수 있다. 또한, 미세회로에 대응하기에 다소 어려움이 있을 수 있다. 또한, 다이의 백면은 단순히 몰딩재로 덮이기 때문에, 방열 효율이 낮을 수 있다.
반면, 일례에 따른 전자부품 내장기판(100A)은 배선 구조체(110)의 캐비티(110H)에 전자부품(120)을 배치한 후, 관통부(130H)를 갖는 댐 구조체(130)를 이용하여 흐름성이 우수한 제1절연재(141a)로 캐비티(110H)와 관통부(130H)를 채우고, 이러한 제1절연재(141a) 상에 제1회로층(142a)을 형성한다. 따라서, 캐비티(110H) 내부 영역에 범프 패드가 불필요하며, 전자부품(120)이 다이인 경우, 페이스-업 형태로 실장할 수 있다. 또한, 전체적으로 배선층의 수를 줄일 수 있는바, 박형화에도 유리하다. 또한, 멀티 다이를 실장하는 경우, 회로 구조체(140)를 통하여 인터커넥션이 가능하기 때문에, 그 경로를 줄일 수 있으며, 회로 밀접도도 간소화할 수 있다. 또한, 회로 구조체(140)는 미세회로 형성에 용이한 공정의 이용이 가능한 흐름성이 우수한 절연재료, 예를 들면, 포토리소그래피 공정을 이용할 수 있는 PID(Photo Imageable Dielectric)나, SAP(Semi Additive Process)를 이용할 수 있는, 유리섬유 없이 무기필러 및 절연수지를 포함하는, ABF(Ajinomoto Build-up Film) 등 상에 도금 공정을 수행하여 제조될 수 있는바, 미세회로 구현에 용이하며, 그 결과 전자부품(120) 상에 국부적으로 미세회로를 용이하게 구현할 수 있다.
한편, 댐 구조체(130)는 평면 상에서 캐비티(110H) 주위를 둘러싸도록 배치될 수 있다. 관통부(130H)는 캐비티(110H)를 노출시킬 수 있다. 예를 들면, 평면 상에서 관통부(130H)는 캐비티(110H)보다 넓은 면적을 가질 수 있다. 댐 구조체(130)는 연속적으로 배치될 수 있으며, 이를 통하여 안정적으로 회로 구조체(140)를 형성할 수 있다. 댐 구조체(130)는 평면 상에서 사각 링의 형태를 가질 수 있으나, 이에 한정되는 것은 아니며, 다른 모양의 링 형태를 가질 수도 있다. 댐 구조체(130)는 감광성 절연물질인 SR(Solder Resist)을 포함할 수 있으며, 이 경우 포토리소그래피 공정으로 관통부(130H) 등을 보다 용이하게 형성할 수 있다.
한편, 배선 구조체(110)는 복수의 절연층(111a, 111b)과 복수의 배선층(112a, 112b, 112c)을 포함할 수 있다. 캐비티(110H)는 복수의 절연층(111a, 111b) 중 적어도 하나를 관통할 수 있다. 캐비티(110H)의 바닥면에는 스타퍼층, 예를 들면, 금속층(M)이 배치될 수 있다. 이를 통하여, 용이하게 캐비티(110H)를 가공할 수 있으며, 또한 접착부재(A) 등을 이용하여 용이하게 전자부품(120)을 금속층(M) 상에 페이스-업 형태로 배치할 수 있다. 또한, 금속층(M)을 통하여 전자부품(120)의 하측으로 용이하게 열을 방출시킬 수 있다. 금속층(M)은 복수의 배선층(112a, 112b, 112c) 중 어느 하나와 함께 도금 공정으로 형성되어 동일 레벨에 위치할 수 있다. 예를 들면, 금속층(M)은 제2배선층(112b)이 함께 도금 공정으로 형성되어 동일 레벨에 위치할 수 있다. 즉, 추가적인 공정 없이 스타퍼층이 형성될 수 있다.
한편, 배선 구조체(110)의 복수의 배선층(112a, 112b, 112c) 중 적어도 하나의 적어도 일부, 예를 들면, 제3배선층(112c)의 적어도 일부는, 제1회로층(142a)의 적어도 일부를 통하여, 전자부품(120)의 탑면에 배치된 복수의 접속패드(120P) 중 적어도 하나와 전기적으로 연결될 수 있다. 예를 들면, 전자부품(120)의 복수의 접속패드(120P) 중 적어도 하나와 제3배선층(112c)의 적어도 일부는 제1절연재(141a)의 적어도 일부를 관통하는 제1접속비아(V1) 및 제2접속비아(V2)를 통하여 제1회로층(142a)의 적어도 일부와 각각 전기적으로 연결될 수 있으며, 따라서 제1회로층(142a)을 통하여 서로 전기적으로 연결될 수 있다.
한편, 배선 구조체(110)는 복수의 절연층(111a, 111b) 중 최상측에 배치된 제2절연층(111b) 상에 배치된 제1패시베이션층(115a), 및 복수의 절연층(111a, 111b) 중 최하측에 배치된 제1절연층(111a) 상에 배치된 제2패시베이션층(115b)을 더 포함할 수 있다. 제1패시베이션층(115a)은 복수의 배선층(112a, 112b, 112c) 중 최상측에 배치된 제3배선층(112c)의 적어도 일부를 노출시키는 개구(115ah1)를 가질 수 있다. 개구(115ah1)는 평면 상에서 관통부(130H) 내에 위치할 수 있다. 따라서, 제1절연재(141a)는 개구(115ah1)의 적어도 일부를 채울 수 있다. 제2접속비아(V2)는 개구(115ah1) 내의 제1절연재(141a)를 관통하여 제3배선층(112c)의 적어도 일부와 전기적으로 연결될 수 있다.
한편, 회로 구조체(140)의 제1회로층(142a)은 배선 구조체(110)의 복수의 배선층(112a, 112b, 112c) 중 적어도 하나보다 두께가 더 얇으며, 패턴간 피치가 더 작을 수 있다. 예를 들면, 제1회로층(142a)의 두께를 t1이라 하고, 제2배선층(112b)의 두께를 t2라 할 때, t1 < t2 일 수 있다. 또한, 제1회로층(142a)의 패턴간 피치를 P1이라 하고, 제2배선층(112b)의 패턴간 피치를 P2라 할 때, P1 < P2 일 수 있다. 즉, 보다 파인 피치를 갖는 고 밀도의 미세회로일 수 있다.
한편, 회로 구조체(140)는 다층으로 구성될 수 있다. 예를 들면, 회로 구조체(140)는 관통부(130H) 내에서 제1절연재(141a) 상에 배치되며 제1회로층(142a)의 적어도 일부를 덮는 제2절연재(141b)와, 제2절연재(141b) 상에 배치된 제2회로층(142a)을 더 포함할 수 있다. 제2절연재(141b)도 제1절연재(141a)와 마찬가지로 PID나 ABF와 같은 흐름성이 좋은 절연재료를 포함할 수 있다. 제2회로층(142a)도 제1회로층(142a)과 마찬가지로 배선 구조체(110)의 복수의 배선층(112a, 112b, 112c) 중 적어도 하나보다 두께가 더 얇을 수 있으며, 패턴간 피치가 더 작을 수 있다. 즉, 보다 파인 피치를 갖는 고 밀도의 미세회로일 수 있다.
필요에 따라서, 일례에 따른 전자부품 내장기판(100A)은 회로 구조체(140) 상에 배치되어 배선 구조체(110)와 댐 구조체(130)와 회로 구조체(140) 각각의 적어도 일부를 덮는 커버층(150)을 더 포함할 수 있다. 또한, 배선 구조체(110)의 하측에 배치되어 복수의 배선층(112a, 112b, 112c) 중 최하측에 배치된 제1배선층(112a)과 전기적으로 연결된 전기연결금속(160)을 더 포함할 수 있다.
이하, 도면을 참조하여 일례에 따른 전자부품 내장기판(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
배선 구조체(110)는 복수의 절연층(111a, 111b)과 복수의 배선층(112a, 112b, 112c)을 포함하며, 복수의 절연층(111a, 111b) 중 적어도 하나를 관통하는 캐비티(110H)를 가진다. 또한, 복수의 배선비아층(113a, 113b) 및/또는 복수의 패시베이션층(115a, 115b)을 더 포함할 수 있다. 예를 들면, 배선 구조체(110)는 제1절연층(111a), 제1절연층(111a)의 하측에 매립되며 하면이 제1절연층(111a)의 하면으로부터 노출된 제1배선층(112a), 제1절연층(111a)의 상면 상에 배치된 제2배선층(112b), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 연결하는 제1배선비아층(113a), 제1절연층(111a)의 상면 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제2절연층(111b)을 관통하며 제2 및 제3배선층(112b, 112c)을 연결하는 제2배선비아층(113b), 제3절연층(111a)의 상측에 배치된 제1패시베이션층(115a), 및 제1절연층(111a)의 하측에 배치된 제2패시베이션층(115b)을 포함할 수 있으며, 제2절연층(111b)과 제1패시베이션층(115a)을 관통하는 캐비티(110H)를 가질 수 있다.
복수의 절연층(111a, 111b)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지, 그리고 이들 수지에 실리카 등의 무기필러 및/또는 유리섬유 등의 보강재가 포함된 것을 이용할 수 있다. 예를 들면, 복수의 절연층(111a, 111b) 각각의 재료로는 PPG(Prepreg)가 이용될 수 있다. 복수의 절연층(111a, 111b)은 코어리스(Coreless) 형태로 빌드업 될 수 있다. 예를 들면, 복수의 절연층(111a, 111b)은 서로 두께가 실질적으로 동일할 수 있으나, 이에 한정되는 것은 아니다.
복수의 배선층(112a, 112b, 112c)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 배선층(112a, 112b, 112c)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴 및 파워 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인(line), 플레인(plane), 또는 패드(pad) 형태를 가질 수 있다. 복수의 배선층(112a, 112b, 112c)은 MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 특정 층은 동박을 더 포함할 수도 있다.
한편, 제1배선층(112a)의 하면은 제1절연층(111a)의 하면과 단차를 가질 수 있다. 예를 들면, 제1배선층(112A)의 하면은 제1절연층(111a)의 하면보다 상위 레벨에 위치할 수 있다. 또한, 금속층(M)으 상면은 단차를 가질 수 있다. 예를 들면, 금속층(M)은 캐비티(110H)로 노출되는 영역에서의 두께가 제2절연층(111b)으로 덮이는 영역에서의 두께보다 두꺼울 수 있다. 이러한 단차 특징들은, 배선 구조체(110) 및 캐비티(110H)를 형성하는 공정 상의 특징에 의하여 형성될 수 있다.
복수의 배선비아층(113a, 113b)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 배선비아층(113a, 113b)은 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 복수의 배선비아층(113a, 113b)의 배선비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 서로 동일한 방향의 테이퍼 형상을 가질 수 있다. 복수의 배선비아층(113a, 113b)은 도금 공정, 예를 들면, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
복수의 패시베이션층(115a, 115b)은 배선 구조체(110)의 내부 구성을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 복수의 패시베이션층(115a, 115b)은 각각 제3배선층(112c)의 적어도 일부와 제1배선층(112a)의 적어도 일부를 덮을 수 있으며, 각각 제3배선층(112c)의 적어도 일부와 제1배선층(112a)의 적어도 일부를 노출시키는 개구를 가질 수 있다. 복수의 패시베이션층(115a, 115b)의 재료는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 재료, 예를 들면, ABF가 사용될 수 있으나, 이에 한정되는 것은 아니며, 감광성 절연물질을 포함하는 SR 등이 사용될 수도 있다.
전자부품(120)은 캐비티(110H) 내에 배치된다. 전자부품(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC일 수 있다. 예를 들면, 전자부품(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC(application-specific IC) 등의 로직 등일 수도 있다. 전자부품(120)은 칩 형태의 수동부품, 예를 들면, 칩 인덕터나 칩 커패시터 등일 수 있다. 또는, IC와 칩 형태의 수동부품의 조합일 수도 있으며, 이 경우 캐비티(110H)가 복수 개로 형성될 수도 있다.
전자부품(120)은 접속패드(120P)가 배치된 면이 회로 구조체(140)를 향하도록 페이스-업 형태로 배치될 수 있다. 전자부품(120)은 DAF(Die Attach Film) 등의 접착부재(A)를 통하여 캐비티(110H)의 바닥면에 부착될 수 있다. 접속패드(120P)는 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함할 수 있다. 접속패드(120P)는 전자부품(120)의 절연바디 상에 돌출되어 배치되거나, 또는 이와 달리 전자부품(120)의 절연바디에 매립되어 배치될 수 있다. 접속패드(120P) 상에는 각각 구리범프와 같은 금속범프가 더 배치될 수도 있다.
댐 구조체(130)는 평면 상에서 캐비티(110H) 주위를 둘러싸도록 배치될 수 있다. 관통부(130H)는 캐비티(110H)를 노출시킬 수 있다. 예를 들면, 평면 상에서 관통부(130H)는 캐비티(110H)보다 넓은 면적을 가질 수 있다. 댐 구조체(130)는 연속적으로 배치될 수 있으며, 이를 통하여 안정적으로 회로 구조체(140)를 형성할 수 있다. 댐 구조체(130)는 평면 상에서 사각 링의 형태를 가질 수 있으나, 이에 한정되는 것은 아니며, 다른 모양의 링 형태를 가질 수도 있다. 댐 구조체(130)는 감광성 절연물질인 SR을 포함할 수 있으나, 이에 한정되는 것은 아니다.
회로 구조체(140)는 한층 이상의 절연재(141a, 141b)와 한층 이상의 회로층(142a, 142b)을 포함한다. 또한, 한층 이상의 접속비아층(143a, 143b)을 더 포함할 수 있다. 예를 들면, 회로 구조체(140)는 제1절연재(141a), 제1절연재(141a) 상에 배치된 제1회로층(142a), 제1절연재(141a)를 관통하며 제1회로층(142a)을 접속패드(120P) 및 제3배선층(112c)과 연결하는 제1접속비아층(143a), 제1절연재(141a) 상에 배치되며 제1회로층(142a)의 적어도 일부를 덮는 제2절연재(141b), 제2절연재(141b) 상에 배치된 제2회로층(142b), 및 제2절연재(141b)를 관통하며 제1 및 제2회로층(142a, 142b)을 연결하는 제2접속비아층(143b)을 포함할 수 있다.
한층 이상의 절연재(141a, 141b)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 흐름성이 좋은 절연재료, 예를 들면, 감광성 절연물질인 PID나, 유리섬유 없이 무기필러 및 절연수지를 포함하는 ABF 등이 이용될 수 있다.
한층 이상의 회로층(142a, 142b)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 한층 이상의 회로층(142a, 142b)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴 및 파워 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인, 플레인, 또는 패드 형태를 가질 수 있다. 한층 이상의 회로층(142a, 142b)은 AP, SAP 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
한층 이상의 접속비아층(143a, 143b)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 한층 이상의 접속비아층(143a, 143b)은 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 한층 이상의 접속비아층(143a, 143b)의 배선비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 또한, 서로 동일한 방향의 테이퍼 형상을 가질 수 있다. 한층 이상의 접속비아층(143a, 143b)은 도금 공정, 예를 들면, AP, SAP 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
커버층(150)은 회로 구조체(140) 등을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 커버층(150)의 재료는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 재료, 예를 들면, ABF가 사용될 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 다른 공지의 EMC(Epoxy Molding Compound) 등이 사용될 수도 있다.
전기연결금속(160)은 전자부품 내장기판(100A)을 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 전자부품 내장기판(100A)은 이를 통하여 전자기기의 메인보드나 다른 BGA 기판 등에 실장될 수 있다. 전기연결금속(160)은 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(160)은 각각 랜드, 볼, 핀 등일 수 있다.
도 7 및 도 8은 도 3의 전자부품 내장기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도 7을 참조하면, 먼저, 디테치 캐리어를 이용하는 코어리스 공정으로, 배선 구조체(110)를 준비한다. 그 후, 배선 구조체(110)의 제1패시베이션층(115a) 상에 솔더 레지스트 재료 및 포토리소그래피 공정 등을 이용하여 관통부(130H)를 갖는 댐 구조체(130)를 형성한다. 다음으로, 블라스트 가공이나 레이저 가공 등으로 배선 구조체(110)에 캐비티(110H)를 형성한다. 다음으로, 캐비티(110H)의 바닥면 상에 접착부재(A) 등을 이용하여 전자부품(120)을 페이스-업 형태로 부착한다.
도 8을 참조하면, 다음으로, 흐름성이 우수한 절연재료를 댐 구조체(130) 내에 투입하여, 제1절연재(141a)를 형성한다. 예를 들면, PID 등의 감광성 절연재료나, 또는 유리섬유가 없는 ABF 등의 절연재료를 도포할 수 있다. 다음으로, 제1절연재(141a)에 포토리소그래피나 레이저 가공 등으로 비아홀을 형성하고, 도금 공정으로 제1회로층(141a)과 제1접속비아층(143a)을 형성한다. 다음으로, 흐름성이 우수한 절연재료를 댐 구조체(130) 내에 다시 투입하여, 제2절연재(141b)를 형성한다. 또한, 제2절연재(141b)에 마찬가지로 비아홀을 형성하고, 도금 공정으로 제2회로층(141b)과 제2접속비아층(143b)을 형성한다. 일련의 과정을 통하여, 회로 구조체(140)가 형성될 수 있다. 이후, 필요에 따라서 커버층(150)이나 전기연결금속(160) 등을 형성하면, 상술한 일례에 따른 전자부품 내장기판(100A)이 제공될 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 생략한다.
도 9는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 전자부품 내장기판의 개략적인 Ⅱ-Ⅱ' 절단 평면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100B)은 상술한 전자부품 내장기판(100A)에 있어서 댐 구조체(130)가 각각 관통부(131H, 132H)를 갖는 복수의 댐부(131, 132)를 포함한다. 예를 들면, 댐 구조체(130)는 제1관통부(131H)를 갖는 제1댐부(131) 및 제1댐부(131) 상에 배치되며 제1관통부(131H)와 연결된 제2관통부(132H)를 갖는 제2댐부(132)를 포함할 수 있다. 제1 및 제2관통부(131H, 132H)는 각각의 내벽이 서로 단차를 가질 수 있으며, 이 경우 회로 구조체(140)를 보다 넓게 형성할 수 있다. 필요에 따라서, 회로 구조체(140)는 이에 맞춰서 보다 다층으로 구성될 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 생략한다.
도 11은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 12는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100C, 100D)들은 상술한 전자부품 내장기판(100A, 100B)에 있어서 제1패시베이션층(115a) 상에 배치되며 평면 상에서 제1전자부품(120)과 적어도 일부가 중첩되는 제2전자부품(180)을 더 포함한다. 이때, 회로 구조체(140)는 제1 및 제2전자부품(120, 180) 사이에 배치되며, 이들 사이의 인터커넥션의 역할을 수행할 수 있다. 예를 들면, 제2전자부품(180)은 복수의 제2접속패드(1801P1, 180P2)가 회로 구조체(140)를 향하도록 페이스-다운 형태로 배치될 수 있으며, 복수의 제2접속패드(180P1, 180P2) 중 적어도 하나(180P1)는 제1연결부재(191)와 회로 구조체(140)를 통하여 제1전자부품(120)의 복수의 제1접속패드(120P) 중 적어도 하나와 전기적으로 연결될 수 있다. 또한, 제1패시베이션층(115a)은 배선 구조체(140)의 최상측에 배치된 제3배선층(112c)의 적어도 일부를 노출시키는 제1개구(115ah1)뿐만 아니라, 다른 적어도 일부를 노출시키는 제2개구(115ah2)도 포함할 수 있다. 이때, 제2전자부품(180)의 복수의 제2접속패드(180P1, 180P2) 중 다른 적어도 하나(180P2)는 제2연결부재(192)를 통하여 제1패시베이션층(115a)의 제2개구(115ah2)를 통하여 노출된 제3배선층(112c)의 다른 적어도 일부와 전기적으로 연결될 수 있다. 제2개구(115ah2)는 댐 구조체(130)의 관통부(130H) 밖에 위치할 수 있다.
제2전자부품(180)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC일 수 있다. 예를 들면, 제2전자부품(180)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 AP일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC 등의 로직 등일 수도 있다. 제2전자부품(180)은 칩 형태의 수동부품, 예를 들면, 칩 인덕터나 칩 커패시터 등일 수 있다. 또는, IC와 칩 형태의 수동부품의 조합일 수도 있다.
제2전자부품(180)은 제2접속패드(180P1, 180P2)가 배치된 면이 회로 구조체(140)를 향하도록 페이스-다운 형태로 배치될 수 있다. 제2전자부품(180)은 제1 및 제2연결부재(191, 192)를 통하여 배선 구조체(110) 및 회로 구조체(140) 상에 표면 실장될 수 있다. 제2접속패드(180P1, 180P2)는 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함할 수 있다. 제2접속패드(180P1, 180P2)는 제2전자부품(180)의 절연바디 상에 돌출되어 배치되거나, 또는 이와 달리 제2전자부품(180)의 절연바디에 매립되어 배치될 수 있다. 제2접속패드(180P1, 180P2)는 상에는 각각 구리범프와 같은 금속범프가 더 배치되어, 제1 및 제2연결부재(191, 192)와 연결될 수도 있다. 제1 및 제2연결부재(191, 192)는 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1 및 제2연결부재(191, 192)는 각각 볼 등일 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 생략한다.
도 13은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100E)은 상술한 전자부품 내장기판(100A)에 있어서 배선 구조체(110)가 코어기판(Cored substrate) 형태를 가진다. 예를 들면, 배선 구조체(110)는 제1절연층(111a), 제1절연층(111a)의 하면 상에 배치된 제1배선층(112a), 제1절연층(111a)의 상면 상에 배치된 제2배선층(112b), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 연결하는 제1배선비아층(113a), 제1절연층(111a)의 하면 상에 배치되어 제1배선층(112a)의 적어도 일부를 덮는 제2절연층(111b), 제2절연층(111b)의 하면 상에 배치된 제3배선층(112c), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 112c)을 연결하는 제2배선비아층(113b), 제1절연층(111a)의 상면 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제3절연층(111c), 제3절연층(111c)의 상면 상에 배치된 제4배선층(112d), 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 연결하는 제3배선비아층(113c), 제3절연층(111c)의 상면 상에 배치된 제1패시베이션층(115a), 및 제1절연층(111a)의 하면 상에 배치된 제2패시베이션층(115b)을 포함할 수 있으며, 제1 및 제3절연층(111a, 111c)과 제1패시베이션층(115a)을 관통하는 캐비티(110H)를 가질 수 있다. 배리어층인 금속층(M)은 제1배선층(112a)과 동일 레벨에 위치할 수 있다. 복수의 절연층(111a, 111b, 111c) 중 최상측의 절연층은 제3절연층(111c)일 수 있으며, 최하측의 절연층은 제2절연층(111b)일 수 있다. 복수의 배선층(112a, 112b, 112c, 112d)의 최상측의 배선층은 제4배선층(112d)일 수 있으며, 최하측의 배선층은 제3배선층(112c)일 수 있다.
복수의 절연층(111a, 111b, 111c)의 재료로는 절연물질이 사용될 수 있으며, 절연물질로는 에폭시 수지와 같은 열경화성 수지나 폴리이미드와 같은 열가소성 수지, 그리고 이들 수지에 실리카 등의 무기필러 및/또는 유리섬유 등의 보강재가 포함된 것을 이용할 수 있다. 예를 들면, 제1절연층(111a)의 재료로는 CCL(Copper Clad Laminate)의 절연재를, 그리고 제2 및 제3절연층(111b, 111c)의 재료로는 각각 PPG가 이용될 수 있다. 복수의 절연층(111a, 111b, 111c)은 코어(Coreed) 형태로 적층 될 수 있다. 예를 들면, 제1절연층(111a)의 두께는 제2 및 제3절연층(111b, 111c) 각각의 두께보다 두꺼울 수 있으나, 이에 한정되는 것은 아니다.
복수의 배선층(112a, 112b, 112c, 112d)의 재료로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속물질을 이용할 수 있다. 복수의 배선층(112a, 112b, 112c, 112d)은 각각 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 여기서, 신호 패턴은 그라운드 패턴 및 파워 패턴을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 이들 패턴은 각각 라인, 플레인, 또는 패드 형태를 가질 수 있다. 복수의 배선층(112a, 112b, 112c, 112d)은 MSAP, TT 등의 도금 공정으로 형성될 수 있으며, 그 결과 각각 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다. 특정 층은 동박을 더 포함할 수도 있다.
복수의 배선비아층(113a, 113b, 113c)의 재료로는 금속물질이 사용될 수 있으며, 금속물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 이용할 수 있다. 복수의 배선비아층(113a, 113b, 113c)은 각각 설계 디자인에 따라서 신호용 접속비아, 그라운드용 접속비아, 파워용 접속비아 등을 포함할 수 있다. 복수의 배선비아층(113a, 113b, 113c)의 배선비아는 각각 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 제1배선비아층(113a)의 배선비아는 모래시계 또는 원기둥 형상을 가질 수 있으며, 제2 및 제3배선비아층(113b, 113c) 각각의 배선비아는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 복수의 배선비아층(113a, 113b, 113c)은 도금 공정, 예를 들면, MSAP, TT 등의 공정으로 형성될 수 있으며, 그 결과 무전해 도금층인 시드층과 이러한 시드층을 기초로 형성되는 전해 도금층을 포함할 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 생략한다.
도 14는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100F)은 상술한 전자부품 내장기판(100E)에 있어서 댐 구조체(130)가 각각 관통부(131H, 132H)를 갖는 복수의 댐부(131, 132)를 포함한다. 예를 들면, 댐 구조체(130)는 제1관통부(131H)를 갖는 제1댐부(131) 및 제1댐부(131) 상에 배치되며 제1관통부(131H)와 연결된 제2관통부(132H)를 갖는 제2댐부(132)를 포함할 수 있다. 제1 및 제2관통부(131H, 132H)는 각각의 내벽이 서로 단차를 가질 수 있으며, 이 경우 회로 구조체(140)를 보다 넓게 형성할 수 있다. 필요에 따라서, 회로 구조체(140)는 이에 맞춰서 보다 다층으로 구성될 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 생략한다.
도 15는 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도 16은 전자부품 내장기판의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 전자부품 내장기판(100G, 100H)들은 상술한 전자부품 내장기판(100E, 100F)에 있어서 제1패시베이션층(115a) 상에 배치되며 평면 상에서 제1전자부품(120)과 적어도 일부가 중첩되는 제2전자부품(180)을 더 포함한다. 이때, 회로 구조체(140)는 제1 및 제2전자부품(120, 180) 사이에 배치되며, 이들 사이의 인터커넥션의 역할을 수행할 수 있다. 예를 들면, 제2전자부품(180)은 복수의 제2접속패드(1801P1, 180P2)가 회로 구조체(140)를 향하도록 페이스-다운 형태로 배치될 수 있으며, 복수의 제2접속패드(180P1, 180P2) 중 적어도 하나(180P1)는 제1연결부재(191)와 회로 구조체(140)를 통하여 제1전자부품(120)의 복수의 제1접속패드(120P) 중 적어도 하나와 전기적으로 연결될 수 있다. 또한, 제1패시베이션층(115a)은 배선 구조체(140)의 최상측에 배치된 제4배선층(112d)의 적어도 일부를 노출시키는 제1개구(115ah1)뿐만 아니라, 다른 적어도 일부를 노출시키는 제2개구(115ah2)도 포함할 수 있다. 이때, 제2전자부품(180)의 복수의 제2접속패드(180P1, 180P2) 중 다른 적어도 하나(180P2)는 제2연결부재(192)를 통하여 제1패시베이션층(115a)의 제2개구(115ah2)를 통하여 노출된 제4배선층(112d)의 다른 적어도 일부와 전기적으로 연결될 수 있다. 제2개구(115ah2)는 댐 구조체(130)의 관통부(130H) 밖에 위치할 수 있다.
제2전자부품(180)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 IC일 수 있다. 예를 들면, 제2전자부품(180)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 AP일 수 있으나, 이에 한정되는 것은 아니며, 그 외에도 기타 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리나, 아날로그-디지털 컨버터, 또는 ASIC 등의 로직 등일 수도 있다. 제2전자부품(180)은 칩 형태의 수동부품, 예를 들면, 칩 인덕터나 칩 커패시터 등일 수 있다. 또는, IC와 칩 형태의 수동부품의 조합일 수도 있다.
제2전자부품(180)은 제2접속패드(180P1, 180P2)가 배치된 면이 회로 구조체(140)를 향하도록 페이스-다운 형태로 배치될 수 있다. 제2전자부품(180)은 제1 및 제2연결부재(191, 192)를 통하여 배선 구조체(110) 및 회로 구조체(140) 상에 표면 실장될 수 있다. 제2접속패드(180P1, 180P2)는 구리(Cu), 알루미늄(Al) 등의 금속물질을 포함할 수 있다. 제2접속패드(180P1, 180P2)는 제2전자부품(180)의 절연바디 상에 돌출되어 배치되거나, 또는 이와 달리 제2전자부품(180)의 절연바디에 매립되어 배치될 수 있다. 제2접속패드(180P1, 180P2)는 상에는 각각 구리범프와 같은 금속범프가 더 배치되어, 제1 및 제2연결부재(191, 192)와 연결될 수도 있다. 제1 및 제2연결부재(191, 192)는 주석(Sn) 또는 주석(Sn)을 포함하는 합금, 예를 들면, 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 제1 및 제2연결부재(191, 192)는 각각 볼 등일 수 있다.
그 외에 다른 내용은 상술한 바와 실질적으로 동일한바 생략한다.
본 개시에서 측부, 측면 등의 표현은 편의상 도면을 기준으로 좌/우 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등의 표현은 편의상 도면을 기준으로 위 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였으며, 하측, 하부, 하면 등은 편의상 아래 방향 또는 그 방향에서의 면을 의미하는 것으로 사용하였다. 더불어, 측부, 상측, 상부, 하측, 또는 하부에 위치한다는 것은 대상 구성요소가 기준이 되는 구성요소와 해당 방향으로 직접 접촉하는 것뿐만 아니라, 해당 방향으로 위치하되 직접 접촉하지는 않는 경우도 포함하는 개념으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아니며, 상/하의 개념 등은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 복수의 절연층 및 복수의 배선층을 포함하며, 상기 복수의 절연층 중 적어도 하나를 관통하는 캐비티를 갖는 배선 구조체;
    상기 캐비티 내에 배치된 제1전자부품;
    상기 배선 구조체 상에 배치되며, 관통부를 갖는 댐 구조체;
    상기 캐비티 및 상기 관통부 각각의 적어도 일부를 채우며, 상기 배선 구조체 및 상기 제1전자부품 각각의 적어도 일부를 덮는 제1절연재; 및
    상기 제1절연재 상에 배치된 제1회로층; 을 포함하며,
    전자부품 내장기판.
  2. 제 1 항에 있어서,
    상기 댐 구조체는 평면 상에서 상기 캐비티 주위를 둘러싸도록 배치되며,
    상기 관통부는 상기 캐비티를 노출시키는,
    전자부품 내장기판.
  3. 제 2 항에 있어서,
    상기 댐 구조체는 제1관통부를 갖는 제1댐부, 및 상기 제1댐부 상에 배치되며 상기 제1관통부와 연결된 제2관통부를 갖는 제2댐부를 포함하며,
    상기 제1 및 제2관통부 각각의 내벽은 서로 단차를 갖는,
    전자부품 내장기판.
  4. 제 1 항에 있어서,
    상기 관통부 내에서 상기 제1절연재 상에 배치되며, 상기 제1회로층의 적어도 일부를 덮는 제2절연재; 및
    상기 제2절연재 상에 배치된 제2회로층; 을 더 포함하는,
    전자부품 내장기판.
  5. 제 1 항에 있어서,
    상기 댐 구조체는 솔더 레지스트를 포함하는,
    전자부품 내장기판.
  6. 제 1 항에 있어서,
    상기 제1절연재는 감광성 절연물질을 포함하는,
    전자부품 내장기판.
  7. 제 1 항에 있어서,
    상기 제1절연재는 유리섬유 없이 절연수지 및 무기필러를 포함하는,
    전자부품 내장기판.
  8. 제 1 항에 있어서,
    상기 제1회로층은 상기 복수의 배선층 중 적어도 하나보다 두께가 더 얇으며, 패턴간 피치가 더 작은,
    전자부품 내장기판.
  9. 제 1 항에 있어서,
    상기 캐비티의 바닥면에는 스타퍼층이 배치되며,
    상기 제1전자부품은 접착부재를 통해 상기 스타퍼층에 부착된,
    전자부품 내장기판.
  10. 제 9 항에 있어서,
    상기 제1전자부품의 상면에는 복수의 제1접속패드가 배치되며,
    상기 제1회로층의 적어도 일부는 상기 제1절연재의 적어도 일부를 관통하는 제1접속비아를 통해 상기 복수의 제1접속패드 중 적어도 하나와 전기적으로 연결된,
    전자부품 내장기판.
  11. 제 1 항에 있어서,
    상기 배선 구조체는 상기 복수의 절연층 중 최상측에 배치된 절연층 상에 배치된 제1패시베이션층, 및 상기 복수의 절연층 중 최하측에 배치된 절연층 상에 배치된 제2패시베이션층을 더 포함하는,
    전자부품 내장기판.
  12. 제 11 항에 있어서,
    상기 제1패시베이션층은 상기 복수의 배선층 중 최상측에 배치된 배선층의 적어도 일부를 노출시키는 제1개구를 가지며,
    평면 상에서 상기 제1개구는 상기 관통부 내에 위치하며,
    상기 제1절연재는 상기 제1개구의 적어도 일부를 채우며,
    상기 제1회로층의 적어도 일부는 상기 제1개구 내의 제1절연재를 관통하는 제2접속비아를 통해 상기 최상측의 배선층의 적어도 일부와 전기적으로 연결된,
    전자부품 내장기판.
  13. 제 11 항에 있어서,
    상기 제1패시베이션층 상에 배치되며, 평면 상에서 상기 제1전자부품과 적어도 일부가 중첩되도록 배치된 제2전자부품; 을 더 포함하며,
    상기 제1회로층은 상기 제1 및 제2전자부품 사이에 배치된,
    전자부품 내장기판.
  14. 제 13 항에 있어서,
    상기 제1전자부품의 상면에는 복수의 제1접속패드가 배치되고,
    상기 제2전자부품의 하면에는 복수의 제2접속패드가 배치되며,
    상기 제1패시베이션층은 상기 복수의 배선층 중 최상측에 배치된 배선층의 다른 적어도 일부를 노출시키는 제2개구를 가지며,
    평면 상에서 상기 제2개구는 상기 관통부 밖에 위치하며,
    상기 복수의 제2접속패드 중 적어도 하나는 제1연결부재 및 상기 제1회로층을 통해 상기 복수의 제1접속패드 중 적어도 하나와 전기적으로 연결되며,
    상기 복수의 제2접속패드 중 다른 적어도 하나는 제2연결부재를 통해 상기 제2개구를 통해 노출된 최상측의 배선층의 다른 적어도 일부와 전기적으로 연결된,
    전자부품 내장기판.
  15. 절연층 및 상기 절연층 상에 배치된 배선층을 포함하며, 바닥면을 갖는 캐비티가 형성된 배선 구조체;
    접속패드가 배치된 일면 및 상기 일면의 반대측인 타면을 가지며, 상기 타면이 상기 캐비티의 바닥면에 부착되도록 배치된 전자부품;
    상기 배선 구조체 상에 배치되며, 평면 상에서 상기 캐비티보다 넓은 면적을 갖는 관통부가 형성된 댐 구조체; 및
    상기 캐비티 및 상기 관통부 내에 배치되며 상기 전자부품을 매립하는 절연재 및 상기 절연재 상에 배치된 회로층을 포함하는 회로 구조체; 를 포함하며,
    상기 배선층 및 상기 접속패드 각각의 적어도 일부는 상기 회로층의 적어도 일부를 통해 서로 전기적으로 연결된,
    전자부품 내장기판.
  16. 제 15 항에 있어서,
    상기 배선층 및 상기 접속패드 각각의 적어도 일부는 상기 절연재의 적어도 일부를 관통하는 접속비아를 통해 각각 상기 회로층의 적어도 일부와 연결된,
    전자부품 내장기판.
KR1020200118805A 2020-09-16 2020-09-16 전자부품 내장기판 KR20220036507A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200118805A KR20220036507A (ko) 2020-09-16 2020-09-16 전자부품 내장기판
US17/213,850 US11439020B2 (en) 2020-09-16 2021-03-26 Electronic component-embedded substrate
CN202110695840.4A CN114269060A (zh) 2020-09-16 2021-06-23 电子组件嵌入式基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200118805A KR20220036507A (ko) 2020-09-16 2020-09-16 전자부품 내장기판

Publications (1)

Publication Number Publication Date
KR20220036507A true KR20220036507A (ko) 2022-03-23

Family

ID=80628056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200118805A KR20220036507A (ko) 2020-09-16 2020-09-16 전자부품 내장기판

Country Status (3)

Country Link
US (1) US11439020B2 (ko)
KR (1) KR20220036507A (ko)
CN (1) CN114269060A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140013612A (ko) 2012-07-25 2014-02-05 서호이노베이션(주) 칩 온 메탈 타입 인쇄회로기판 제조방법
US8994176B2 (en) * 2012-12-13 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for package with interposers
JP2016149411A (ja) * 2015-02-10 2016-08-18 イビデン株式会社 半導体素子内蔵配線板及びその製造方法
JP2017162849A (ja) * 2016-03-07 2017-09-14 イビデン株式会社 配線基板及びその製造方法
WO2018125166A1 (en) * 2016-12-29 2018-07-05 Intel Corporation Package with underfill containment barrier

Also Published As

Publication number Publication date
US11439020B2 (en) 2022-09-06
US20220087025A1 (en) 2022-03-17
CN114269060A (zh) 2022-04-01

Similar Documents

Publication Publication Date Title
JP6451017B2 (ja) ファン−アウト半導体パッケージ
KR102039711B1 (ko) 팬-아웃 부품 패키지
TWI826431B (zh) 半導體封裝
KR102530320B1 (ko) 반도체 패키지
KR102632367B1 (ko) 반도체 패키지
KR102513078B1 (ko) 반도체 패키지
KR102589683B1 (ko) 팬-아웃 반도체 패키지
KR102086361B1 (ko) 반도체 패키지
KR20200030938A (ko) 반도체 패키지
KR20200052067A (ko) 반도체 패키지
KR102509645B1 (ko) 팬-아웃 반도체 패키지
KR102632363B1 (ko) 브리지 내장기판 및 반도체 패키지
CN111081650A (zh) 扇出型半导体封装件
KR20200009623A (ko) 팬-아웃 반도체 패키지
CN111146188A (zh) 半导体封装件
KR102689651B1 (ko) 반도체 패키지
KR102465535B1 (ko) 팬-아웃 반도체 패키지
KR102509644B1 (ko) 패키지 모듈
KR20200073616A (ko) 반도체 패키지
KR20200055260A (ko) 반도체 패키지
KR20200029812A (ko) 반도체 패키지
KR20220010280A (ko) 전자부품 내장기판
KR102584960B1 (ko) 반도체 패키지
KR20210078952A (ko) 전자부품 내장기판
KR20200104087A (ko) 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination