KR20240011466A - 인쇄회로기판 및 그 제조방법 - Google Patents

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KR20240011466A
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insulating layer
printed circuit
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민태홍
권은수
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삼성전기주식회사
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Abstract

본 개시는 제1빌드업 절연층; 상기 제1빌드업 절연층의 상측에 내장되며, 한층 이상의 절연층과 한층 이상의 배선층과 한층 이상의 비아층을 포함하는 연결 구조체; 상기 제1빌드업 절연층의 상면과 상기 연결 구조체의 상면 사이에 배치되며, 상면이 상기 제1빌드업 절연층의 상면으로부터 노출되는 접착제; 및 상기 접착제를 관통하는 비아부 및 상기 접착제의 상면 상으로 돌출된 돌출부를 포함하는 금속 범프; 를 포함하는 인쇄회로기판, 및 상기 인쇄회로기판의 제조방법에 관한 것이다.

Description

인쇄회로기판 및 그 제조방법{PRINTED CIRCUIT BOARD AND MANUFACTURING METHOD FOR THE SAME}
본 개시는 브리지, 패치 등의 연결 구조체가 내장된 인쇄회로기판과 그 제조방법에 관한 것이다.
서버 제품의 CPU, GPU 코어 수가 급격하게 증가됨에 따라서, 효과적으로 코어 수를 증가시킬 수 있는 다이 스플릿 기술이 보편화되고 있다. 또한, HBM(High Bandwidth Memory)을 포함하는 패키지의 요구가 증가됨에 따라 다이 투 다이를 미세회로 선폭으로 연결하는 기술이 요구되고 있다. 이러한 기술 요구를 만족하기 위해, 실리콘 브리지를 내장하는 기술, 실리콘 인터포저를 이용하는 기술 등이 개발되었으나, 가격 문제와 복잡한 조립 공정 등으로 상품화에 한계가 있다. 예를 들면, 실리콘 브리지를 내장하는 기술은 다이가 실장되는 기판의 프론트 면에 인켑슐레이션이 필요하기 때문에 CMP 등의 고가 공정이 필요할 수 있다.
본 개시의 여러 목적 중 하나는 반도체칩이 실장되는 프론트 면의 평탄도가 우수하여 CMP 등의 고가 공정이 불필요한바 가격 경쟁력이 우수한 인쇄회로기판 및 그 제조방법을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 기판의 빌드업 절연층의 최외측에 접착제를 매개로 연결 구조체를 부착 및 내장하고, 이러한 접착제 상에 비아부와 돌출부를 포함하는 금속 범프를 형성하는 것이다.
예를 들면, 일례에 따른 인쇄회로기판은 제1빌드업 절연층; 상기 제1빌드업 절연층의 상측에 내장되며, 한층 이상의 절연층과 한층 이상의 배선층과 한층 이상의 비아층을 포함하는 연결 구조체; 상기 제1빌드업 절연층의 상면과 상기 연결 구조체의 상면 사이에 배치되며, 상면이 상기 제1빌드업 절연층의 상면으로부터 노출되는 접착제; 및 상기 접착제를 관통하는 비아부 및 상기 접착제의 상면 상으로 돌출된 돌출부를 포함하는 금속 범프; 를 포함하는 것일 수 있다.
예를 들면, 일례에 따른 인쇄회로기판의 제조방법은 적어도 일면에 금속층이 배치된 캐리어 기판을 준비하는 단계; 상기 금속층 상에 제1-1빌드업 절연층을 형성하는 단계; 상기 제1-1빌드업 절연층에 캐비티를 형성하는 단계; 상기 캐비티에 접착제를 매개로 한층 이상의 절연층과 한층 이상의 배선층과 한층 이상의 비아층을 포함하는 연결 구조체를 부착하는 단계; 상기 제1-1빌드업 절연층 상에 상기 연결 구조체를 매립하며 상기 캐비티의 적어도 일부를 채우는 제1-2빌드업 절연층을 형성하는 단계; 상기 캐리어 기판을 분리하는 단계; 상기 금속층 중 적어도 일부를 제거하는 단계; 및 상기 접착제를 관통하는 비아부 및 상기 접착제의 일면 상으로 돌출되는 돌출부를 포함하는 금속 범프를 형성하는 단계; 를 포함하는 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체칩이 실장되는 프론트 면의 평탄도가 우수하여 CMP 등의 고가 공정이 불필요한바 가격 경쟁력이 우수한 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 4는 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 5는 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도 7 내지 15는 도 6의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 전자부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 전자부품이 포함될 수 있음은 물론이다. 또한, 이들 칩 관련부품(1020)이 서로 조합될 수 있음은 물론이다. 칩 관련부품(1020)은 상술한 칩이나 전자부품을 포함하는 패키지 형태일 수도 있다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함된다. 다만, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 칩 부품 형태의 수동소자 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련부품(1020) 및/또는 네트워크 관련부품(1030)과 서로 조합될 수도 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 전자부품을 포함할 수 있다. 다른 전자부품의 예를 들면, 카메라 모듈(1050), 안테나 모듈(1060), 디스플레이(1070), 배터리(1080) 등이 있다. 다만, 이에 한정되는 것은 아니고, 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), DVD(digital versatile disk) 등일 수도 있다. 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 전자부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 전자기기는, 예를 들면, 스마트폰(1100)일 수 있다. 스마트폰(1100)의 내부에는 마더보드(1110)가 수용되어 있으며, 이러한 마더보드(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라 모듈(1130) 및/또는 스피커(1140)와 같이 마더보드(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 내부에 수용되어 있다. 부품(1120) 중 일부는 상술한 칩 관련부품일 수 있으며, 예를 들면, 부품 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 부품 패키지(1121)는 능동부품 및/또는 수동부품을 포함하는 전자부품이 표면실장 배치된 인쇄회로기판 형태일 수 있다. 또는, 부품 패키지(1121)는 능동부품 및/또는 수동부품이 내장된 인쇄회로기판 형태일 수도 있다. 한편, 전자기기는 반드시 스마트폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
인터포저를 포함하는 반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이하에서는, 도면을 참조하여 이러한 패키징 기술로 제조되는 인터포저를 포함하는 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3은 BGA 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
반도체칩 중 그래픽스 프로세싱 유닛(GPU: Graphics Processing Unit)과 같은 어플리케이션 스페셔픽 집적회로(ASIC: Application Specific Integrated Circuit)는 칩 하나 하나의 가격이 매우 높기 때문에 높은 수율로 패키징을 진행하는 것이 매우 중요하다. 이러한 목적으로, 반도체칩의 실장 전에 수천 내지 수십 만개의 접속패드를 재배선할 수 있는 볼 그리드 어레이(BGA: Ball Grid Array) 기판(2210) 등을 먼저 준비하고, GPU(2220) 등의 고가의 같은 반도체칩을 후속적으로 BGA 기판(2210) 상에 표면 실장 기술(SMT: Surface Mounting Technology) 등으로 실장 및 패키징하고, 그 후 최종적으로 메인보드(2110) 상에 실장하고 있다.
한편, GPU(2220)의 경우 고대역폭 메모리(HBM: High Bandwidth Memory)와 같은 메모리(Memory)와의 신호 경로를 최소화하는 것이 필요하며, 이를 위하여 HBM(2240)과 같은 반도체칩을 인터포저(2230) 상에 실장한 후 패키징하고, 이를 GPU(2220)이 실장된 패키지 상에 패키지 온 패키지(POP: Package on Package) 형태로 적층하여 사용하는 것이 이용되고 있다. 다만, 이 경우 장치의 두께가 지나치게 두꺼워 지는 문제가 있으며, 신호 경로 역시 최소화하기에는 한계가 있다.
도 4는 실리콘 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게(Side-by-Side) 표면 실장한 후 패키징하는 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2310)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2250)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다.
다만, 실리콘 인터포저(2250)의 경우 실리콘 관통 비아(TSV: Through Silicon Via) 등의 형성이 매우 까다로울 뿐 아니라, 제조 비용 역시 상당한바, 대면적화 및 저 코스트화에 불리하다.
도 5는 유기 인터포저 패키지가 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
상술한 문제점을 해결하기 위한 방안으로, 실리콘 인터포저(2250) 대신 유기 인터포저(2260)를 이용하는 것을 고려해볼 수 있다. 예컨대, 유기 인터포저(2260) 상에 GPU(2220)와 같은 제1반도체칩과 HBM(2240)과 같은 제2반도체칩을 나란하게 표면 실장한 후 패키징하는 인터포저 기술로 유기 인터포저를 포함하는 반도체 패키지(2320)를 제조하는 것을 고려해볼 수 있다. 이 경우 인터포저(2260)를 통하여 수천 내지 수십만개의 접속패드를 갖는 GPU(2220)와 HBM(2240)을 재배선할 수 있음은 물론이며, 이들을 최소한의 경로로 전기적으로 연결할 수 있다. 또한, 이러한 유기 인터포저를 포함하는 반도체 패키지(2310)를 다시 BGA 기판(2210) 등에 실장하여 재배선하면, 최종적으로 메인보드(2110)에 실장할 수 있다. 또한, 대면적화 및 저 코스트화에 유리하다.
다만, 유기 인터포저(2260)를 이용하는 경우 역시, 유기 인터포저(2260)에 반도체칩(2220, 2240)을 실장하고, 다시 이를 BGA 기판(2210)에 실장해야 하는바, 공정이 다소 복잡할 수 있으며, 패키징 수율이 저하될 우려가 있다.
연결 구조체가 내장된 인쇄회로기판
도 6은 인쇄회로기판의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 인쇄회로기판(100)은 제1빌드업 절연층(111), 제1빌드업 절연층(111)의 상측에 내장되며 한층 이상의 절연층(151)과 한층 이상의 배선층(152)과 한층 이상의 비아층(153)을 포함하는 연결 구조체(150), 제1빌드업 절연층(111)의 상면과 연결 구조체(150)의 상면 사이에 배치되며 상면이 제1빌드업 절연층(111)의 상면으로부터 노출되는 접착제(160), 접착제(160)를 관통하는 비아부(171) 및 접착제(160)의 상면 상으로 돌출된 돌출부(172)를 포함하는 금속 범프(170)를 포함한다. 금속 범프(170)를 구성하는 비아부(171)와 돌출부(172)는 서로 경계 없이 일체화될 수 있다.
이와 같이, 일례에 따른 인쇄회로기판(100)은 연결 구조체(150)가 접착제(160)를 매개로 제1빌드업 절연층(111)의 상측에 내장되는바, 연결 구조체(120A)가 기판의 최외측 실장면을 제공할 수 있으며, 나아가 접착제(160)에 반도체칩의 실장을 위한 금속 범프(170)가 직접 형성되는바, 결과적으로는 반도체칩이 실장되는 프론트 면의 평탄도가 우수하여 CMP 등의 고가 공정이 불필요할 수 있으며, 패키징 수율의 개선에 보다 효과적일 수 있다. 또한, 반도체칩의 실장 후 인터커넥션 경로가 최단 경로로 제공될 수 있는바, 신호 품질 등에 유리할 수 있다.
한편, 제1빌드업 절연층(111)과 접착제(160)는 상면이 서로 실질적으로 코플래너할 수 있다. 실질적으로 코플래너 하다는 것은, 대상이 서로 완전히 동일 평면에 존재하는 경우 뿐만 아니라, 공정 오차 등에 의하여 대략적으로 동일 평면에 존재하는 경우를 포함할 수 있다. 즉, 공정 오차 등에 의한 미세한 차이를 포함할 수 있다. 이 경우, 기판의 프론트 면의 평탄도가 보다 우수할 수 있다.
한편, 인쇄회로기판(100)은 제1빌드업 절연층(111) 및 접착제(160) 상에 배치되며 돌출부(172)의 적어도 일부를 덮는 제1레지스트층(180)을 더 포함할 수 있다. 제1레지스트층(180)은 돌출부(172)의 일부를 오픈시키는 홈부(h)를 가질 수 있으며, 홈부(h)의 바닥면은 돌출부(172)의 상면과 하면 사이의 레벨에 배치될 수 있다. 즉, 제1레지스트층(180)은 홈부(h)에 의하여 상면이 단차를 가질 수 있다. 이 경우, 홈부(h)에 보다 안정적으로 반도체칩을 실장할 수 있으며, 반도체칩의 실장 후 패키지의 전체 두께를 보다 효과적으로 박형화할 수 있다.
한편, 인쇄회로기판(100)은 ETS(Embedded Trace Substrate) 구조를 가질 수 있다. 예를 들면, 인쇄회로기판(100)은 제1빌드업 절연층(111)의 상측에 매립되며 상면이 제1빌드업 절연층(111)의 상면으로부터 노출되는 제1빌드업 배선층(121), 제1빌드업 절연층(111)의 하면 상에 배치되는 제2빌드업 배선층(122), 제1빌드업 절연층(111)을 관통하며 제1 및 제2빌드업 배선층(121, 122)을 서로 전기적으로 연결하는 제1빌드업 비아층(131), 제1빌드업 절연층(111)의 하면 상에 배치되며 제2빌드업 배선층(122)을 매립하는 제2빌드업 절연층(112), 제2빌드업 절연층(112)의 하면 상에 배치되는 제3빌드업 배선층(123), 및/또는 제2빌드업 절연층(112)을 관통하며 제2 및 제3빌드업 배선층(122, 123)을 서로 전기적으로 연결하는 제2빌드업 비아층(132)을 더 포함할 수 있다. 이때, 제1빌드업 배선층(121)의 상면은 제1빌드업 절연층(111)의 상면 및 접착제(160)의 상면과 각각 서로 실질적으로 코플래너할 수 있다. 실질적으로 코플래너 하다는 것은, 대상이 서로 완전히 동일 평면에 존재하는 경우 뿐만 아니라, 공정 오차 등에 의하여 대략적으로 동일 평면에 존재하는 경우를 포함할 수 있다. 즉, 공정 오차 등에 의한 미세한 차이를 포함할 수 있다. 이 경우, 기판의 프론트 면의 평탄도가 보다 우수할 수 있다.
한편, 인쇄회로기판(100)은 제1빌드업 절연층(111)의 상측에 매립되며 상면이 제1빌드업 절연층(111)의 상면으로부터 노출되는 방열 금속층(125)을 더 포함할 수 있다. 방열 금속층(125)은 제1빌드업 배선층(121)과 동일한 층에 배치되되, 제1빌드업 배선층(121)보다 두께가 두꺼울 수 있다. 이 경우, 연결 구조체 및 그 주위의 열 방출에 보다 효과적일 수 있다. 두께는 인쇄회로기판(100)의 연마 또는 절단 단면을 기준으로 주사 현미경 또는 광학 현미경, 예컨대 Olympus社의 광학 현미경(x1000)을 이용하여 측정할 수 있다.
한편, 인쇄회로기판(100)은 제3빌드업 절연층(113)의 하면 상에 배치되며 제3빌드업 배선층(123)의 적어도 일부를 덮는 제2레지스트층(190)을 더 포함할 수 있다. 제2레지스트층(190)은 제3빌드업 배선층(123)의 적어도 일부를 오픈시키는 개구를 복수개 가질 수 있다.
이하에서는 도면을 참조하여 일례에 따른 인쇄회로기판(100)의 구성요소에 대하여 보다 자세히 설명한다.
제1 및 제2빌드업 절연층(111, 112)은 각각 절연 물질을 포함할 수 있다. 절연 물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 실리카 등의 무기필러와 혼합된 재료, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, ABF(Ajinomoto Build-up Film), 프리프레그(Prepreg) 등이 사용될 수 있으나, 이에 한정되는 것은 아니다. 제한되지 않는 일례로, 제1 및 제2빌드업 절연층(111, 112)는 서로 실질적으로 동일한 절연 물질, 예컨대 ABF를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실질적으로 동일한 절연재료는 같은 동일한 상품명의 절연재료를 이용하는 경우일 수 있다.
제1빌드업 절연층(111)은 복수의 층으로 구성될 수 있다. 예를 들면, 제1빌드업 절연층(111)은 후술하는 바와 같이 캐비티가 형성된 제1-1빌드업 절연층과 제1-1빌드업 절연층을 덮으며 캐비티를 채우는 제1-2빌드업 절연층을 포함할 수 있다. 제1-1빌드업 절연층과 제1-2빌드업 절연층은 서로 실질적으로 동일한 절연 물질, 예컨대 ABF를 포함할 수 있으나, 이에 한정되는 것은 아니다. 실질적으로 동일한 절연재료는 같은 동일한 상품명의 절연재료를 이용하는 경우일 수 있다.
제1 내지 제3빌드업 배선층(121, 122, 123)은 각각 금속 물질을 포함할 수 있다. 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있다. 제2 및 제3빌드업 배선층(122, 123)은 각각 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 동박을 더 포함할 수 있다. 제1빌드업 배선층(121)은 시드층으로 이용되는 금속층 제거되어 전해 도금층(또는 전기동)만 포함할 수 있다. 제1 내지 제3빌드업 배선층(121, 122, 123)은 각각 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 패턴, 파워 패턴, 신호 패턴 등을 포함할 수 있다. 신호 패턴은 그라운드 패턴, 파워 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 이들 패턴은 각각 라인(line) 패턴, 플레인(Plane) 패턴 및/또는 패드(Pad) 패턴을 포함할 수 있다.
방열 금속층(125)은 금속 물질을 포함할 수 있다. 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있다. 방열 금속층(125)은 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 필요에 따라서는, 동박을 더 포함할 수 있다. 방열 금속층(125)은, 필요에 따라서는, 제1빌드업 배선층(121)의 그라운드 패턴과 전기적으로 연결될 수 있다.
제1 및 제2빌드업 비아층(131, 132)은 각각 금속 물질을 포함할 수 있다. 금속 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등을 사용할 수 있다. 제1 및 제2빌드업 비아층(131, 132)은 각각 제2 및 제3빌드업 배선층(122, 123)을 형성할 때 함께 형성될 수 있으며, 따라서 각각 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2빌드업 비아층(131, 132)은 각각 비아홀이 금속물질로 채워진 필드 타입일 수 있으나, 이에 한정되는 것은 아니며, 비아홀의 벽면을 따라서 금속물질이 배치된 컨포멀 타입일 수도 있다. 제1 및 제2비아층(131, 132)은 각각 단면 상에서 상면의 폭이 하면의 폭보다 좁은 테이퍼진 형태를 가질 수 있으며, 모두 동일한 방향의 테이퍼 형태일 수 있다. 제1 및 제2빌드업 비아층(131, 132)은 각각 해당 층의 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드 비아, 파워 비아, 신호 비아 등을 포함할 수 있다. 신호 비아는 그라운드 비아, 파워 비아 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 전달하기 위한 비아를 포함할 수 있다.
빌드업 절연층(111, 112), 빌드업 배선층(121, 122, 123), 빌드업 비아층(131, 132) 등의 층수는 도면에 도시한 것 보다 많을 수도 있으며, 이에는 상술한 내용이 실질적으로 동일하게 적용될 수 있다.
연결 구조체(150)는 실리콘 다이옥사이드를 절연 바디로 하며 증착 공정 등을 통하여 배선을 형성하여 제조되는 실리콘 브리지, 또는 유기 절연 물질을 절연 바디로 하며 도금 공정 등을 통하여 배선을 형성하여 제조되는 유기 브리지 등일 수 있다. 바람직하게는, 연결 구조체(150)는 유기 브리지일수 있으며, 이 경우 CTE 미스매치에 의한 신뢰성 문제가 거의 발생하지 않을 수 있다. 또한, 연결 구조체(150) 제조를 위한 공정 난이도 및 원가도 낮출 수 있다. 또한, 인쇄회로기판(100)이 대부분 유기 구조가 될 수 있는바, 파워 저항 및 신호 품질에 유리할 수 있다. 또한, ETS 구조를 가질 수 있다. 이와 같이, 연결 구조체(150)를 코어리스 기판 형태로 형성하는 경우, 보디 미세 피치로 배선 설계가 가능할 수 있다. 또한, 실리콘 브리지 대비하여 적은 비용으로 제조할 수 있으며, 공정도 보다 간단할 수 있다. 유기 절연 물질로는 감광성 절연물질(PID: Photo Image-able Dielectric)을 이용할 수 있으나, 이에 한정되는 것은 아니다.
절연층(151)은 절연 물질을 포함할 수 있다. 절연 물질은 감광성 절연물질(PID) 등의 유기 절연 물질일 수 있다. 절연층(151)의 재료로 감광성 절연 물질(PID)을 사용하는 경우, 각각의 절연층(151)의 두께를 최소화할 수 있으며, 포토 비아홀을 형성할 수 있는바, 배선층(152)을 고밀도로 설계할 수 있다. 다만, 재료가 이에 한정되는 것은 아니며, 그 외에도 ABF 등의 다른 유기 절연 물질이 사용될 수도 있다. 또한, 실리콘 등의 무기 절연 물질을 포함할 수도 있다. 절연층(1551)은 복수의 층으로 구성될 수 있으며, 층수는 특별히 제한되지 않는다. 복수의 절연층(151)은 서로 경계가 구분될 수도 있고, 불확실할 수도 있다.
배선층(152)은 다이-투-다이의 인터커넥션, 다이-투-기판의 인터커넥션 등의 미세회로 경로를 제공할 수 있다. 배선층(152)은 복수의 층으로 구성될 수 있으며, 층수는 특별히 제한되지 않는다. 배선층(152)은 해당 층의 설계에 따라서 다양한 기능을 수행할 수 있으며, 적어도 신호 패턴을 포함할 수 있다. 패턴은 라인 패턴 및/또는 패드 패턴을 포함할 수 있다. 배선층(152)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 배선층(152)은 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있으며, 최상측의 배선층(152)은 전해 도금층(또는 전기동)만 포함할 수도 있으나, 이에 한정되는 것은 아니다.
배선층(152)은 제1 내지 제3빌드업 배선층(121, 122, 123) 대비하여 회로 밀집도가 더 높을 수 있다. 즉, 보다 고밀도 회로를 포함할 수 있다. 예를 들면, 배선층(1520에 포함되는 배선의 평균 피치는 제1 내지 제3빌드업 배선층(121, 122, 123)에 포함되는 배선의 평균 피치보다 더 작을 수 있다. 또한, 배선층(152) 사이의 층간 평균 절연 거리는 제1 내지 제3빌드업 배선층(121, 122, 123) 사이의 층간 평균 절연 거리보다 더 작을 수 있다. 피치는 인쇄회로기판(100)의 절단 단면을 주사 현미경 또는 광학 현미경 등으로 촬영하여 측정할 수 있으며, 평균 피치는 임의의 다섯 지점에서 측정한 배선 사이의 피치의 평균 값일 수 있다. 층간 절연 거리 역시 인쇄회로기판(100)의 절단 단면을 주사 현미경 또는 광학 현미경 등으로 촬영하여 측정할 수 있으며, 층간 평균 절연 거리는 임의의 다섯 지점에서 측정한 인접한 배선 또는 재배선 사이의 절연 거리의 평균 값일 수 있다.
비아층(153)은 서로 다른 층에 배치된 배선층(152)을 전기적으로 연결할 수 있다. 비아층(153) 해당 층의 설계에 따라서 다양한 기능을 수행할 수 있으며, 적어도 신호 비아를 포함할 수 있다. 비아층(153)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 비아층(153)은 제1 내지 제3빌드업 비아층(132, 132, 133)과 마찬가지로 각각 단면 상에서 상면의 폭이 하면의 폭보다 좁은 테이퍼진 형태를 가질 수 있으며, 모두 동일한 방향의 테이퍼 형태일 수 있다. 비아층(153)은 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있다.
접착제(160)는 공지의 접착 물질을 포함할 수 있다. 예를 들면, 접착제(160)는 공지의 에폭시 계열의 접착 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 접착제(160)는 필름 타입일 수 있으며, 예컨대 DAF(Die Attach Film), B/S(Bonding Sheet) 등일 수 있으나, 이에 한정되는 것은 아니다. 접착제(160)는 유전손실(Df) 값이 빌드업 절연층(111, 112), 절연층(151) 등 보다 작은 Low Df B/S일 수 있으며, 이 경우 신호 손실 저감에 우수할 수 있다.
금속 범프(170)는 설계에 따라서 다양한 기능을 수행할 수 있으며, 적어도 신호 범프를 포함할 수 있다. 금속 범프(170)를 구성하는 비아부(171)와 돌출부(172)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 금속 범프(170)를 구성하는 비아부(171)와 돌출부(172)는 무전해 도금층(또는 화학동)과 전해 도금층(또는 전기동)을 포함할 수 있으며, 서로 일체화된 구성일 수 있다. 비아부(171)는 접착제(160)를 관통하여 최상측 배선층(152)과 연결될 수 있으며, 단면 상에서 상면의 폭이 하면의 폭보다 좁은 테이퍼진 형태를 가질 수 있다.
제1 및 제2레지스트층(180, 190)은 인쇄회로기판(100)의 최외측에 배치되어 내부 구성요소를 보호할 수 있다. 제1 및 제2레지스트층(180, 190)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연 물질이 사용될 수 있는데, 이때 절연 물질로는 솔더 레지스트(Solder Resist)가 사용될 수 있다.
인쇄회로기판(100)은 그 자체로 하나 이상의 반도체칩이 실장되는 패키지 기판일 수 있다. 또는, 인쇄회로기판(100)은 하나 이상의 반도체칩이 실장되는 미세회로 기판일 수 있다. 이러한 미세회로 기판은 별도의 패키지 기판 상에 실장되거나, 별도의 패키지 기판의 최외측에 부착되거나, 또는 별도의 패키지 기판 내에 내장될 수 있다. 이러한 별도의 패키지 기판 내에는 수동부품 등이 내장될 수 있으며, 또한 워피지 제어를 위하여 내부에 기타 보강층이 배치될 수 있다. 보강층은 메탈, 그라파이트, 탄소 소재 등 다양한 재질을 가질 수 있다.
반도체칩은 인쇄회로기판(100)의 제1레지스트층(180) 상에 실장될 수 있으며, 솔더 범프 등을 이용하여 금속 범프(170)와 전기적으로 연결될 수 있다. 예를 들면, 반도체칩은 홈부(h) 상에 배치되어 금속 범프(170)와 연결될 수 있다. 또는, 반도체칩은 제1레지스트층(180)의 홈부(h) 외의 영역 상에도 배치될 수 있다. 이 경우, 제1레지스트층(180)에는 필요에 따라서 제1빌드업 배선층(121)을 오픈시키는 개구가 형성될 수 있으며, 이러한 개구 상에 솔더 범프 등을 형성하여 반도체칩이 제1빌드업 배선층(121)과도 전기적으로 연결될 수 있다. 또는, 제1빌드업 배선층(121) 상에 금속 범프나 금속 패드 등이 추가로 배치될 수도 있으며, 이 경우 제1레지스트층(180)에 금속 범프나 금속 패드를 오픈시키는 개구가 형성될 수 있고, 이러한 개구 상에 솔더 범프 등을 형성하여 반도체칩이 제1빌드업 배선층(121)과도 전기적으로 연결될 수 있다. 반도체칩은 복수 개일 수 있으며, 각각의 반도체칩은 상술한 형태로 배치될 수 있다. 다만, 반도체칩의 배치가 이러한 형태에 한정되는 것은 아니다.
반도체칩은 각각 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit) 다이(Die)를 포함할 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, 어플리케이션 프로세서(예컨대, AP), 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 일 수 있으나, 이에 한정되는 것은 아니며, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리, HBM(High Bandwidth Memory) 등의 메모리 칩, 또는 PMIC(Power Management IC)와 같은 다른 종류일 수도 있음은 물론이다.
반도체칩은 각각 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 각각의 바디를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디에는 다양한 회로가 형성되어 있을 수 있다. 각각의 바디에는 접속패드가 형성될 수 있으며, 접속패드는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 포함할 수 있다. 반도체칩은 베어 다이(bare die)일 수 있으며, 이 경우 접속패드 상에는 금속범프가 배치될 수 있다. 반도체칩은 패키지드 다이(packaged die)일 수도 있으며, 이 경우 접속패드 상에 추가로 재배선층이 형성되고, 재배선층 상에 금속범프가 배치될 수 있다.
반도체칩은 솔더 범프를 이용하여 인쇄회로기판(100)에 실장될 수 있으며, 솔더 범프는 저융점 금속, 예를 들면, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더 등으로 형성될 수 있으나, 이는 일례에 불과하며, 반도체칩이 반드시 솔더 범프를 통하여 실장되어야 하는 것은 아니다. 솔더 범프는 각각 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이에 한정되는 것은 아니다.
반도체칩은 몰딩재로 커버될 수 있으며, 몰딩재는 반도체칩을 보호할 수 있다. 몰딩재의 재료는 특별히 한정되지 않으며, EMC(Epoxy Molding Compound)와 같은 공지의 몰딩재가 사용될 수 있다.
도 7 내지 15는 도 6의 인쇄회로기판의 제조 일례를 개략적으로 나타낸 공정도들이다.
도면을 참조하면, 일례에 따른 인쇄회로기판(10)의 제조방법은 적어도 일면에 금속층(210, 220, 230)이 배치된 캐리어 기판(200)을 준비하는 단계, 금속층(210, 220, 230) 상에 제1-1빌드업 절연층(111-1)을 형성하는 단계, 제1-1빌드업 절연층(111-1)에 캐비티(C)를 형성하는 단계, 캐비티(C)에 접착제(160)를 매개로 한층 이상의 절연층과 한층 이상의 배선층과 한층 이상의 비아층을 포함하는 연결 구조체(150)를 부착하는 단계, 제1-1빌드업 절연층(111-1) 상에 연결 구조체(150)를 매립하며 캐비티(C)의 적어도 일부를 채우는 제1-2빌드업 절연층(111-2)을 형성하는 단계, 캐리어 기판(200)을 분리하는 단계, 금속층(210, 220, 230) 중 적어도 일부를 제거하는 단계, 접착제(160)에 비아홀(171h)을 가공하는 단계, 및 접착제(160)를 관통하는 비아부(171) 및 접착제(160)의 일면 상으로 돌출되는 돌출부(172)를 포함하는 금속 범프(170)를 형성하는 단계를 포함한다.
이하에서는 도면을 참조하여 일례에 따른 인쇄회로기판(100)의 제조방법에 대하여 보다 자세히 설명한다.
도 7을 참조하면, 상면과 하면에 각각 복수의 금속층(210, 220, 230)이 배치된 캐리어 기판(200)을 준비한다. 예를 들면, 캐리어 기판(200) 양면에 캐리어 동박(210)과 베이스 구리층(220)이 각각 적층된 동박적층판을 준비한 후, 베이스 구리층(220) 상에 니켈 도금층(230)을 형성하여, 캐리어 기판(200) 상에 복수의 금속층(210, 220, 230)을 형성할 수 있다. 즉, 복수의 금속층(210, 220, 230)은 캐리어 동박(210) 상에 서로 다른 금속을 포함하는 제1 및 제2금속층(220, 230)이 배치된 형태일 수 있으나, 이에 한정되는 것은 아니다.
도 8을 참조하면, 니켈 도금층(230) 상에 제1빌드업 배선층(121)을 형성한다. 제1빌드업 배선층(121)은 AP(Additive Process), SAP(Semi AP), MSAP(Modified SAP), TT(Tenting) 등의 도금 공정으로 형성할 수 있다. 다음으로, 드라이 필름(310)을 이용하여 AP, SAP, MSAP 등의 도금 공정으로 방열 금속층(125)과 더미 금속층(127)을 형성한다. 다음으로, 드라이 필름(310)을 제거한다. 드라이 필름(310)의 제거로는 공지의 박리액이 이용될 수 있다.
도 9를 참조하면, 니켈 도금층(230) 상에 제1-1빌드업 절연층(111-1)을 형성한다. 제1-1빌드업 절연층(111-1)은, 예컨대 ABF 라미네이션 공정 등으로 형성할 수 있다. 다음으로, 제1-1빌드업 절연층(111-1)의 두께를 얇게하여 더미 금속층(127)을 노출시킨다. 더미 금속층(127)을 노출시키는 방법으로는 CMP 등의 연마 방식이나, 플라즈마를 이용한 에칭 방식이나, 디스미어 처리 등을 이용할 수 있다. 다음으로, 에칭 공정으로 더미 금속층(127)을 제거한다. 더미 금속층(127)이 제거되면, 제1-1빌드업 절연층(111-1)에 제1캐비티(c1)가 형성될 수 있다.
도 10을 참조하면, 니켈 도금층(230) 상에 제1-1빌드업 절연층(111-1)을 형성한 후, 로칼 스카이빙(local skiving) 공정이나 로칼 티닝(local thinning) 공정을 이용하여 제1-1빌드업 절연층(111-1)을 부분적으로 제거하여, 더미 금속층(127)을 노출시킬 수도 있다. 이 경우, 제1-1빌드업 절연층(111-1)에 더미 금속층(127)을 노출시키는 제2-1캐비티(c2)가 형성될 수 있다. 다음으로, 에칭 공정으로 더미 금속층(127)을 제거한다. 더미 금속층(127)이 제거되면, 제1-1빌드업 절연층(111-1)에 제2-2캐비티(c3)가 형성될 수 있다. 즉, 제1-1빌드업 절연층(111-1)에 제1-1빌드업 절연층(111-1)에 제2-1캐비티(c2)와 제2-2캐비티(c3)가 연결된 형태의 제2캐비티(c4)가 형성될 수도 있다. 제2-1캐비티(c2)와 제2-2캐비티(c3)는 폭이 상이할 수 있으며, 따라서 제2캐비티(c4)는 벽면이 단차 구조를 가질 수 있다.
도 11을 참조하면, 제1-1빌드업 절연층(111-1)의 캐비티(c)에 접착제(160)를 매개로 연결 구조체(150)를 부착한다. 캐비티(c)는 상술한 제1캐비티(c1) 또는 제2캐비티(c4)일 수 있으나, 이에 한정되는 것은 아니다. 연결 구조체(150)는 ETS 공정 등을 이용하여 별도로 제조될 수 있으며, 그 후 최외측 배선층(152)인 매립 패턴이 접착제(160)와 부착되는 형태로 캐비티(C)에 배치될 수 있다. 다음으로, 제1-1빌드업 절연층(111-1) 상에 연결 구조체(150)를 매립하며 캐비티(c)를 채우는 제1-2빌드업 절연층(111-2)을 형성한다. 제1-2빌드업 절연층(111-2)은, 예컨대 ABF 라미네이션 공정 등으로 형성할 수 있다. 그 결과, 제1빌드업 절연층(111)이 형성될 수 있다. 제1-1빌드업 절연층(111-1)과 제1-2빌드업 절연층(111-2)은 서로의 경계가 분명할 수 있고, 또는 서로의 경계가 불분명할 수도 있다.
도 12를 참조하면, 제1빌드업 절연층(111)에 AP, SAP, MSAP, TT) 등의 도금 공정으로 제2빌드업 배선층(122)과 제1빌드업 비아층(131)을 형성한다. 또한, 제1빌드업 절연층(111) 상에 ABF 라미네이션 등으로 제2빌드업 절연층(112)을 형성한다. 또한, 제2빌드업 절연층(112)에 AP, SAP, MSAP, TT) 등의 도금 공정으로 제3빌드업 배선층(123)과 제2빌드업 비아층(132)을 형성한다. 그 후, 캐리어 기판(200)을 분리한다. 캐리어 기판(200)의 분리는 캐리어 동박(210)과 베이스 구리층(220)이 서로 분리되는 것일 수 있다. 다음으로, 베이스 구리층(220)을 에칭으로 제거한다. 이때, 니켈 도금층(230)이 제1빌드업 배선층(121), 방열 금속층(125) 등의 에칭을 방지할 수 있다. 다음으로, 니켈 도금층(230)을 에칭으로 제거한다. 베이스 구리층(220)의 제거에 사용되는 애칭액과 니켈 도금층(230)의 제거에 사용되는 에칭액은 서로 다를 수 있으며, 복수의 에칭은 순차적으로 수행될 수 있다.
도 13을 참조하면, 접착제(160)에 비아홀(171h)을 가공한다. 비아홀(171h) 가공으로는 레이저 가공, 기계적 드릴 등을 이용할 수 있다. 비아홀(171h)은 연결 구조체(150)의 최외측에 배치되는 배선층의 적어도 일부를 노출시킬 수 있다. 다음으로, 제1빌드업 절연층(111)과 비아홀(171h) 상에 무전해 도금 등으로 시드층(s)을 형성한다.
도 14를 참조하면, 시드층(s) 상에 패터닝된 드라이 필름(320)을 형성한다. 또한, 반대측에도 드라이 필름(330)을 형성한다. 다음으로, 전해 도금 등으로 드라이 필름(320)의 패터닝된 개구를 통하여 노출되는 시드층(s) 상에 도금층(p)을 형성한다. 다음으로, 드라이 필름(320, 330)을 박리액 등을 이용하여 제거하고, 도금층(p)이 형성된 영역 외의 시드층(s)을 에칭으로 제거하여 비아부(171)와 돌출부(172)를 포함하는 금속 범프(170)를 형성한다.
도 15를 참조하여, 제1빌드업 절연층(111) 및 접착제(160) 상에 돌출부(172)의 적어도 일부를 덮는 제1레지스트층(180)을 형성한다. 또한, 제2빌드업 절연층(112) 상에 제3빌드업 배선층(123)의 적어도 일부를 덮는 제2레지스트층(190)을 형성한다. 제1 및 제2레지스트층(180, 190)은 잉크 타입의 솔더레지스트를 도포한 후 경화하여 형성하거나, 또는 드라이 필름 형태의 솔더레지스트를 라미네이션하여 형성할 수 있다. 다음으로, 제1레지스트층(180)에 돌출부(172)의 일부를 오픈시키는 홈부(h)를 형성한다. 홈부(h)는 바닥면이 돌출부(172)의 상면과 하면 사이의 레벨에 배치되도록 형성될 수 있다. 예를 들면, 홈부(h)는 제1레지스트층(180)의 부분적인 티닝(thinning) 공정을 통하여 형성될 수 있다. 또한, 제2레지스트층(190)에 제3빌드업 배선층(123)의 적어도 일부를 오픈시키는 개구를 형성한다.
일련의 과정을 통하여 상술한 일례에 따른 인쇄회로기판(100)이 제조될 수 있다. 그 외에 다른 내용, 예를 들면, 상술한 일례에 따른 인쇄회로기판(100)에서 설명한 내용은 모순되지 않는 이상 상술한 제조 일례에도 적용될 수 있으며, 따라서 이에 대한 중복되는 내용의 설명은 생략한다.
본 개시에서 단면 상에서의 의미는 대상물을 수직하게 절단하였을 때의 단면 형상, 또는 대상물을 사이드-뷰로 보았을 때의 단면 형상을 의미할 수 있다. 또한, 평면 상에서의 의미는 대상물을 수평하게 절단 하였을 때의 형상, 또는 대상물을 탑-뷰 또는 바텀-뷰로 보았을 때의 평면 형상일 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 유기 인터포저를 포함하는 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기
1010: 메인보드
1020: 칩 관련부품
1030: 네트워크 관련부품
1040: 기타부품
1050: 카메라
1060: 안테나
1070: 디스플레이
1080: 배터리
1090: 신호라인
1100: 스마트폰
1110: 마더보드
1120: 부품
1121: 부품 패키지
1130: 카메라 모듈
1140: 스피커
2110: 메인보드
2210: BGA 기판
2220, 2240: 반도체칩
2230: 인터포저
2250: 실리콘 인터포저
2260: 유기 인터포저
2310, 2320: 인터포저를 포함하는 반도체 패키지
100: 인쇄회로기판
111-1, 111-2, 111, 112: 빌드업 절연층
121, 122, 123: 빌드업 배선층
125: 방열 금속층
127: 더미 금속층
131, 132: 빌드업 비아층
150: 연결 구조체
151: 절연층
152: 배선층
153: 비아층
160: 접착제
170: 금속 범프
171: 비아부
171h: 비아홀
172: 돌출부
180, 190: 레지스트층
C, c1, c2, c3, c4: 캐비티
h: 홈부
200: 캐리어 기판
210, 220, 230: 금속층
310, 320, 330: 드라이 필름

Claims (16)

  1. 제1빌드업 절연층;
    상기 제1빌드업 절연층의 상측에 내장되며, 한층 이상의 절연층과 한층 이상의 배선층과 한층 이상의 비아층을 포함하는 연결 구조체;
    상기 제1빌드업 절연층의 상면과 상기 연결 구조체의 상면 사이에 배치되며, 상면이 상기 제1빌드업 절연층의 상면으로부터 노출되는 접착제; 및
    상기 접착제를 관통하는 비아부 및 상기 접착제의 상면 상으로 돌출된 돌출부를 포함하는 금속 범프; 를 포함하는,
    인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 비아부 및 상기 돌출부는 서로 경계 없이 일체화된,
    인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 제1빌드업 절연층과 상기 접착제는 상면이 서로 실질적으로 코플래너한,
    인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 제1빌드업 절연층 및 상기 접착제 상에 배치되며, 상기 돌출부의 적어도 일부를 덮는 레지스트층; 을 더 포함하는,
    인쇄회로기판.
  5. 제 4 항에 있어서,
    상기 레지스트층은 상기 돌출부의 일부를 오픈시키는 홈부를 가지며,
    상기 홈부의 바닥면은 상기 돌출부의 상면 및 하면 사이의 레벨에 배치되는,
    인쇄회로기판.
  6. 제 1 항에 있어서,
    상기 제1빌드업 절연층은,
    상기 연결 구조체 및 상기 접착제가 배치되는 캐비티를 갖는 제1-1빌드업 절연층, 및
    상기 제1-1빌드업 절연층 상에 배치되며 상기 연결 구조체 및 상기 접착제를 매립하며 상기 캐비티를 채우는 제1-2빌드업 절연층, 을 포함하는,
    인쇄회로기판.
  7. 제 6 항에 있어서,
    상기 캐비티의 벽면은 단차 구조를 가지는,
    인쇄회로기판.
  8. 제 1 항에 있어서,
    상기 제1빌드업 절연층의 상측에 매립되며, 상면이 상기 제1빌드업 절연층의 상면으로부터 노출되는 제1빌드업 배선층; 을 더 포함하며,
    상기 제1빌드업 배선층의 상면은 상기 제1빌드업 절연층의 상면 및 상기 접착제의 상면과 각각 서로 실질적으로 코플래너한,
    인쇄회로기판.
  9. 제 8 항에 있어서,
    상기 제1빌드업 절연층의 상측에 매립되며, 상면이 상기 제1빌드업 절연층의 상면으로부터 노출되는 방열 금속층; 을 더 포함하며,
    상기 방열 금속층은 상기 제1빌드업 배선층보다 두께가 두꺼운,
    인쇄회로기판.
  10. 제 8 항에 있어서,
    상기 제1빌드업 절연층의 하면 상에 배치되는 제2빌드업 배선층; 및
    상기 제1빌드업 절연층을 관통하며, 상기 제1 및 제2빌드업 배선층을 서로 전기적으로 연결하는 제1빌드업 비아층; 을 더 포함하는,
    인쇄회로기판.
  11. 제 10 항에 있어서,
    상기 제1빌드업 절연층의 하면 상에 배치되며, 상기 제2빌드업 배선층을 매립하는 제2빌드업 절연층;
    상기 제2빌드업 절연층의 하면 상에 배치되는 제3빌드업 배선층; 및
    상기 제2빌드업 절연층을 관통하며, 상기 제2 및 제3빌드업 배선층을 서로 전기적으로 연결하는 제2빌드업 비아층; 을 더 포함하는,
    인쇄회로기판.
  12. 적어도 일면에 금속층이 배치된 캐리어 기판을 준비하는 단계;
    상기 금속층 상에 제1-1빌드업 절연층을 형성하는 단계;
    상기 제1-1빌드업 절연층에 캐비티를 형성하는 단계;
    상기 캐비티에 접착제를 매개로 한층 이상의 절연층과 한층 이상의 배선층과 한층 이상의 비아층을 포함하는 연결 구조체를 부착하는 단계;
    상기 제1-1빌드업 절연층 상에 상기 연결 구조체를 매립하며 상기 캐비티의 적어도 일부를 채우는 제1-2빌드업 절연층을 형성하는 단계;
    상기 캐리어 기판을 분리하는 단계;
    상기 금속층 중 적어도 일부를 제거하는 단계; 및
    상기 접착제를 관통하는 비아부 및 상기 접착제의 일면 상으로 돌출되는 돌출부를 포함하는 금속 범프를 형성하는 단계; 를 포함하는,
    인쇄회로기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 금속층은, 제1금속층, 및 상기 제1금속층 상에 배치되며 상기 제1금속층과 다른 금속을 포함하는 제2금속층, 을 포함하며,
    상기 금속층 중 적어도 일부를 제거하는 단계에서, 서로 다른 에칭액을 이용하여 상기 제1 및 제2금속층을 순차적으로 제거하는,
    인쇄회로기판의 제조방법.
  14. 제 12 항에 있어서,
    상기 금속층 상에 제1-1빌드업 절연층을 형성하는 단계 전에, 상기 금속층 상에 더미 금속층을 형성하며,
    상기 금속층 상에 제1-1빌드업 절연층을 형성하는 단계에서, 상기 더미 금속층은 상기 제1-1빌드업 절연층에 매립되며,
    상기 제1-1빌드업 절연층에 캐비티를 형성하는 단계에서, 상기 더미 금속층을 제거하여 상기 캐비티를 형성하는,
    인쇄회로기판의 제조방법.
  15. 제 12 항에 있어서,
    상기 금속층 상에 제1-1빌드업 절연층을 형성하는 단계 전에, 상기 금속층 상에 제1빌드업 배선층 및 방열 금속층을 더 형성하며,
    상기 금속층 상에 상기 제1-1빌드업 절연층을 형성하는 단계에서, 상기 제1빌드업 배선층 및 상기 방열 금속층은 상기 제1-1빌드업 절연층에 매립되며,
    상기 방열 금속층은 상기 제1빌드업 배선층보다 두께가 두꺼운,
    인쇄회로기판의 제조방법.
  16. 제 12 항에 있어서,
    상기 제1-1빌드업 절연층, 상기 제1-2빌드업 절연층 및 상기 접착제 상에 상기 돌출부의 적어도 일부를 덮는 레지스트층을 형성하는 단계; 및
    상기 레지스트층에 상기 돌출부의 일부를 오픈시키는 홈부를 형성하는 단계; 를 더 포함하며,
    상기 홈부는 바닥면이 상기 돌출부의 상면 및 하면 사이의 레벨에 배치되도록 형성되는,
    인쇄회로기판의 제조방법.
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