JP2010135713A - チップ内蔵印刷回路基板及びその製造方法 - Google Patents

チップ内蔵印刷回路基板及びその製造方法 Download PDF

Info

Publication number
JP2010135713A
JP2010135713A JP2009022773A JP2009022773A JP2010135713A JP 2010135713 A JP2010135713 A JP 2010135713A JP 2009022773 A JP2009022773 A JP 2009022773A JP 2009022773 A JP2009022773 A JP 2009022773A JP 2010135713 A JP2010135713 A JP 2010135713A
Authority
JP
Japan
Prior art keywords
chip
insulating layer
circuit board
printed circuit
built
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009022773A
Other languages
English (en)
Other versions
JP5101542B2 (ja
Inventor
Hong Won Kim
ホンウォン キム
Sung Lee
ソン イ
Tae Sung Jeong
テソン ジョン
Joon Seok Kang
ジュンソク カン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of JP2010135713A publication Critical patent/JP2010135713A/ja
Application granted granted Critical
Publication of JP5101542B2 publication Critical patent/JP5101542B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01059—Praseodymium [Pr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10431—Details of mounted components
    • H05K2201/10507—Involving several components
    • H05K2201/10515—Stacked components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1461—Applying or finishing the circuit pattern after another process, e.g. after filling of vias with conductive paste, after making printed resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

【課題】チップ内蔵印刷回路基板及びその製造方法を提供すること。
【解決手段】内部にビア１５ａが貫設された絶縁層１３と、該絶縁層１３に組み込まれ、その一面に備えられたパッド１２ａが該絶縁層１３の上面及び下面に各々露出された第１チップ１２及び第２チップ２２と、その第１チップ１２のパッド１２ａ及びビア１５ａと接続されるように、該絶縁層１３の上面に設けられた上部パターン１５ｂと、該第２チップ２２のパッド及び該ビア１５ａと接続されるように、該絶縁層１３の下面に設けられた下部パターン１５ｃとを含むチップ内蔵印刷回路基板及びその製造方法を提供する。
【選択図】図１

Description

本発明は、チップ内蔵印刷回路基板及びその製造方法に関するものであり、より詳細には、チップが実装された一対のキャリアプレートを絶縁層の上部及び下部から夫々押圧し、該絶縁層にデュアルチップを内蔵して構成したチップ内蔵印刷回路基板及びその製造方法に関するものである。
近年、電子機器の高性能化及び小型化に対する要望が高まり、それに応じて電子部品の高密度化及び高性能化が進んでいる。そのため、電子部品を高密度で実装可能な小型印刷回路基板の需要が段々増加してきている。このような要望に応じて、異なる層に設けられた配線間または電子部品と配線の間をビアホールを介して電気的に接続する多層回路基板の開発が進められている。
このような多層回路基板は、電子部品同士を接続する配線を短縮できるだけでなく、配線の高密度化を実現することができるという長所を有する。そして、電子部品を実装することによって印刷回路基板の表面積を広げることができると共に、電気的特性においても優れるという長所を有する。
特に、基板に電子部品を挿設してなされる内蔵型印刷回路基板は、電子部品が基板の表面に実装されるのではなく、基板の内部に埋め込まれるため、印刷回路基板の小型化、高密度化及び高性能化が可能となり、その需要は徐々に増加している傾向にある。
従来のチップ内蔵印刷回路基板は、穿孔されたコア基板をテープに貼り付けた後、チップを固定させ、テープを貼り合せた面の反対側の面にプリプレグ（ｐｒｅｐｒｅｇ）などの絶縁層をラミネートした後、該テープを剥離する。然る後、該テープが剥離された面に対しても、プリプレグ層をラミネートする。
続いて、レーザドリル方式などによって、電気的な接続が必要な部分にビアホールを設け、銅メッキ工程などを行う。
しかしながら、前述のように、穿孔されたコア基板内にテープを用いてチップを内蔵するというような従来のチップ内蔵印刷回路基板は、基板の全体的な厚さを減少することが困難であるという欠点を有する。また、前述したようなレーザドリル方式などでビアホールを形成する場合、チップの位置ズレまたはレーザドリルの公差などによって正確な位置にビアホールを加工することは困難であり、接続不良などが生じて、歩留まり及び信頼性を低下させるという問題がある。
従って、本発明は上記の問題点に鑑みて成されたものであって、本発明は、チップが実装された一対のキャリアプレートを絶縁層の上部及び下部から夫々押圧し、該絶縁層にデュアルチップ（ｄｕａｌ−ｃｈｉｐ）を内蔵することによって、該デュアルチップを内蔵する印刷回路基板全体の厚みを減少し、製品の歩留まり及び信頼性を向上させることのできるチップ内蔵印刷回路基板及びその製造方法を提供することをその目的とする。
上記課題を解決し、目的を達成するために、本発明の好適な実施の形態によるチップ内蔵印刷回路基板は、内部にビアが貫設された絶縁層と、前記絶縁層に組み込まれ、その一面に備えられたパッドが前記絶縁層の上面及び下面で各々露出した第１チップ及び第２チップと、前記第１チップのパッド及び前記ビアに接続するようにして前記絶縁層の上面に設けられた上部パターンと、前記第２チップのパッド及び前記ビアに接続するようにして前記絶縁層の下面に設けられた下部パターンとを含むことができる。
ここで、前記第１チップ及び前記第２チップは、前記絶縁層内において互いに離間して配置することができる。
前記第１チップ及び前記第２チップは、前記絶縁層内において上下に配置することができる。また、前記第１チップ及び前記第２チップは、前記絶縁層内において左右に配置することができる。
前記絶縁層は、プリプレグ、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ-ｕｐ Ｆｉｌｍ）及びレジンのうちのいずれか一つからなることができる。また、前記絶縁層の上部及び下部に、前記上部パターン及び前記下部パターンの一部を露出して設けられたソルダーレジスト層を、さらに含むことができる。
また、上記課題を解決し、目的を達成するために、本発明の他の好適な実施の形態によるチップ内蔵印刷回路基板の製造方法は、一対のキャリアプレート上に、その一面に備えられたパッドが下に向かうようにチップを各々実装するステップと、前記一対のキャリアプレートに実装された各々のチップが相対するようにし、前記チップ間に絶縁層を配置するステップと、前記一対のキャリアプレートを前記絶縁層に押圧し、前記各チップを前記絶縁層に内蔵させるステップと、前記一対のキャリアプレートを前記絶縁層から分離し、前記各チップに備えられたパッドを各々露出させるステップと、前記絶縁層を貫通するビアを設けるステップと、前記絶縁層の上部及び下部に、前記各チップのパッド及び前記ビアと接続される上部パターン及び下部パターンを各々設けるステップとを含むことができる。
ここで、前記一対のキャリアプレート上に、その一面に備えられたパッドを下向きにしてチップを実装するステップの前、前記キャリアプレート上に接着層を設けるステップを、さらに含むことができる。
また、前記接着層は、ＵＶ発泡テープ、熱発泡テープ及びＰＲのうちのいずれか一つからなることができる。
また、前記絶縁層は、プリプレグ、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ-ｕｐ Ｆｉｌｍ）及びレジンのうちのいずれか一つからなることができる。
また、前記一対のキャリアプレートに実装された各々のチップが相対するようにし、前記チップ間に絶縁層を配置するステップにて、前記絶縁層は仮硬化状態であってもよい。
また、前記一対のキャリアプレートを前記絶縁層に押圧し、前記チップを前記絶縁層に内蔵させるステップにて、前記絶縁層内に組み込まれる前記チップが互いに離間して配置されるようにすることができる。
また、前記絶縁層の上部及び下部に、前記各チップのパッド及び前記ビアと接続される上部パターン及び下部パターンを各々設けるステップの後、前記絶縁層の上部及び下部に、前記上部パターン及び前記下部パターンの一部を露出させるソルダーレジスト層を設けるステップを、さらに含むことができる。
前述のように、本発明によるチップ内蔵印刷回路基板及びその製造方法によれば、チップを実装した一対のキャリアプレートを絶縁層の上部及び下部から押圧し、該絶縁層にデュアルチップを内蔵させ、該デュアルチップが組み込まれた絶縁層の上部及び下部に前記チップに直接接続する上部パターン及び下部パターンを設けることによって、前記デュアルチップを内蔵する印刷回路基板全体の厚さを減少させ、デュアルチップ内蔵印刷回路基板を軽薄短小化させることができるという効果を奏する。
また、本発明によれば、チップを内蔵するためのコア層などを加える必要がなく、異なる層に配置されたチップとパターンとを接続するためのビア形成工程などが省略できるため、工程の単純化及び工程費用の節減が可能となり、デュアルチップ内蔵印刷回路基板の製造における歩留まりを高め、信頼性を向上させることができる。
図１は、本発明の好適な実施の形態によるチップ内蔵印刷回路基板の構造を示した断面図である。 図２は、本発明の好適な実施の形態によるチップ内蔵印刷回路基板の他の構造を示した断面図である。 図３は、本発明の他の好適な実施の形態によるチップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図４は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図５は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図６は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図７は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図８は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図９は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図１０は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。 図１１は、同じく、チップ内蔵印刷回路基板の製造方法を工程順に示した断面図である。
本発明のさらに他の目的、本発明によって得られる利点は、以下において図面を参照して説明される実施の形態から一層明らかにされるであろう。
以下、図１及び図２を参照して、本発明の好適な実施の形態によるチップ内蔵印刷回路基板について詳細に説明する。図１は、本発明の実施の形態によるチップ内蔵印刷回路基板の構造を示した断面図であり、図２は、本発明の実施の形態によるチップ内蔵印刷回路基板の別の構造を示した断面図である。
図１に示すように、本発明の実施の形態によるチップ内蔵印刷回路基板は、内部にビア１５ａが貫設された絶縁層１３と、絶縁層１３に組み込まれ、その一面に備えられたパッド１２ａが絶縁層１３の上面に露出した第１チップ１２と、絶縁層１３に組み込まれ、その一面に備えられたパッド２２ａが前記絶縁層１３の下面に露出した第２チップ２２と、第１チップ１２に備えられたパッド１２ａ及びビア１５ａと接続されるように、絶縁層１３の上面に設けられた上部パターン１５ｂと、第２チップ２２に備えられたパッド２２ａ及びビア１５ａと接続されるように、絶縁層１３の下面に設けられた下部パターン１５ｃとを含む。
ここで、第１チップ１２及び第２チップ２２は、絶縁層１３内で互いに離間して配置される。また、ここで、第１チップ１２及び第２チップ２２は、図１に示したように、絶縁層１３内において上下に配置されてもよい。
また、第１チップ１２及び第２チップ２２は、前述したように、絶縁層１３内で上下に配置される代わりに、図２に示すように、絶縁層１３内で左右に配置されてもよい。
図２に示すように、第１チップ１２及び第２チップ２２が絶縁層１３内で左右に配置される場合、前述した上下配置の場合に比べて、チップ内蔵印刷回路基板の全体厚さをより減少させることができるという長所がある。
第１チップ１２及び第２チップ２２、即ち、デュアルチップ（ｄｕａｌ-ｃｈｉｐ）を内蔵している前記絶縁層１３は、プリプレグ（ｐｒｅｐｒｅｇ）、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ-ｕｐ Ｆｉｌｍ）またはレジンなどから成ることができる。
そして、絶縁層１３の内部に貫設されたビア１５ａは、絶縁層１３の内部を貫通するビアホール１４を設けた後、ビアホール１４の内部に銅などの伝導性物質がメッキなどの方式で満たされることによって設けられたものでもよい。
上部パターン１５ｂ及び下部パターン１５ｃは、ビア１５ａと同様に、銅などの伝導性物質からなることができる。
前述のようなデュアルチップ１２、２２が組み込まれた前記絶縁層１３の上部及び下部には、ソルダーレジスト層１６が設けられており、この時、ソルダーレジスト層１６は上部パターン１５ｂ及び下部パターン１５ｃの一部を露出させるように、その一部分が除去されている。
ソルダーレジスト層１６が除去されて露出した上部パターン１５ｂ及び下部パターン１５ｃの部分には、ソルダーボール（図示せず）などの外部接続手段が設けられてもよい。
このような本発明の実施の形態によるチップ内蔵印刷回路基板は、デュアルチップ１２、２２が組み込まれた絶縁層１３の上部及び下部に、チップ１２、２２と夫々直接的に接続される上部パターン１５ｂ及び下部パターン１５ｃを設ける構造で構成され、これらのパターン１５ｂ、１５ｃが配置される層が２層である２層構造を有するチップ内蔵印刷回路基板を実現することができる。
従って、本発明の実施の形態によれば、デュアルチップ内蔵の印刷回路基板の全体厚さを画期的に減少させ、デュアルチップ内蔵印刷回路基板を軽薄短小化させることができるという効果を奏する。
以下、図３〜図１１を参照して、本発明の他の好適な実施の形態によるチップ内蔵印刷回路基板の製造方法について詳細に説明する。図３〜図１１は、本発明の他の好適な実施の形態によるチップ内蔵印刷回路基板の製造方法を工程順に示した工程断面図である。
まず、図３に示すように、キャリアプレート１０を備える。図３においては、一つのキャリアプレート１０のみを示しているが、一対のキャリアプレート１０を備えることが望ましい。
次に、図４に示すように、キャリアプレート１０上に接着層１１を設ける。接着層１１はＵＶ発泡テープ、熱発泡テープまたはＰＲなどから成ることができる。
続いて、図５に示すように、接着層１１が設けられた一対のキャリアプレート１０上にチップ１２を各々実装する。この時チップ１２の一面には、パッド１２ａが備えられている。本発明の実施の形態においては、チップ１２に備えられたパッド１２ａが下に向かうようにし、チップ１２をキャリアプレート１０上に実装することが望ましい。
続いて、図６に示すように、一対のキャリアプレート１０に実装された各々のチップ１２、２２が相対するようにし、チップ１２、２２間に絶縁層１３を配置する。
絶縁層１３は、プリプレグ、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ-ｕｐ Ｆｉｌｍ）またはレジンなどから成ることができる。また、絶縁層１３は、デュアルチップ１２、２２を内蔵するための後続するキャリアプレート１０の押圧工程において、チップ１２、２２が絶縁層１３内に容易に組み込まれることができるように仮硬化状態であることが望ましい。
しかる後、圧縮機具１００などを用いて一対のキャリアプレート１０を絶縁層１３に押圧し、図７に示すようにチップ１２、２２を絶縁層１３に内蔵させる。
この時、キャリアプレート１０の押圧時に、絶縁層１３内に組み込まれるチップ１２、２２が互いに接触することなく、互いに離間して配置されるようにすることが望ましい。
次に、図８に示すように、接着層１１の除去によってキャリアプレート１０を絶縁層１３から分離し、チップ１２、２２に備えられたパッド１２ａ、２２ａを各々露出させる。
しかる後、図９に示すように、絶縁層１３の一部分を貫通するビアホール１４を設ける。ビアホール１４は、ＣＮＣ（Ｃｏｍｐｕｔｅｒ Ｎｕｍｅｒｉｃａｌ Ｃｏｎｔｒｏｌ）ドリル、またはレーザドリルなどの方式で加工することができる。
続いて、図１０に示すように、ビアホール１４の内部に銅などの伝導性物質を満たしてビア１５ａを設けた後、絶縁層１３の上部に、該絶縁層１３の上面に露出されたチップ１２のパッド１２ａ及びビア１５ａと接続される上部パターン１５ｂを設け、絶縁層１３の下部に、該絶縁層１３の下面に露出されたチップ２２のパッド２２ａ及びビア１５ａと接続される下部パターン１５ｃを設ける。
ここで、ビア１５ａ、上部パターン１５ｂ及び下部パターン１５ｃは、ＳＡＰ（ｓｅｍｉａｄｄｉｔｉｖｅ ｐｒｏｃｅｓｓ）メッキ法等によって高密度化されることができる。
続いて、図１１に示すように、絶縁層１３の上部及び下部にソルダーレジスト層１６を設けた後、該ソルダーレジスト層１６の一部分を除去し、上部パターン１５ｂ及び下部パターン１５ｃの一部を露出させる。
上述のように、本発明の実施の形態によれば、各々のチップ１２、２２が実装された一対のキャリアプレート１０を絶縁層１３の上下部で押圧し、該絶縁層１３にデュアルチップ１２、２２を内蔵させた後、キャリアプレート１０を分離してから、絶縁層１３の上下部にチップ１２、２２と直接接続される上部パターン１５ｂ及び下部パターン１５ｃを設けることによって、デュアルチップ１２、２２を内蔵する印刷回路基板の全体的な厚さを画期的に減少させ、デュアルチップ内蔵印刷回路基板を軽薄短小化させることができるという効果を奏する。
また、本発明の実施の形態では、チップを内蔵するためのコア層などを加えて用いる必要がなく、異なる層に位置するチップとパターンとの間を接続するためのビア形成工程などを省略することができるため、工程を単純化させ、工程費用を節減することができ、デュアルチップ内蔵印刷回路基板の製造歩留まり及び信頼性を向上させることができる。
今回開示された実施の形態は、例示に過ぎず制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内におけるすべての変更が含まれることが意図される。
１０ キャリアプレート
１１ 接着層
１２ 第１チップ
２２ 第２チップ
１２ａ、２２ａ パッド
１３ 絶縁層
１４ ビアホール
１５ａ ビア
１５ｂ 上部パターン
１５ｃ 下部パターン
１６ ソルダーレジスト層
１００ 圧縮機具

Claims (13)

  1. 内部にビアが貫設された絶縁層と、
    前記絶縁層に組み込まれ、その一面に備えられたパッドが前記絶縁層の上面及び下面に各々露出された第１チップ及び第２チップと、
    前記第１チップのパッド及び前記ビアと接続されるように、前記絶縁層の上面に設けられた上部パターンと、
    前記第２チップのパッド及び前記ビアと接続されるように、前記絶縁層の下面に設けられた下部パターンと、
    を含むことを特徴とするチップ内蔵印刷回路基板。
  2. 前記第１チップ及び前記第２チップは、前記絶縁層内で互いに離間して配置されていることを特徴とする請求項１に記載のチップ内蔵印刷回路基板。
  3. 前記第１チップ及び前記第２チップは、前記絶縁層内で上下に配置されていることを特徴とする請求項２に記載のチップ内蔵印刷回路基板。
  4. 前記第１チップ及び前記第２チップは、前記絶縁層内で左右に配置されていることを特徴とする請求項２に記載のチップ内蔵印刷回路基板。
  5. 前記絶縁層は、プリプレグ、ＡＢＦ及びレジンのうちのいずれか一つからなることを特徴とする請求項１に記載のチップ内蔵印刷回路基板。
  6. 前記絶縁層の上部及び下部に、前記上部パターン及び前記下部パターンの一部を露出させるように設けられたソルダーレジスト層を、さらに含むことを特徴とする請求項１に記載のチップ内蔵印刷回路基板。
  7. 一対のキャリアプレート上に、その一面に備えられたパッドが下に向かうようにチップを各々実装するステップと、
    前記一対のキャリアプレートに実装されたチップが各々相対するようにし、該チップ間に絶縁層を配置するステップと、
    前記キャリアプレートを前記絶縁層に押圧して前記各チップを前記絶縁層に内蔵させるステップと、
    前記キャリアプレートを前記絶縁層から分離し、前記各チップに備えられたパッドを各々露出させるステップと、
    前記絶縁層を貫通するビアを設けるステップと、
    前記絶縁層の上部及び下部に、前記各チップのパッド及び前記ビアと接続される上部パターン及び下部パターンを各々設けるステップと、
    を含むことを特徴とするチップ内蔵印刷回路基板の製造方法。
  8. 前記一対のキャリアプレート上に、その一面に備えられたパッドが下に向かうようにチップを実装するステップの前に、前記キャリアプレート上に接着層を設けるステップを、さらに含むことを特徴とする請求項７に記載のチップ内蔵印刷回路基板の製造方法。
  9. 前記接着層は、ＵＶ発泡テープ、熱発泡テープ及びＰＲのうちのいずれか一つからなることを特徴とする請求項８に記載のチップ内蔵印刷回路基板の製造方法。
  10. 前記絶縁層は、プリプレグ、ＡＢＦ及びレジンのうちのいずれか一つからなることを特徴とする請求項７に記載のチップ内蔵印刷回路基板の製造方法。
  11. 前記一対のキャリアプレートに実装された各々のチップが相対するようにし、該チップ間に絶縁層を配置するステップにおいて、前記絶縁層が、仮硬化状態であることを特徴とする請求項７に記載のチップ内蔵印刷回路基板の製造方法。
  12. 前記キャリアプレートを前記絶縁層に押圧し、前記各チップを前記絶縁層に内蔵させるステップにおいて、前記絶縁層内に組み込まれる前記各チップが互いに離間して配置されるようにすることを特徴とする請求項７に記載のチップ内蔵印刷回路基板の製造方法。
  13. 前記絶縁層の上部及び下部に、前記各チップのパッド及び前記ビアと接続される上部パターン及び下部パターンを各々設けるステップの後、前記絶縁層の上部及び下部に、前記上部パターン及び前記下部パターンの一部を露出させるソルダーレジスト層を設けるステップを、さらに含むことを特徴とする請求項７に記載のチップ内蔵印刷回路基板の製造方法。
JP2009022773A 2008-12-05 2009-02-03 チップ内蔵印刷回路基板及びその製造方法 Expired - Fee Related JP5101542B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020080122914A KR101015651B1 (ko) 2008-12-05 2008-12-05 칩 내장 인쇄회로기판 및 그 제조방법
KR10-2008-0122914 2008-12-05

Publications (2)

Publication Number Publication Date
JP2010135713A true JP2010135713A (ja) 2010-06-17
JP5101542B2 JP5101542B2 (ja) 2012-12-19

Family

ID=42230827

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009022773A Expired - Fee Related JP5101542B2 (ja) 2008-12-05 2009-02-03 チップ内蔵印刷回路基板及びその製造方法

Country Status (3)

Country Link
US (1) US8893380B2 (ja)
JP (1) JP5101542B2 (ja)
KR (1) KR101015651B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100603A (ja) * 2014-11-18 2016-05-30 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076775B2 (ja) * 2007-09-25 2012-11-21 富士通株式会社 配線板、及び配線板を備えた装置
FI122217B (fi) * 2008-07-22 2011-10-14 Imbera Electronics Oy Monisirupaketti ja valmistusmenetelmä
KR101084252B1 (ko) * 2010-03-05 2011-11-17 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101145845B1 (ko) * 2011-01-26 2012-05-17 주식회사 이엠따블유 안테나 및 이를 포함하는 전자 장치
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
KR101144610B1 (ko) * 2011-08-02 2012-05-11 한국기계연구원 투명 전극의 전도성 메쉬 매설 방법
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
DE112011105892T5 (de) * 2011-11-29 2014-09-11 Institute of Microelectronics, Chinese Academy of Sciences Verpackungssubstrat für einen aktiven Chip und Verfahren zu dessen Herstellung
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
KR101436827B1 (ko) * 2013-03-15 2014-09-02 대덕전자 주식회사 인쇄회로기판 및 제조방법
JP5692473B1 (ja) * 2013-05-14 2015-04-01 株式会社村田製作所 部品内蔵基板及び通信モジュール
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9485869B2 (en) 2013-08-23 2016-11-01 Raytheon Company RF printed circuit board including vertical integration and increased layout density
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
AT515443B1 (de) * 2014-02-28 2019-10-15 At & S Austria Tech & Systemtechnik Ag Verfahren zum Herstellen einer Leiterplatte sowie Leiterplatte
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US10043779B2 (en) 2015-11-17 2018-08-07 Invensas Corporation Packaged microelectronic device for a package-on-package device
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
CN107645833B (zh) * 2016-07-20 2020-04-14 鹏鼎控股(深圳)股份有限公司 电路板及其制造方法和电子装置
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10468384B2 (en) * 2017-09-15 2019-11-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded die substrate, and system-in-package modules with the same
KR102216369B1 (ko) * 2020-03-19 2021-02-17 (주)라이타이저 발포체와 감광성 수지를 이용한 led칩 전사 방법 및 장치, 이를 이용한 디스플레이 장치의 제조 방법
CN113451292A (zh) * 2021-08-09 2021-09-28 华天科技（西安）有限公司 一种高集成2.5d封装结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04233264A (ja) * 1990-07-02 1992-08-21 General Electric Co <Ge> コンパクト型高密度接続構造
JP2006093493A (ja) * 2004-09-27 2006-04-06 Cmk Corp 部品内蔵型プリント配線板及びその製造方法
JP2007088009A (ja) * 2005-09-20 2007-04-05 Cmk Corp 電子部品の埋め込み方法及び電子部品内蔵プリント配線板
JP2008522397A (ja) * 2004-11-26 2008-06-26 イムベラ エレクトロニクス オサケユキチュア 電子モジュール及びその製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP4392157B2 (ja) 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
JP2004274035A (ja) * 2003-02-18 2004-09-30 Matsushita Electric Ind Co Ltd 電子部品内蔵モジュールとその製造方法
CN1577819A (zh) 2003-07-09 2005-02-09 松下电器产业株式会社 带内置电子部件的电路板及其制造方法
DE10334576B4 (de) * 2003-07-28 2007-04-05 Infineon Technologies Ag Verfahren zum Herstellen eines Halbleiterbauelements mit einem Kunststoffgehäuse
FI20031341A (fi) * 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
KR100733251B1 (ko) 2005-09-29 2007-06-27 삼성전기주식회사 이중 전자부품이 내장된 인쇄회로기판 및 그 제조방법
TWI276192B (en) * 2005-10-18 2007-03-11 Phoenix Prec Technology Corp Stack structure of semiconductor component embedded in supporting board and method for fabricating the same
JP2007008809A (ja) 2006-07-11 2007-01-18 Mitsui Mining & Smelting Co Ltd 混合希土類塩及びセリウム系研摩材用原料
US7834464B2 (en) * 2007-10-09 2010-11-16 Infineon Technologies Ag Semiconductor chip package, semiconductor chip assembly, and method for fabricating a device
JP4304228B2 (ja) 2008-09-11 2009-07-29 株式会社日立メディコ 磁気共鳴イメージング装置及び超電導磁石装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04233264A (ja) * 1990-07-02 1992-08-21 General Electric Co <Ge> コンパクト型高密度接続構造
JP2006093493A (ja) * 2004-09-27 2006-04-06 Cmk Corp 部品内蔵型プリント配線板及びその製造方法
JP2008522397A (ja) * 2004-11-26 2008-06-26 イムベラ エレクトロニクス オサケユキチュア 電子モジュール及びその製造方法
JP2007088009A (ja) * 2005-09-20 2007-04-05 Cmk Corp 電子部品の埋め込み方法及び電子部品内蔵プリント配線板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016100603A (ja) * 2014-11-18 2016-05-30 サムソン エレクトロ−メカニックス カンパニーリミテッド． 素子内蔵型印刷回路基板及びその製造方法

Also Published As

Publication number Publication date
JP5101542B2 (ja) 2012-12-19
US20100142170A1 (en) 2010-06-10
KR101015651B1 (ko) 2011-02-22
KR20100064468A (ko) 2010-06-15
US8893380B2 (en) 2014-11-25

Similar Documents

Publication Publication Date Title
JP5101542B2 (ja) チップ内蔵印刷回路基板及びその製造方法
KR100965339B1 (ko) 전자부품 내장형 인쇄회로기판 및 그 제조방법
KR101015704B1 (ko) 칩 내장 인쇄회로기판 및 그 제조방법
JP4874305B2 (ja) 電気・電子部品内蔵回路基板とその製造方法
US20140298648A1 (en) Electronic component-embedded printed circuit board and method of manufacturing the same
JP6504665B2 (ja) 印刷回路基板、その製造方法、及び電子部品モジュール
JPWO2010038489A1 (ja) 電子部品内蔵配線板及びその製造方法
KR100633850B1 (ko) 캐비티가 형성된 기판 제조 방법
JP2007142403A (ja) プリント基板及びその製造方法
US20090283302A1 (en) Printed circuit board and manufacturing method thereof
KR101874992B1 (ko) 부품 내장형 인쇄회로기판 및 이의 제조방법
JP2008124247A (ja) 部品内蔵基板及びその製造方法
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
JP4384157B2 (ja) キャビティを備えた基板の製造方法
KR100861620B1 (ko) 인쇄회로기판의 제조방법
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
JP2007115809A (ja) 配線基板
TWI511634B (zh) 電路板製作方法
KR20090062709A (ko) 칩 내장형 인쇄회로기판 및 그 제조방법
KR100803960B1 (ko) 패키지 온 패키지 기판 및 그 제조방법
KR20120137201A (ko) 티에스브이 공법이 적용된 전자부품 내장형 인쇄회로기판 및 제조방법
KR101055455B1 (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
JP2004214273A (ja) 片面積層配線基板の製造方法
KR101077358B1 (ko) 기판 제조용 캐리어 부재 및 이를 이용한 기판의 제조방법
KR101109216B1 (ko) 인쇄회로기판의 제조방법

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110329

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120124

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120418

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120828

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120926

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5101542

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees