KR20090062709A - 칩 내장형 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박형의 절연물질을 칩 패드 위에 적층 한 후 박형의 절연물질에 비아홀을 형성하여 구리 도금을 통해 칩 패드와 전기적으로 연결되는 회로패턴을 칩 패드의 크기보다 크게 박형의 절연물질 위에 형성하여 내장되는 칩의 패드 크기 및 간격에 제한받지 않고 칩을 인쇄회로기판 내부에 내장할 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
박형, 칩, 내장, 레진 필름, 인쇄회로기판

Description

칩 내장형 인쇄회로기판 및 그 제조방법{Embedded Chip Printed Circuit Board and Method of Fabricating the same}
본 발명은 박형의 절연물질을 칩 패드 위에 적층 한 후 박형의 절연물질에 비아홀을 형성하여 구리 도금을 통해 칩 패드와 전기적으로 연결되는 회로패턴을 칩 패드의 크기보다 크게 박형의 절연물질 위에 형성하여 내장되는 칩의 패드 크기 및 간격에 제한받지 않고 칩을 인쇄회로기판 내부에 내장할 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법에 관한 것이다.
최근, 휴대 전화나 디지털 AV기기, IC카드 등의 전자기기가 고기능화됨에 따라 전자기기를 구성하는 인쇄회로기판의 고기능화 및 소형화 요구가 급증하고 있다.
이에 따라 인쇄회로기판에 반도체 소자가 내장될 공간이 더욱 줄어들게 되어 단위 체적당 반도체 소자의 실장 효율을 높이기 위해 반도체 소자를 인쇄회로기판의 표면이 아닌 인쇄회로기판 내부에 내장하는 칩 내장(Chip Embedded) 인쇄회로기판의 다양한 제조방법이 연구되고 있다.
도 1a 내지 도 1g는 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 흐름도이다.
먼저, 도 1a에 도시된 바와 같이 제 1 절연층(102)의 양면에 내층 회로패턴(104a, 104b)이 형성된 코어 기판(100)을 준비한다.
이러한, 코어 기판(100)에는 제 1 절연층(102)의 양면에 형성된 내층 회로패턴(104a, 104b)을 전기적으로 연결하기 위한 비아홀(106)이 형성되고, 코어 기판(100) 내부에 반도체 소자 즉, 칩(Chip)을 내장하기 위한 캐비티(Cavity)(108)가 형성된다.
이후, 도 1b에 도시된 바와 같이 캐비티(108)가 형성된 코어 기판(100) 하부에 테입(Tape)(110)을 부착한 후 도 1c에 도시된 바와 같이 캐비티(108)에 반도체 소자인 칩(112)을 내장시킨다.
이때, 칩(112)은 칩 패드(114)가 테입(110)이 부착되지 않은 곳을 향하도록 캐비티(108) 내부에 내장되고, 테입(110)에 의해 고정되게 된다.
이후, 도 1d에 도시된 바와 같이 칩 패드(114) 상부에 제 2 절연층(116)을 적층한다.
이때, 제 2 절연층(116)으로는 ABF(Ajinomoto Build-up Film)나 프리프레그(PPG)가 사용된다.
제 2 절연층(116)을 적층 한 후에는 도 1e에 도시된 바와 같이 코어 기판(100) 하부에 부착된 테입(110)을 제거한다.
이후, 도 1f에 도시된 바와 같이 테입(110)이 제거된 코어 기판(100) 하부에 제 2 절연층(116)을 적층 한다.
코어 기판(100) 하부에 제 2 절연층(116)을 적층 한 후에는 드릴링 가공 공정을 통해 코어 기판(100)의 양면에 형성된 내층 회로패턴(104a, 104b)이 노출되도록 제 2 절연층(116)에 비아홀을 가공하고, 비아홀을 형성한 후에는 무전해 동도금 및 전해 동도금 공정을 통해 비아홀 내벽, 노출된 내층 회로패턴 상부 및 제 2 절연층(116) 위에 동도금층을 형성한다.
이후, 동도금층 위에 드라이 필름을 도포한 후 회로패턴이 형성될 부분을 제외한 나머지 부분의 드라이 필름을 제거하고 에칭액으로 드라이 필름이 제거된 부분의 동도금층을 제거하여 도 1g에 도시된 바와 같이 외층 회로패턴(118a, 118b)을 형성한다.
그러나, 이와 같은 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조방법은 코어 기판에 가공된 캐비티에 IC 소자인 칩을 내장한 후 코어 기판 양면에 절연층을 일괄 적층하고, 코어 기판 양면에 적층 된 절연층에 비아홀을 형성한 후 칩 패드와 코어 기판에 형성된 내층 회로패턴을 전기적으로 연결하기 때문에 칩의 위치 변화나 작은 크기의 칩 패드로 인해 비아홀 가공 시 칩 패드를 벗어나게 되기 때문에 코어 기판 내부에 내장되는 칩 패드의 크기 및 간격이 제한받는 문제가 있다.
따라서, 본 발명은 박형의 절연물질을 칩 패드 위에 적층 한 후 박형의 절연물질에 비아홀을 형성하여 구리 도금을 통해 칩 패드와 전기적으로 연결되는 회로패턴을 칩 패드의 크기보다 크게 박형의 절연물질 위에 형성하여 내장되는 칩의 패드 크기 및 간격에 제한받지 않는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판은 제 1 절연층의 양면에 제 1 내층 회로패턴이 형성되고 상기 제 1 절연층 내부에 칩이 내장하기 위한 캐비티가 형성된 코어 기판; 상기 캐비티에 내장되고 외부와의 전기적 접속을 위한 칩 패드가 형성된 칩; 상기 코어 기판의 하부에 적층 되고 그 하부에 상기 제 1 내층 회로패턴과 전기적으로 연결되는 외층 회로패턴이 형성된 제 2 절연층; 상기 제 2 절연층 높이의 1/4 ~ 1/2 높이로 상기 코어 기판의 상부에 적층 되고 그 상부에 상 기 칩 패드와 전기적으로 연결되는 제 2 내층 회로패턴이 형성된 제 3 절연층; 및 상기 제 2 절연층 상부에 적층 되고 그 상부에 상기 제 1 내층 회로패턴 및 제 2 내층 회로패턴과 전기적으로 연결되는 외층 회로패턴이 형성된 제 4 절연층을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판에서 상기 제 1 절연층은 FR-4이고, 상기 제 2 절연층은 ABF 및 PPG 중 어느 하나이며, 제 3 절연층은 레진 필름으로 구성된다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판에서 상기 제 4 절연층은 상기 제 2 절연층 및 제 3 절연층 중 어느 하나와 동일한 물질로 구성된다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판에서 상기 제 3 절연층은 상기 제 2 절연층 높이의 1/2 높이를 갖는다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법은 (a) 제 1 절연층의 양면에 내층 회로패턴이 형성된 코어 기판에 캐비티를 형성하는 단계; (b) 상기 코어 기판의 상부에 테입을 적층 하는 단계; (c) 칩에 형성된 칩 패드가 상기 테입에 부착되도록 상기 캐비티 내부에 칩을 내장하는 단계; (d) 상기 코어 기판 하부에 제 2 절연층을 적층 한 후 상기 테입을 제거하는 단계; (e) 상기 테입이 제거된 상기 코어 기판 상부에 상기 제 2 절연층의 1/4 ~ 1/2 높이를 갖는 제 3 절연층을 적층 하는 단계; (f) 상기 칩 패드와 연결되는 제 1 외층 회로패턴을 상기 제 3 절연층 상부에 형성하는 단계; 및 (g) 상기 제 3 절연층 상부에 제 4 절연층을 적층 한 후 상기 내층 회로패턴 및 제 1 외층 회로패턴과 연결되는 제 2 외층 회로패턴을 상기 제 4 절연층 상부에 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법에서 상기 (e) 단계는 상기 제 2 절연층 높이의 1/2 높이를 갖는 제 3 절연층이 상기 코어 기판 상부에 적층 된다.
본 발명은 박형의 절연물질을 칩 패드 위에 적층 한 후 박형의 절연물질에 비아홀을 형성하여 구리 도금을 통해 칩 패드와 전기적으로 연결되는 회로패턴을 칩 패드의 크기보다 크게 박형의 절연물질 위에 형성하므로 내장되는 칩의 패드 크기 및 간격에 제한받지 않고 칩을 인쇄회로기판 내부에 내장할 수 있다.
또한, 본 발명은 박형의 절연물질 위에 칩 패드와 전기적으로 연결되고 칩 패드의 크기보다 큰 회로패턴을 형성한 후 외부 회로와 박형의 절연물질 위에 형성된 회로패턴을 전기적으로 연결하기 때문에 제한된 칩 패드 상의 홀 정합 위치에 대한 여분의 공간을 확보할 수 있게 되므로 칩 내장 공정의 수율을 향상시킬 수 있다.
그리고, 본 발명은 박형 즉, 코어 기판에 적층 되는 제 2 절연층의 1/4 ~ 1/2의 높이를 갖는 제 3 절연층을 칩 패드 위에 적층 한 후 제 3 절연층에 비아홀을 형성하기 때문에 제 3 절연층에 형성되는 비아홀의 깊이가 낮게 되므로 비아홀의 크기를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명한다.
도 2는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 단면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판은 제 1 절연층(12)의 양면에 제 1 내층 회로패턴(14a, 14b)이 형성된 코어 기판(10), 코어 기판(10)에 형성된 캐비티에 내장된 칩(14), 코어 기판(10) 하부에 적층 된 제 2 절연층(22), 코어 기판(10) 상부에 적층 된 제 3 절연층(24), 제 3 절연층(24) 상부에 적층 된 제 4 절연층(28)을 포함한다.
코어 기판(10)은 제 1 절연층(12) 내부에 칩(14)이 내장될 수 있는 캐비티(15)가 형성되고, 제 1 절연층(12)의 양면에는 제 1 내층 회로패턴(14a, 14b)이 형성된다.
이러한, 코어 기판(10)의 제 1 절연층(12)으로는 FR-4가 사용된다.
칩(14)은 코어 기판(10)에 형성된 캐비티(15)에 내장되고, 칩 패드(16)를 통해 제 3 절연층(24) 상부에 형성된 제 2 내층 회로패턴(26)과 전기적으로 연결된다.
제 2 절연층(22)은 코어 기판(10) 하부에 적층 되고, 그 하부에는 코어 기판(10)에 형성된 제 1 내층 회로패턴(14b)과 전기적으로 연결되는 외층 회로패턴(30b)이 형성된다.
이러한, 제 2 절연층(22)으로는 ABF나 프리프레그(PPG) 중 어느 하나가 사용된다.
제 3 절연층(24)은 코어 기판(10) 상부에 적층 되고, 그 상부에는 칩 패드(16)에 전기적으로 연결되는 제 2 내층 회로패턴(26)이 형성된다.
이때, 제 2 내층 회로패턴(26)은 칩 패드(16)보다 크게 형성된다.
이러한, 제 3 절연층(24)으로는 레진 필름(Resin Film)이 사용되고, 제 2 절연층(22) 높이의 1/4 ~ 1/2, 바람직하게는 1/2 높이를 갖는다.
제 4 절연층(28)은 제 3 절연층(24) 상부에 적층 되고, 그 상부에는 제 1 내층 회로패턴(14a) 및 제 2 내층 회로패턴(26)과 전기적으로 연결되는 외층 회로패턴(30a)이 형성된다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조방법을 나타내는 공정 흐름도이다.
먼저, 도 3a에 도시된 바와 같이 제 1 절연층(12)의 양면에 제 1 내층 회로패턴(14a, 14b)이 형성된 코어 기판(10)을 준비한다.
이때, 코어 기판(10)에는 코어 기판(10) 양면에 형성된 제 1 내층 회로패턴(14a, 14b)을 전기적으로 연결하기 위한 비아홀(20)이 형성되고, 코어 기판(10) 내부에 칩(14)을 내장하기 위한 캐비티(15)가 형성된다.
이러한, 코어 기판(10)의 제 1 절연층(12)은 기초재료로 수지가 사용되고, 전기적인 특성을 뛰어나지만 기계적 강도가 불충분하고 온도에 의한 치수 변화(열팽창률)가 금속의 10배 정도로 큰 수지의 결점을 보완하기 위해 종이, 유리 섬유 및 유지부직포 등의 보강기재가 혼합된다.
코어 기판(10)은 다음과 같은 방법에 의해 형성된다.
먼저, 제 1 절연층(12)의 양면에 동박이 개재된 동박 적층판을 드릴링으로 가공하여 동박 적층판을 관통하는 비아홀(20)을 형성한다.
이때, 드릴링 가공은 YAG(Yttrium Aluminum Granet)레이저나 CO2 레이저가 사용된다.
비아홀(20)을 형성한 후에는 무전해 동도금 공정 및 전해 동도금 공정을 통해 비아홀 내벽 및 동박 위에 동도금층을 형성한다.
동도금층을 형성한 후에는 동도금층 위에 드라이 필름을 도포한 후 노광 및 현상 공정을 통해 내층 회로패턴이 형성될 부분을 제외한 나머지 부분의 드라이 필름을 제거한다.
이후, 에칭액으로 드라이 필름이 제거되어 노출된 동도금층 및 동박을 제거하여 제 1 내층 회로패턴(14a, 14b)을 형성한다.
제 1 내층 회로패턴(14a, 14b)을 형성한 후에는 드릴링 가공으로 반도체 소자인 칩이 실장 될 캐비티(15)를 형성한다.
이때, 캐비티(15)는 코어 기판(10)을 관통하도록 형성된다.
이에 따라, 도 3a에 도시된 코어 기판(10)이 형성되게 된다.
여기서는 제 1 절연층(12)의 양면에 동박이 개재된 동박 적층판으로 코어 기판(10)을 형성하는 방법을 설명하였으나 동박이 없는 상태의 제 1 절연층(12)에 비아홀(20)을 형성하여 코어 기판(10)을 형성할 수도 있다.
코어 기판(10)을 형성한 후에는 코어 기판(10) 상부에 고정부재인 테입(18) 을 부착하고, 캐비티(15) 내부에 칩 패드(16)가 형성된 칩(14)을 내장한다.
이때, 칩 패드(16)가 테입(18)에 부착되므로 캐비티(15) 내부에 내장된 칩(14)은 칩 패드(16)에 의해 고정되게 된다.
이후, 도 3b에 도시된 바와 같이 테입(18)이 부착되어 있지 않은 코어 기판(10) 하부에 제 2 절연층(22)을 적층 한다.
이때, 제 2 절연층(22)으로는 ABF 및 프리프레그 중 어느 하나가 사용된다.
제 2 절연층(22)을 적층 한 후에는 도 3c에 도시된 바와 같이 코어 기판(10) 상부에 부착된 테입(18)을 제거한 후 테입(18)이 제거된 코어 기판(10) 상부에 박형의 절연물질인 제 3 절연층(24)을 적층 한다.
이때, 제 3 절연층(24)의 높이는 제 2 절연층(22)의 1/4 ~ 1/2 높이 바람직하게는 1/2 높이를 갖는다.
이러한, 제 3 절연층(24)으로는 레진 필름(Resin Film)이 사용된다.
제 3 절연층(24)을 적층 한 후에는 도 3d에 도시된 바와 같이 드릴링으로 제 3 절연층(24)을 가공하여 칩 패드(16)가 노출되도록 비아홀을 형성한다.
이후, 무전해 동도금 공정 및 전해 동도금 공정을 통해 비아홀 내벽 및 제 3 절연층(24) 상부에 동도금층을 형성한다.
동도금층을 형성한 후에는 동도금층 위에 드라이 필름을 도포한 후 노광 및 현상 공정을 통해 제 2 내층 회로패턴(26)으로 형성될 부분을 제외한 나머지 부분의 드라이 필름을 제거한다.
이후, 에칭액으로 드라이 필름이 제거된 부분의 동도금층을 제거하여 제 2 내층 회로패턴(26)을 형성한다.
제 2 내층 회로패턴(26)을 형성한 후에는 제 3 절연층(24) 상부에 제 4 절연층(28)을 적층한다.
이때, 제 4 절연층(28)은 제 2 절연층(22) 및 제 3 절연층(24) 중 어느 하나와 동일한 물질이 사용된다.
제 4 절연층(28)을 적층 한 후에는 제 2 절연층(22) 및 제 4 절연층(28)에 제 1 내층 회로패턴(14a, 14b) 및 제 2 내층 회로패턴(26)이 노출되도록 비아홀을 형성한다.
이후, 무전해 동도금 공정 및 전해 동도금 공정을 통해 비아홀 내벽, 제 2 절연층(22) 및 제 4 절연층(28) 상부에 동도금층을 형성한다.
동도금층을 형성한 후에는 동도금층 위에 드라이 필름을 도포한 후 노광 및 현상 공정을 통해 외층 회로패턴이 형성될 부분을 제외한 나머지 부분의 드라이 필름을 제거한다.
이후, 드라이 필름이 제거되어 노출된 동도금층을 에칭액으로 제거하여 도 2f에 도시된 바와 같이 외층 회로패턴(30a, 30b)을 형성한다.
이와 같이 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판 및 그 제조방법은 박형의 절연물질인 제 3 절연층을 칩 패드 위에 적층 한 후 제 3 절연층에 비아홀을 형성하여 구리 도금을 통해 칩 패드와 전기적으로 연결되는 제 2 내층 회로패턴을 칩 패드의 크기보다 크게 제 3 절연층 위에 형성하므로 내장되는 칩의 패드 크기 및 간격에 제한받지 않고 칩을 인쇄회로기판 내부에 내장할 수 있게 된다.
또한, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판 및 그 제조방법은 박형의 절연물질인 제 3 절연층 위에 칩 패드와 전기적으로 연결되고 칩 패드의 크기보다 큰 회로패턴을 형성한 후 외부 회로와 제 3 절연층 위에 형성된 회로패턴을 전기적으로 연결하기 때문에 제한된 칩 패드 상의 홀 정합 위치에 대한 여분의 공간을 확보할 수 있게 되므로 칩 내장 공정의 수율을 향상시킬 수 있게 된다.
그리고, 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판 및 그 제조방법은 박형 즉, 코어 기판에 적층 되는 제 2 절연층의 1/4 ~ 1/2의 높이를 갖는 제 3 절연층을 칩 패드 위에 적층 한 후 제 3 절연층에 비아홀을 형성하기 때문에 제 3 절연층에 형성되는 비아홀의 깊이가 낮게 되므로 비아홀의 크기를 줄일 수 있게 된다.
도 1a 내지 도 1g는 종래 기술에 따른 칩 내장형 인쇄회로기판의 제조 공정을 나타내는 도면이다.
도 2는 본 발명의 실시 예에 다른 칩 내장형 인쇄회로기판을 나타내는 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시 예에 따른 칩 내장형 인쇄회로기판의 제조 공정을 나타내는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 코어 기판 12, 22, 24, 28, 102, 116 : 절연층
14a, 14b, 26, 30a, 30b, 104a, 104b, 118a, 118b : 회로패턴
14, 112 : 칩 15, 108 : 캐비티
16, 114 : 칩 패드 18, 110 : 테입
20, 108 : 비아홀

Claims (6)

  1. 제 1 절연층의 양면에 제 1 내층 회로패턴이 형성되고 상기 제 1 절연층 내부에 칩이 내장하기 위한 캐비티가 형성된 코어 기판;
    상기 캐비티에 내장되고 외부와의 전기적 접속을 위한 칩 패드가 형성된 칩;
    상기 코어 기판의 하부에 적층 되고 그 하부에 상기 제 1 내층 회로패턴과 전기적으로 연결되는 외층 회로패턴이 형성된 제 2 절연층;
    상기 제 2 절연층 높이의 1/4 ~ 1/2 높이로 상기 코어 기판의 상부에 적층 되고 그 상부에 상기 칩 패드와 전기적으로 연결되는 제 2 내층 회로패턴이 형성된 제 3 절연층; 및
    상기 제 2 절연층 상부에 적층 되고 그 상부에 상기 제 1 내층 회로패턴 및 제 2 내층 회로패턴과 전기적으로 연결되는 외층 회로패턴이 형성된 제 4 절연층을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제 1 절연층은 FR-4이고, 상기 제 2 절연층은 ABF 및 PPG 중 어느 하나이며, 제 3 절연층은 레진 필름인 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  3. 제 1 항에 있어서,
    상기 제 4 절연층은 상기 제 2 절연층 및 제 3 절연층 중 어느 하나와 동일 한 물질로 구성된 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  4. 제 1 항에 있어서,
    상기 제 3 절연층은 상기 제 2 절연층 높이의 1/2 높이를 갖는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  5. (a) 제 1 절연층의 양면에 내층 회로패턴이 형성된 코어 기판에 캐비티를 형성하는 단계;
    (b) 상기 코어 기판의 상부에 테입을 적층 하는 단계;
    (c) 칩에 형성된 칩 패드가 상기 테입에 부착되도록 상기 캐비티 내부에 칩을 내장하는 단계;
    (d) 상기 코어 기판 하부에 제 2 절연층을 적층 한 후 상기 테입을 제거하는 단계;
    (e) 상기 테입이 제거된 상기 코어 기판 상부에 상기 제 2 절연층의 1/4 ~ 1/2 높이를 갖는 제 3 절연층을 적층 하는 단계;
    (f) 상기 칩 패드와 연결되는 제 1 외층 회로패턴을 상기 제 3 절연층 상부에 형성하는 단계; 및
    (g) 상기 제 3 절연층 상부에 제 4 절연층을 적층 한 후 상기 내층 회로패턴 및 제 1 외층 회로패턴과 연결되는 제 2 외층 회로패턴을 상기 제 4 절연층 상부에 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방 법.
  6. 제 5 항에 있어서,
    상기 (e) 단계는 상기 제 2 절연층 높이의 1/2 높이를 갖는 제 3 절연층이 상기 코어 기판 상부에 적층 되는 것을 특징으로 하는 칩 내장형 인쇄회로기판의 제조방법.
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