KR100999531B1 - 인쇄회로기판 및 그 제조방법 - Google Patents

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Abstract

인쇄회로기판 및 그 제조방법이 개시된다. 접착층의 상면에 전자소자를 부착시키는 단계; 전자소자가 매립되도록, 전자소자의 상측 및 접착층의 하측에 절연체를 각각 적층하는 단계; 및 절연체에 회로패턴 및 비아를 형성하는 단계를 포함하는 인쇄회로기판 제조방법은, 접착층을 제거하지 않고 공정을 진행함으로써, 생산수율을 향상시킬 수 있다.
인쇄회로기판, 접착층, 캐비티, 전자소자

Description

인쇄회로기판 및 그 제조방법{Printed circuit board and manufacturing method thereof}
본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.
급변하는 첨단 정보화 시대에 있어 작은 공간에 보다 많은 기능을 제공하기 위하여 표면실장 되던 능동소자의 고기능화, 소형화 요구가 점차 늘어나는 추세이다. Embedded IC는 기존의 기판상에 Package형태 혹은, Direct Chip Attach형태로 실장 되던 IC를 유기기판 내에 내장함으로써, 여분 표면적 확보에 따른 Multi-functioning, 신호전달 line의 최소화에 따른 고주파 저손실/고효율 기술 대응 및 소형화의 기대를 만족시킬 수 있는, 일종의 차세대 3차원 Package 기술을 형성할 수 있으며 새로운 형태의 고기능 패키징 경향을 이끌어 낼 수 있다. 좀 더 세부적으로 살펴보면, 동일한 module size 및 두께에서, 표면에 실장 되던 chip을 내장화 시 상응하는 표면의 여분 공간 발생과 부가기능 추가가 가능하다. Chip to chip interconnection 길이 최적화 설계가 가능, 메인 기판과의 최단거리 배선이 가능, ESL을 통한 고주파 최적설계, EMI 최소화가 가능하다. Wire bonding 공간의 절약, stacted chip을 바로 내장하게 되면 기존메모리 용량의 2배 이상을 구현할 수 있다. 따라서 기존의 소자실장 방식과 다른 방식의 소자 실장방식으로 IC와 같은 능동부품을 인쇄회로 기판의 내부에 실장하여 부품의 고밀도화 및 신뢰성향상을 추구하는 능동소자 임베딩 인쇄회로기판이 바로 그것이다. 현재 다양한 방법으로 코어 내 능동소자를 내장하는 방식이 개발되고 있다.
본 발명은 전자소자가 내장되는 인쇄회로기판을 제조하는 방법에 있어서, 공정을 간소화 하여 생산수율을 향상시킬 수 있는 인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 일 측면에 따르면, 접착층의 상면에 전자소자를 부착시키는 단계; 전자소자가 매립되도록, 전자소자의 상측 및 접착층의 하측에 절연체를 각각 적층하는 단계; 및 절연체에 회로패턴 및 비아를 형성하는 단계를 포함하는 인쇄회로기판 제조방법을 제공할 수 있다.
이 때, 절연체를 적층하는 단계는, 전자소자의 상측 및 접착층의 하측에 대해 동시에 수행될 수 있다.
한편, 전자소자를 부착하는 단계 이전에, 접착층의 상면에, 캐비티가 형성된 코어기판을 적층하는 단계를 더 수행할 수 있으며, 이 때, 전자소자는 캐비티를 통해 접착층에 부착될 수 있다.
전자소자가 복수 개인 경우, 복수 개의 전자소자 중, 일부는 전극이 상면을 향하도록 배치되고, 나머지는 전극이 하면을 향하도록 배치될 수 있으며, 이 때, 복수 개의 전자소자 중, 일부는 접착층의 상면에 부착되고, 나머지는 접착층이 하면에 부착될 수도 있다.
접착층에는 전자소자를 정렬시키기 위한 정렬마크가 형성될 수 있으며, 이러한 정렬마크로는 접착층을 관통하는 홀을 이용할 수 있다.
본 발명의 다른 측면에 따르면, 접착층; 접착층에 부착된 전자소자; 전자소자가 매립되도록 접착층의 상면 및 하면에 적층된 기판부; 및 기판부에 형성되는 회로패턴 및 비아를 포함하는 인쇄회로기판을 제공할 수 있다.
기판부는, 전자소자가 내장되도록 캐비티가 형성되며, 접착층의 상면에 적층된 코어기판; 및 코어기판의 상면 및 접착층의 하면에 적층된 절연체를 포함하여 이루어질 수 있다.
전자소자가 복수 개인 경우, 복수 개의 전자소자 중, 일부는 전극이 상면을 향하도록 배치되고, 나머지는 전극이 하면을 향하도록 배치될 수 있으며, 이 때, 복수 개의 전자소자 중, 일부는 접착층의 상면에 부착되고, 나머지는 접착층이 하면에 부착될 수도 있다.
접착층에는 전자소자를 정렬시키기 위한 정렬마크가 형성될 수 있으며, 이러한 정렬마크로는 접착층을 관통하는 홀을 이용할 수 있다.
본 발명의 바람직한 실시예에 따르면, 접착층을 제거하지 않고 공정을 진행함으로써, 생산수율을 향상시킬 수 있다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 본 발명에 따른 인쇄회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
먼저 본 발명의 일 측면에 따른 인쇄회로기판 제조방법에 대해 설명하도록 한다. 도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 2 내지 도 7은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면이다. 도 2 내지 도 7을 참조하면, 코어기판(10), 회로패턴(12, 45), 비아(14, 46), 캐비티(16), 접착층(20), 이형지(21), 전자소자(30), 전극(32), 절연체(41, 43), 베이스기판(42, 44)이 도시되어 있다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 접착층(20)의 상면에, 캐비티(16)가 형성된 코어기판(10)을 적층한다(S110). 코어기판(10)은 유리섬유가 보강된 수지 등으로 이루어질 수 있으며, 중앙 부분에는 전자소자(30)가 내장될 수 있도록 캐비티(16)가 형성된다. 이러한 캐비티(16)는 기계적인 드릴 공정 또는 화학적인 에칭 공정 등과 같은 여러 가지 방법에 의해 형성될 수 있다.
한편, 도 2에 도시된 바와 같이, 코어기판(10)에는 층간도통을 위한 비아(14) 및 각종 회로패턴(12) 등이 형성되어 있을 수 있으며, 접착층(20)은 하면이 이형지(21)에 의해 커버된 상태일 수 있다.
그리고 나서, 도 4에 도시된 바와 같이, 캐비티(16)를 통해 접착층(20)의 상면에 전자소자(30) 부착한다(S120). 즉, 도 캐비티(16)를 통해 노출된 접착층(20)의 상면에 전자소자(30)를 부착하는 것이다. 이 때, 전자소자(30)의 일면에 형성되는 전극(32)은 상면을 향할 수도 있고, 필요에 따라 하면을 향할 수 도 있다.
그 다음으로, 접착층 하면에 형성된 이형지를 제거한 다음, 도 5 및 도 6에 도시된 바와 같이, 전자소자(30)가 매립되도록, 전자소자(30)의 상측 및 접착 층(20)의 하측에 절연체(41, 43)를 각각 적층한다(S130). 즉, 접착층(20)을 제거하지 않은 상태에서 절연체(41, 43)를 적층하는 것이다. 이와 같이 접착층(20)을 제거하지 않고 이 후 공정을 진행함으로써, 접착층(20)의 제거에 따른 불필요한 공정을 단축할 수 있어, 생산수율을 향상시킬 수 있게 된다.
예를 들어, 접착층을 제거하는 경우에는, 전자소자(30)의 상측에 절연체를 적층하여 전자소자(30)를 고정시킨 다음, 접착층을 제거하고, 다시 전자소자(30)의 하측에 절연체를 적층하는 방법을 이용해야만 했다.
그러나, 본 실시예에 따르면, 접착층(20)을 제거하지 않음으로써, 접착층(20)을 제거하는 공정 자체를 생략할 수 있을 뿐만 아니라, 전자소자(30)의 상측 및 하측에 절연체(41, 43)를 적층하는 공정을 동시에 수행할 수도 있어, 절연체(41, 43)를 적층하는 데에 소요되는 시간을 단축할 수 있게 된다.
절연체(41, 43)로는 반경화 상태(B-stage)의 프리프레그 등을 이용할 수 있으며, 이 밖에 필요에 따라 다양한 재료를 이용할 수도 있음은 물론이다. 절연체를 적층하는 공정이 수월하게 수행될 수 있도록 하기 위해, 절연체(41, 43)는 도 5에 도시된 바와 같이 베이스기판(42, 44)에 의해 지지될 수 있다.
이 후, 베이스기판(42, 44)을 제거한 다음, 절연체(41)에 회로패턴(45) 및 비아(46)를 형성한다(S140). 회로패턴(45) 및 비아(46)를 형성하기 위하여 무전해도금 및 전해도금과 같은 방법을 이용할 수 있다. 한편, 도 7에는 전자소자(30)의 상측에 적층된 절연체(41)에만 회로패턴(45)과 비아(46)가 형성된 모습이 도시되어 있으나, 전자소자(30)의 하측에 적층된 절연체(43)에도 회로패턴과 비아가 형성될 수 있음은 물론이다.
상술한 공정을 통해 제조된 인쇄회로기판이 도 7에 도시되어 있다. 이러한 인쇄회로기판은 접착층(20)에 전자소자(30)가 부착되고, 전자소자(30)가 매립되도록 접착층(20)의 상면 및 하면에 기판부가 적층되는 구조를 갖는다. 도 7에 도시된 본 실시예의 경우, 코어기판(10)과 상하에 적층된 절연체(41, 43)가 기판부를 구성하게 된다.
다음으로, 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법에 대해, 도 8 내지 도 15를 참조하여 설명하도록 한다. 본 실시예에 따른 인쇄회로기판 제조방법은 전술한 실시예와 비교하여 별도의 코어기판(10)을 사용하지 않는 점과, 접착층(20)에 정렬마크(22)를 형성하여 전자소자(30, 30a, 30b)를 정렬하는 점에 큰 차이가 있다.
도 8은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도이고, 도 9 내지 도 15는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면이다. 도 9 내지 도 15를 참조하면, 코어기판(10), 회로패턴(12, 45), 비아(14, 46), 캐비티(16), 접착층(20), 정렬마크(22), 전자소자(30, 30a, 30b), 전극(32, 32a, 32b), 절연체(41, 43) 이 도시되어 있다.
먼저, 정렬마크(22)가 형성된 접착층(20)을 준비하고(S210), 정렬마크(22)를 이용하여 전자소자(30) 정렬한 후, 접착층(20)에 전자소자(30)를 부착한다(S220, 도 9). 접착층(20)에 형성되는 정렬마크(22)로는, 접착층(20)을 관통하는 홀을 이 용할 수 있다. 즉, 정렬마크(22)를 형성하기 위하여, 접착층(20)에 홀을 천공하는 방법을 이용할 수 있는 것이다. 물론, 홀 이외에도 다양한 형상의 정렬마크를 이용할 수도 있음은 물론이다.
상기와 같이 정렬마크(22)를 이용한 정렬을 수행한 다음 전자소자(30)를 접착층(20)에 부착함으로써, 이 후 공정에서 발생할 수 있는 제조오차를 최소화할 수 있게 된다.
그리고 나서, 도 10에 도시된 바와 같이, 전자소자(30) 매립되도록, 전자소자(30)의 상측 및 접착층(20)의 하측에 절연체(41, 43)를 각각 적층한다(S230). 즉, 전술한 실시예의 경우와 마찬가지로, 접착층(20)을 제거하지 않은 상태에서 절연체(41, 43)를 적층하는 것이다. 이와 같이 접착층(20)을 제거하지 않고 이 후 공정을 진행함으로써, 접착층(20)의 제거에 따른 불필요한 공정을 단축할 수 있어, 생산수율을 향상시킬 수 있게 된다.
절연체(41, 43)로는 반경화 상태(B-stage)의 프리프레그 등을 이용할 수 있으며, 이 밖에 필요에 따라 다양한 재료를 이용할 수도 있음은 물론이다.
이 후, 도 11에 도시된 바와 같이, 절연체 (41, 43)에 회로패턴(45) 및 비아(46)를 형성한다(S240). 회로패턴(45) 및 비아(46)를 형성하기 위하여 무전해도금 및 전해도금과 같은 방법을 이용할 수 있음은 전술한 바와 같다.
상술한 공정을 통해 제조된 인쇄회로기판이 도 11에 도시 되어 있다. 이러한 인쇄회로기판은 접착층(20)에 전자소자(30)가 부착되고, 전자소자(30)가 매립되도록 접착층(20)의 상면 및 하면에 기판부가 적층되는 구조를 갖는다. 도 11에 도시 된 본 실시예의 경우, 접착층의 상하에 적층된 절연체(41, 43)가 기판부를 구성하게 된다.
한편, 도 12에 도시된 바와 같이 전자소자(30a, 30b)를 복수 개 부착할 수도 있다. 도 12에는 두 개의 전자소자(30a, 30b)가 접착층(20)에 부착되는 모습이 도시되어 있으나, 세 개 이상의 전자소자가 부착될 수도 있음은 물론이다.
이처럼 복수 개의 전자소자(30a, 30b)가 접착층(20)에 부착되는 경우, 도 12에 도시된 바와 같이, 일부는 전극(32a)이 상면을 향하도록 배치되고, 나머지는 전극(32b)이 하면을 향하도록 배치될 수 있다. 이와 같은 구조를 통하여, 도 13에 도시된 바와 같이, 인쇄회로기판의 양면을 효율적으로 활용할 수 있게 된다.
뿐만 아니라, 도 14에 도시된 바와 같이, 일부는 전극(32a)이 상면을 향하도록 접착층(20)의 상면에 부착되고, 나머지는 전극(32b)이 하면을 향하도록 접착층(20)의 하면에 부착될 수도 있다. 이 경우 역시, 도 15에 도시된 바와 같이, 인쇄회로기판의 양면을 효율적을 활용할 수 있는 장점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한 다.
도 1은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도.
도 2 내지 도 7은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면.
도 8은 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법을 나타내는 순서도.
도 9 내지 도 15는 본 발명의 다른 실시예에 따른 인쇄회로기판 제조방법의 각 공정을 나타내는 도면.
<도면의 주요부분에 대한 부호의 설명>
10: 코어기판 12: 회로패턴
14: 비아 16: 캐비티
20: 접착층 21: 이형지
22: 정렬마크 30, 30a, 30b: 전자소자
32, 32a, 32b: 전극 41, 43: 절연체
42, 44: 베이스기판 45: 회로패턴
46, 46a, 46b, 47: 비아

Claims (13)

  1. 접착층의 상면에 전자소자를 부착시키는 단계;
    상기 전자소자가 매립되도록, 상기 전자소자의 상측 및 상기 접착층의 하측에 절연체를 각각 적층하는 단계; 및
    상기 절연체에 회로패턴, 및 상기 전자소자의 전극과 상기 회로패턴을 전기적으로 연결하는 비아를 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 절연체를 적층하는 단계는, 상기 전자소자의 상측 및 상기 접착층의 하측에 대해 동시에 수행되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  3. 제1항에 있어서,
    상기 전자소자를 부착시키는 단계 이전에,
    상기 접착층의 상면에, 캐비티가 형성된 코어기판을 적층하는 단계를 더 포함하며,
    상기 전자소자는 상기 캐비티를 통해 상기 접착층에 부착되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 전자소자는 복수 개이고,
    상기 복수 개의 전자소자 중, 일부는 전극이 상면을 향하도록 배치되고, 나머지는 전극이 하면을 향하도록 배치되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  5. 제4항에 있어서,
    상기 복수 개의 전자소자 중, 상기 일부는 상기 접착층의 상면에 부착되고, 상기 나머지는 상기 접착층이 하면에 부착되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  6. 제1항에 있어서,
    상기 접착층에는 상기 전자소자를 정렬시키기 위한 정렬마크가 형성되는 것을 특징으로 하는 인쇄회로기판 제조방법.
  7. 제6항에 있어서,
    상기 정렬마크는 상기 접착층을 관통하는 홀인 것을 특징으로 하는 인쇄회로기판 제조방법.
  8. 접착층;
    상기 접착층의 상면에 부착된 전자소자; - 이 때, 상기 전자소자의 일면에는 전극이 형성되며, 상기 전극은 상측을 향함 -
    상기 전자소자가 내장되도록 캐비티가 형성되며, 상기 접착층의 상면에 적층되는 코어기판;
    상기 코어기판의 상면에 적층되는 제1 절연체; - 이 때, 상기 전자소자는 상기 제1 절연체에 의해 매립됨 -
    상기 접착층의 하면에 적층되는 제2 절연체;
    상기 제1 절연체의 표면에 형성되는 회로패턴; 및
    상기 제1 절연체 내에 형성되며, 상기 전극과 상기 회로패턴을 전기적으로 연결하는 비아를 포함하는 인쇄회로기판.
  9. 접착층;
    상기 접착층의 상면에 부착되며, 일면에 전극이 형성된 전자소자;
    상기 접착층의 상면 적층된 제1 절연체; - 이 때, 상기 전자소자는 상기 제1 절연체에 의해 매립됨 -
    상기 접착층의 하면에 적층된 제2 절연체;
    상기 제1 절연체 및 상기 제2 절연체의 표면에 각각 형성되는 회로패턴;
    상기 전자소자의 전극과, 상기 제1 절연체에 형성된 회로패턴 또는 상기 제2 절연체에 형성된 회로패턴을 전기적으로 연결하는 제1 비아; 및
    상기 제1 절연체와 상기 접착층 및 상기 제2 절연체를 관통하여, 상기 제1 절연체에 형성된 회로패턴과 상기 제2 절연체에 형성된 회로패턴을 전기적으로 연결하는 제2 비아를 포함하는 인쇄회로기판.
  10. 제8항 또는 제9항에 있어서,
    상기 전자소자는 복수 개이고,
    상기 복수 개의 전자소자 중, 일부는 전극이 상면을 향하도록 배치되고, 나머지는 전극이 하면을 향하도록 배치되는 것을 특징으로 하는 인쇄회로기판.
  11. 제10항에 있어서,
    상기 복수 개의 전자소자 중, 상기 일부는 상기 접착층의 상면에 부착되고, 상기 나머지는 상기 접착층이 하면에 부착되는 것을 특징으로 하는 인쇄회로기판.
  12. 제9항에 있어서,
    상기 접착층에는 상기 전자소자를 정렬시키기 위한 정렬마크가 형성되는 것을 특징으로 하는 인쇄회로기판.
  13. 제12항에 있어서,
    상기 정렬마크는 상기 접착층을 관통하는 홀인 것을 특징으로 하는 인쇄회로기판.
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