JP4964269B2 - 印刷回路基板及びその製造方法 - Google Patents

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Description

本発明は、印刷回路基板及びその製造方法に関する。
近来、急変する先端情報化時代に合わせて、小さな空間に様々な機能を提供するために表面実装されていた能動素子に対して高機能化や小型化が求められている。内蔵型ＩＣ (Embedded ＩＣ)は、従来には、基板上にパッケージ（Package）タイプ、あるいは、ＤＣＡ（Direct Chip Attach）タイプで実装されていたＩＣを有機基板内に内蔵することで、余分の表面積を確保して多機能（Multi-functioning）を実現することができる。
さらに、信号伝達線の最小化により、高周波低損失／高効率技術に対応し、かつ小型化への期待を満足させることができる一種の次世代３次元パッケージ技術を形成できて、新しい形態の高機能パッケージング傾向を導出することができる。
より詳細に説明すると、同一のモジュールサイズ（module size）及び厚さで、従来には表面に実装されたチップ（chip）を内蔵すると、対応する表面には余分の空間が生じて付加機能を追加できるようになる。また、層間接続長さの最適化設計や、メイン基板との最短距離配線が可能となり、ＥＳＬによる高周波最適設計及びＥＭＩ最小化が可能となる。さらに、ワイヤーボンディング（Wire bonding）の空間を節約することができ、積層チップ（Stacked chip）をそのまま内蔵すると、既存メモリー容量の２倍以上を実現することもできる。
現在、コア基板内に能動素子を内蔵する様々な方式が開発されつつある。
本発明は、電子素子が内蔵される印刷回路基板を製造する方法において、工程を簡素化し、生産収率を向上させることができる印刷回路基板の製造方法を提供することを目的とする。
本発明の一実施形態によれば、接着層の上面に電子素子を付着する工程と、電子素子が埋め込まれるように、電子素子の上側及び接着層の下側に絶縁体をそれぞれ積層する工程と、絶縁体に回路パターン及びビアを形成する工程と、を含む印刷回路基板の製造方法が提供される。
ここで、絶縁体を積層する工程は、電子素子の上側及び接着層の下側に対して同時に行われることができる。
一方、電子素子を付着する工程の前に、接着層の上面に、キャビティが形成されたコア基板を積層する工程をさらに行うことができ、この時、電子素子はキャビティの接着層に付着されることができる。
電子素子が複数である場合、複数の電子素子のうちの一部は電極が上面を向くように配置され、残りは電極が下面を向くように配置されることができ、この時、複数の電子素子のうちの一部は接着層の上面に付着され、残りは接着層の下面に付着されることができる。
接着層には電子素子を位置合わせするための位置合わせマークが形成されることができ、このような位置合わせマークとしては接着層を貫通する孔を用いることができる。
本発明の他の実施形態によれば、接着層と、接着層に付着された電子素子と、電子素子が埋め込まれるように、接着層の上面及び下面に積層された基板部と、基板部に形成された回路パターン及びビアと、を含む印刷回路基板が提供される。
基板部には、電子素子が内蔵されるようにキャビティが形成され、接着層の上面に積層されたコア基板と、コア基板の上面及び接着層の下面に積層された絶縁体と、が含まれることができる。
電子素子が複数である場合、複数の電子素子のうちの一部は電極が上面を向くように配置され、残りは電極が下面を向くように配置されることができ、この時、複数の電子素子のうちの一部は接着層の上面に付着され、残りは接着層の下面に付着されることができる。
接着層には、電子素子を位置合わせするための位置合わせマークが形成されることができ、このような位置合わせマークとしては接着層を貫通する孔を用いることができる。
本発明の好ましい実施例によれば、接着層を除去せずに工程を行うことにより、生産収率を向上させることができる。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一実施例による印刷回路基板の製造方法を示す順序図である。 本発明の一実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の一実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の一実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の一実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の一実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の一実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法を示す順序図である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。 本発明の他の実施例による印刷回路基板の製造方法の一工程を示す図面である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本発明は多様な変換を加えることができ、様々な実施例を有することができるため、本願では特定実施例を図面に例示し、詳細に説明する。しかし、これは本発明を特定の実施例に限定するものではなく、本発明の思想及び技術範囲に含まれるあらゆる変換、均等物及び代替物を含むものとして理解されるべきである。本発明を説明するに当たって、係る公知技術に対する具体的な説明が本発明の要旨をかえって不明にすると判断される場合、その詳細な説明を省略する。
また、本発明による印刷回路基板及びその製造方法の好ましい実施例を添付図面を参照して詳細に説明するに当たって、同一または対応の構成要素には同一の図面符号を付し、これに対する重複説明は省略する。
先ず、本発明の一実施形態による印刷回路基板の製造方法について説明する。図１は本発明の一実施例による印刷回路基板の製造方法を示す順序図であり、図２から図７は本発明の一実施例による印刷回路基板の製造方法の各工程を示す図面である。図２から図７を参照すると、コア基板１０、回路パターン１２，４５、ビア１４，４６、キャビティ１６、接着層２０、離型紙２１、電子素子３０、電極３２、絶縁体４１，４３、ベース基板４２，４４が示されている。
ステップＳ１１０で、図２及び図３に示すように、接着層２０の上面にキャビティ１６が形成されたコア基板１０を積層する。コア基板１０はガラス繊維が補強された樹脂などを含み、その中央部分には電子素子３０が内蔵されるようにキャビティ１６が形成される。このようなキャビティ１６は、機械的ドリル工程または化学的エッチング工程などの様々な方法により形成することができる。
一方、図２に示すように、コア基板１０には層間導通のためのビア１４及び各種回路パターン１２などが形成されることができ、接着層２０の下面は離型紙２１によりカバーされることができる。
次に、ステップＳ１２０で、図４に示すように、キャビティ１６の接着層２０の上面に電子素子３０を付着する。具体的に、キャビティ１６から露出されている接着層２０の上面に電子素子３０を付着する。この時、電子素子３０の一面に形成される電極３２は上面を向いてもよく、必要に応じて下面を向いてもよい。
次に、接着層の下面に形成された離型紙を除去し、ステップＳ１３０で、図５及び図６に示すように、電子素子３０が埋め込まれるように電子素子３０の上側及び接着層２０の下側に絶縁体４１，４３をそれぞれ積層する。すなわち、接着層２０を除去せずに絶縁体４１，４３を積層する。このようにして、接着層２０の除去工程を短縮できるようになり、生産収率を向上させることができる。
従来接着層を除去する場合には、電子素子３０の上側に絶縁体を積層して電子素子３０を固定させた後に、接着層を除去し、その後、再び電子素子３０の下側に絶縁体を積層する方法を利用した。
しかし、本実施例では、接着層２０を除去しないため、接着層２０の除去工程を省略することができ、また、電子素子３０の上側及び下側に対して絶縁体４１，４３を積層する工程を同時に行うことができるため、絶縁体４１，４３の積層にかかる時間を短縮することができる。
絶縁体４１，４３としては、半硬化状態（B-stage）のプリプレグなどを用いることができるが、これに限定されず、必要に応じて様々な材料を用いることができる。絶縁体の積層工程を容易に行うために、絶縁体４１，４３は、図５に示すように、ベース基板４２，４４により支持されてもよい。
次に、ステップＳ１４０で、ベース基板４２，４４を除去し、絶縁体４１に回路パターン４５及びビア４６を形成する。回路パターン４５及びビア４６を形成するために無電解メッキ及び電解メッキなどの方法を用いることができる。一方、図７には電子素子３０の上側に積層された絶縁体４１にのみ回路パターン４５及びビア４６が形成されているが、電子素子３０の下側に積層された絶縁体４３にも回路パターン及びビアが形成できることは明らかである。
このようにして製造された印刷回路基板が図７に示されている。このような印刷回路基板は、接着層２０に電子素子３０が付着され、電子素子３０が埋め込まれるように接着層２０の上面及び下面に基板部が積層された構造である。図７に示された本実施例では、コア基板１０及び上下に積層された絶縁体４１，４３が基板部を構成している。
一方、本発明の他の実施例による印刷回路基板の製造方法について図８から図１５を参照して説明する。本実施例による印刷回路基板の製造方法を上述した一実施例と比べると、別途のコア基板１０を使用しないという点、接着層２０に位置合わせマーク２２を形成して電子素子３０，３０ａ，３０ｂを位置合わせするという点が異なる。
図８は本発明の他の実施例による印刷回路基板の製造方法を示す順序図であり、図９から図１５は本発明の他の実施例による印刷回路基板の製造方法の各工程を示す図面である。図９から図１５を参照すると、回路パターン４５、ビア４６，４６ａ，４６ｂ，４７、接着層２０、位置合わせマーク２２、電子素子３０，３０ａ，３０ｂ、電極３２，３２ａ，３２ｂ、絶縁体４１，４３が示されている。
先ず、ステップＳ２１０で、位置合わせマーク２２が形成された接着層２０を備え、ステップＳ２２０で、図９に示すように、位置合わせマーク２２を用いて電子素子３０を位置合わせした後、接着層２０に電子素子３０を付着する。接着層２０に形成される位置合わせマーク２２としては、接着層２０を貫通する孔を用いることができる。すなわち、位置合わせマーク２２を形成するために、接着層２０に孔を形成する方法を用いることができる。勿論、孔以外に様々な形状の位置合わせマークを用いることもできる。
このように位置合わせマーク２２を用いて位置合わせした後、電子素子３０を接着層２０に付着することで、後の工程から発生し得る製造誤差を最小化することができる。
次に、ステップＳ２３０で、図１０に示すように、電子素子３０が埋め込まれるように、電子素子３０の上側及び接着層２０の下側に絶縁体４１，４３をそれぞれ積層する。すなわち、上述した実施例と同様に、接着層２０を除去せずに絶縁体４１，４３を積層する。このようにして、接着層２０の除去工程を省略することができ、生産収率を向上させることができる。
絶縁体４１，４３としては、半硬化状態（B-stage）のプリプレグなどを用いることができるが、これに限定されず、必要に応じて様々な材料を用いることができるのは勿論である。
次に、ステップＳ２４０で、図１１に示すように、絶縁体４１，４３に回路パターン４５及びビア４６を形成する。回路パターン４５及びビア４６を形成するために無電解メッキ及び電解メッキなどの方法を用いることができることは上述した通りである。
このようにして製造された印刷回路基板が図１１に示されている。このような印刷回路基板は、接着層２０に電子素子３０が付着され、電子素子３０が埋め込まれるように、接着層２０の上面及び下面に基板部が積層される構造である。図１１に示された本実施例では、接着層の上下に積層された絶縁体４１，４３が基板部を構成している。
一方、図１２に示すように、複数の電子素子３０ａ，３０ｂを付着することもできる。図１２には、二つの電子素子３０ａ，３０ｂが接着層２０に付着されているが、三つ以上の電子素子が付着されることもできる。
このように複数の電子素子３０ａ，３０ｂが接着層２０に付着される場合、図１２に示すように、一部は電極３２ａが上面を向くように配置され、残りは電極３２ｂが下面を向くように配置されることができる。このような構造から、図１３に示すように、印刷回路基板の両面を効率的に活用することができる。
さらに、図１４に示すように、一部は電極３２ａが上面を向くように接着層２０の上面に付着され、残りは電極３２ｂが下面を向くように接着層２０の下面に付着されることもできる。この場合も、図１５に示すように、印刷回路基板の両面を効率的に活用することができるという長所がある。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、工程、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「先ず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
なお、明細書および特許請求の範囲における「上面」は、接着層や基板などが有する一の面を指し、天地方向の「上」の面のみを意味しない。同様に、「下面」は、接着層や基板などが有する他の面を指し、天地方向の「下」の面のみを意味しない。
１０ コア基板
１２ 回路パターン
１４ ビア
１６ キャビティ
２０ 接着層
２１ 離型紙
２２ 位置合わせマーク
３０，３０ａ，３０ｂ 電子素子
３２，３２ａ，３２ｂ 電極
４１，４３ 絶縁体
４２，４４ ベース基板
４５ 回路パターン
４６，４６ａ，４６ｂ，４７ ビア

Claims (13)

  1. 接着層の上面側及び下面側の少なくとも一面に電子素子を付着する工程と、
    前記接着層の前記上面側及び前記下面側に、前記電子素子が付着されている場合は前記電子素子が埋め込まれるように、絶縁体を前記接着層に接してそれぞれ積層する工程と、
    前記絶縁体に回路パターン及びビアを形成する工程と、
    を含む印刷回路基板の製造方法。
  2. 前記絶縁体を積層する工程が、前記電子素子の上側及び前記接着層の下側に対して同時に行われることを特徴とする請求項１に記載の印刷回路基板の製造方法。
  3. 前記電子素子を付着する工程の前に、
    前記接着層の上面に、キャビティが形成されたコア基板を積層する工程をさらに含み、
    前記電子素子は、前記キャビティから露出されている前記接着層に付着されることを特徴とする請求項１または２に記載の印刷回路基板の製造方法。
  4. 前記電子素子が複数であり、
    前記複数の電子素子のうちの一部は電極が上面を向くように配置され、残りは電極が下面を向くように配置されることを特徴とする請求項１から３の何れか一項に記載の印刷回路基板の製造方法。
  5. 前記複数の電子素子のうちの前記一部は前記接着層の上面に付着され、前記残りは前記接着層の下面に付着されることを特徴とする請求項４に記載の印刷回路基板の製造方法。
  6. 前記接着層には、前記電子素子を位置合わせするための位置合わせマークが形成されることを特徴とする請求項１から５の何れか一項に記載の印刷回路基板の製造方法。
  7. 前記位置合わせマークが、前記接着層を貫通する孔であることを特徴とする請求項６に記載の印刷回路基板の製造方法。
  8. 接着層と、
    前記接着層の上面側及び下面側の少なくとも一面に付着された電子素子と、
    前記接着層の前記上面側及び前記下面側に、前記電子素子が付着されている場合は前記電子素子が埋め込まれるように、前記接着層に接してそれぞれ積層された基板部と、
    前記基板部に形成された回路パターン及びビアと、
    を含む印刷回路基板。
  9. 前記基板部は、
    前記電子素子が内蔵されるようにキャビティが形成され、前記接着層の上面に積層されたコア基板と、
    前記コア基板の上面及び前記接着層の下面に積層された絶縁体と、
    を含むことを特徴とする請求項８に記載の印刷回路基板。
  10. 前記電子素子が複数であり、
    前記複数の電子素子のうちの一部は電極が上面を向くように配置され、残りは電極が下面を向くように配置されることを特徴とする請求項８または９に記載の印刷回路基板。
  11. 前記複数の電子素子のうちの前記一部は前記接着層の上面に付着され、前記残りは前記接着層の下面に付着されることを特徴とする請求項１０に記載の印刷回路基板。
  12. 前記接着層には、前記電子素子を位置合わせするための位置合わせマークが形成されることを特徴とする請求項８から１１の何れか一項に記載の印刷回路基板。
  13. 前記位置合わせマークは、前記接着層を貫通する孔であることを特徴とする請求項１２に記載の印刷回路基板。
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