KR20140143274A - 인덕터를 포함하는 인쇄 회로 기판 - Google Patents

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KR20140143274A KR1020130064746A KR20130064746A KR20140143274A KR 20140143274 A KR20140143274 A KR 20140143274A KR 1020130064746 A KR1020130064746 A KR 1020130064746A KR 20130064746 A KR20130064746 A KR 20130064746A KR 20140143274 A KR20140143274 A KR 20140143274A
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Abstract

본 발명은 절연 기판, 상기 절연 기판의 상면과 하면에 순차 적층된 동박 패턴층들과 절연 접착 시트들, 상부 동박 패턴층에 포함되는 인덕터, 하부 동박 패턴층에 포함되는 접지 수단, 및 상기 기판 및 절연 접착 시트들을 관통하는 단일 관통홀을 포함하고, 상기 단일 관통홀은 상기 인덕터와 상기 접지 수단 사이에 위치하는 PCB 가 제안된다.

Description

인덕터를 포함하는 인쇄 회로 기판{Print Circuit Board including a inductor}
본 발명은 인덕터를 포함하는 PCB에 관한 것으로 특히, 인덕터의 Q값(Q-factor)을 개선하기 위해 기생 캐피시턴스(parasitic capacitance)를 줄일 수 있는 구조를 가지는 다층 인쇄 회로 기판(PCB)에 관한 것이다.
최근의 모바일 제품은 얇고 균일한 두께뿐 아니라 소형화를 위해, 반도체 칩 내에 구성되는 인덕터, 캐패시터, 저항 등의 수동소자를 PCB에 구성하는 추세이다.
특히, PCB에 인덕터를 구성하는 경우, 인덕터의 Q값을 높이기 위하여 다양한 내부 구조를 가지는 PCB가 제안되고 있다.
본 발명이 해결하고자 하는 과제는, 인덕터의 Q값을 높이기 위해 기생 캐피시턴스를 최소화 할 수 있는 구조를 가지는 PCB를 제공하는 것이다.
본 발명이 해결하고자 하는 구체적인 과제는, 기생 캐패시턴스를 줄이기 위해, 상기 인덕터와, 이와 마주하는 위치에 구성된 도전성 플레이트(접지 수단) 사이에 공기가 채워진 관통홀을 포함하는 PCB를 제공하는 것이다.
본 발명이 해결하고자 하는 구체적인 과제는, 기생 캐패시턴스를 줄이기 위해, 상기 인덕터와 이와 마주하는 위치에 구성된 접지 수단 사이에 유전율이 낮은 중공 유전체(hollow dielectric body)를 포함하는 PCB를 제공하는 것이다.
본 발명이 해결하고자 하는 구체적인 과제는, 기생 캐패시턴스를 줄이기 위해, 상기 인덕터와 도전성 플레이트(접지 수단) 사이에 유전율이 낮은 유전체(dielectric body)를 포함하는 PCB를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 PCB는 절연 기판, 상기 절연 기판의 상면과 하면에 순차 적층된 동박 패턴층들과 절연 접착 시트들, 상부 동박 패턴층에 포함되는 인덕터, 하부 동박 패턴층에 포함되는 접지 수단, 및 상기 기판 및 절연 접착 시트들을 관통하는 단일 관통홀을 포함할 수 있고, 상기 단일 관통홀은 상기 인덕터와 상기 접지 수단 사이에 위치할 수 있다.
상기 인덕터는 말굽 형상의 바디, 상기 바디의 일 끝단인 제 1 접속 단자, 및 상기 바디의 타 끝단인 제 2 접속 단자를 포함할 수 있다.
상기 단일 관통홀은 유전 상수가 1인 공기를 포함할 수 있다.
상기 절연 기판은 가열 압착된 다층의 프리 프레그들을 포함할 수 있다. 상기 프리 프레그는 강화 섬유와 열 경화성 수지를 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 PCB는 상기 단일 관통홀을 채우고 및 단일 중공 유전체 (single hollow insulation body)를 더 포함할 수 있다. 상기 단일 중공 유전체는 유전상수가 4.3 이하인 폴리 이미드 수지, 테플론 수지, 실리콘 수지를 포함하는 저유전 물질일 수 있다.
본 발명의 기술적 사상의 일 실시예에 의한 PCB는 상기 단일 관통홀의 내부를 채우는 단일 유전체를 더 포함할 수 있다. 상기 단일 유전체는 유전 상수가 4.3 이하인 폴리 이미드 수지, 테플론 수지, 및 실리콘 수지를 포함할 수 있다.
본 발명이 기술적 사상의 일 실시예에 의한 PCB는 절연 기판, 상기 절연 기판의 상면과 하면에 순차 적층된 동박 패턴층들과 절연 접착 시트들, 상부 동박 패턴층에 포함되는 인덕터, 하부 동박 패턴층에 포함되는 접지 수단, 상기 인덕터와 근접한 절연 접착 시트를 관통하는 제 1 관통홀, 및 상기 접지 수단과 근접한 절연 접착 시트를 관통하는 제 2 관통홀을 포함할 수 있고, 상기 제 1 관통홀과 제 2 관통홀은 상기 인덕터와 상기 접지 수단 사이에 위치할 수 있다.
상기 제 1 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 1 중공 유전체(first hollow insulation body) 및 상기 제 2 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 2 중공 유전체 (second hollow insulation body)를 포함할 수 있다.
상기 제 1 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 1 유전체 및 상기 제 2 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 2 유전체를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 PCB는 인덕터와 도전성 플레이트(접지 수단) 사이에 유전상수가 4.3 이하인 저 유전물질을 구성함으로써, 인덕터의 Q값을 높일 수 있다.
상기 인덕터의 Q값이 높아지면, 인덕터는 순수한 인덕터 성분을 가지고 동작할 수 있으므로 인덕터의 성능이 개선될 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 PCB는 인덕터를 포함함으로써, PCB에 실장 되는 반도체 칩의 크기를 줄일 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 PCB는 기생 캐패시턴스를 낮추어 인덕터의 특성이 개선될 수 있으므로, 반도체칩과 PCB를 포함하는 시스템이 안정적으로 동작할 수 있다.
도 1a는 PCB를 포함하는 반도체 패키지를 도시한 사시도이고, 도 1b는 도 1a를 X축 방향으로 자른 단면도이다.
도 1c는 본 발명의 기술적 사상의 일 실시예에 의한 PCB를 도시한 단면이고, 도 1b의 A를 확대한 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A 를 확대한 도면이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 및 도 1b의 A를 확대한 도면이다.
7a 내지 도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 PCB의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 의한 PCB의 제조 공정을 공정 순서에 따라 도시한 공정 단면도이다.
9a 내지 도 9d는 본 발명의 기술적 사상의 일 실시예에 따른 PCB기판의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상의 일 실시예에 의한 PCB의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다.
도 11a와 도11b는 본 발명의 기술적 사상의 일 실시예에 따른 PCB의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다.
도 12a와 도12b는 본 발명의 기술적 사상의 일 실시예에 따른 PCB의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다.
도 13은 본 발명의 기술적 사상의 실시예들에 의한 PCB들을 포함하는 반도체 패키지가 장착된 전자 시스템을 개념적으로 도시한 블록도이다.
도 14는 본 발명의 기술적 사상의 실시예들에 의한 PCB들을 포함하는 반도체 패키지가 장착된 전자 시스템을 개략적으로 도시한 블록도이다.
도 15는 본 발명의 기술적 사상의 실시예들에 의한 PCB들을 포함하는 반도체 패키지가 장착된 모바일 무선 폰을 개략적으로 도시한 도면이다.
본 발명의 기술적 사상에 의한 발명의 구성 및 그것 들을 통해서 달성하고자 하는 목적들은 아래에 기술되어 있는 실시예들과 도면들을 통해서 명확해질 것이다. 본 발명의 명세서에서 설명된 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 기술적 사상이 쉽게 전달되고 실시될 수 있도록 제공되는 것이다. 그러므로, 본 발명의 기술적 사상은 아래에 기술되어 있는 실시예들에 한정되지 않고 다양한 형태로 변형될 수 있다. 본 발명의 명세서에 첨부된 도면들에 표시된 영역들의 모양과 크기 등은 본 발명을 쉽게 이해할 수 있도록 예시한 것에 불과하며 편의를 위해 과장되어 표현될 수 있다. 따라서 도면에서 예시된 영역들은 개략적인 속성을 가지며 발명의 범주를 제한하지 않는다. 본 발명의 명세서에 있는 부호들은 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a는 본 발명의 기술적 사상의 일 실시예에 의한 PCB를 포함하는 반도체 패키지를 도시한 사시도이고, 도 1b는 도 1a를 X축 방향으로 자른 단면도이고, 도 1c는 도 1b의 A를 확대한 도면이다.
도 1a, 도 1b를 참조하면, 본 발명의 기술적 사상의 실시예에 의한 다층 PCB(110a)를 포함하는 반도체 패키지(100)는 본 발명의 실시예에 의한 PCB(110a), PCB(110a)의 상면에 구성되는 반도체 칩, 상기 반도체 칩(150)의 하면에 부착된 칩 범프들(170a), 상기 PCB(110a)의 상면에 형성된 상부 랜드들(160a), 상기 PCB(110)의 하면에 형성된 하부 랜드들(160b) 및 솔더 볼들(170b)을 포함할 수 있다.
도1b 및 도 1c를 참조하면, 상기 PCB(110a)는 절연 기판(112), 제 1 동박 패턴층(114aa), 제 2 동박 패턴층(114ba), 제 1 절연 접착 시트(116a), 제 2 절연 접착 시트(116b), 제 1 절연층(122a), 제 2 절연층(122b), 제 3 동박 패턴층(124aa), 및 제 4 동박 패턴층(124ba)을 포함할 수 있다.
상기 PCB(110a)는 상기 제 1 절연 접착 시트(116a), 상기 절연 기판(112), 및 상기 제 2 절연 접착 시트(116b)를 수직하게 관통하는 단일 관통홀(118a)을 포함할 수 있다. 또한, 상기 제 3 동박 패턴층(124aa)과 상기 제 4 동박 패턴층(124ba)을 각각 덮는 제 1 피복층(SR1)과 제 2 피복층(SR2)을 더 포함할 수 있다
상기 절연 기판(112)의 상면에는 제 1 동박 패턴층(114aa)이 형성될 수 있고, 상기 절연 기판(112)의 하면에는 제 2 동박 패턴층(114ba)이 형성 될 수 있다. 상기 제 1 동박 패턴층(114aa)의 상면에 제 1 절연 접착 시트(116a), 제 1 절연층(122a), 및 제 3 동박 패턴층(124aa)이 적층될 수 있고, 상기 제 2 동박 패턴층(114ba)의 하면에 제 2 절연 접착 시트(116b), 제 2 절연층(122b), 및 제 4 동박 패턴층(124ba)이 적층될 수 있다.
상기 절연 기판(112), 상기 제 1 절연 접착 시트(116a), 및 제 2 절연 접착 시트(116b)는 프리 프레그(prepreg)를 포함할 수 있고, 상기 제 1 절연층(122a)과 제 2 절연층(122b)은 프리 프레그 또는 폴리 이미드 필름(polyimide film)을 포함할 수 있다. 상기 프리 프레그는 강화 섬유(reinforcing fibers)와 열 경화성 수지(thermosetting resin)를 포함할 수 있다. 상기 강화 섬유는 탄소 섬유, 유리 섬유, 및 아라미드 섬유를 포함할 수 있다. 상기 열 경화성 수지는 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리 에스테르 수지(polyester resin)등을 포함할 수 있다.
상기 절연 기판(112), 제 1 절연 접착 시트(116a), 및 제 2 절연 접착 시트(116b)는 반경화 상태(B-stage)의 프리 프레그를 가열 가압하여 형성할 수 있다. 특히, 상기 절연 기판(112)은 여러 장의 프리 프레그를 가열 가압하여 형성할 수 있다.
상기 제 1 동박 패턴층(114aa)과 제 2 동박 패턴층(114ba)은 회로 배선층을 포함할 수 있다. 상기 제 3 동박 패턴층(124aa)은 신호 배선, 상부 랜드(160a), 및 인덕터(160c)를 포함할 수 있다. 상기 제 4 동박 패턴층(124ba)은 하부 랜드(160b) 및 접지 수단(160d)을 포함할 수 있다.
도 1a를 참조하면, 상기 인덕터(160c)는 말굽 형상의 바디(B)와, 상기 바디(B)의 일 끝단인 제 1 접속 단자(CT1)와, 상기 바디(B)의 타 끝단인 제 2 접속 단자(CT2)를 포함할 수 있다. 상기 인덕터(160c)의 제 1 접속 단자(CT1) 및 제 2 접속 단자 (CT2)는 상기 상부 랜드들(160a)의 측면과 전기적으로 연결되거나 비아를 통해 PCB(110a) 내부의 신호 배선들과 전기적으로 연결될 수 있다. 상기 접지 수단(160d)은 상기 인덕터(160c)와 동일한 형상이거나 판 형상일 수 있다.
도 1c를 참조하면, 상기 단일 관통홀(118a)은 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 위치할 수 있다. 상기 단일 관통홀(118a)의 내부는 공기로 채워질 수 있다.
전술한 바와 같이, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)는 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 유전상수가 1인 공기로 채워진 단일 관통홀(118a)을 포함할 수 있다. 이러한 구성은, 상기 인덕터(160c)와 전기적으로 등가회로를 이루는 기생 캐패시터의 용량을 낮출 수 있다.
이와 같은 경우, 인덕터(160c)의 특성을 판단할 수 있는 Q-factor의 값이 높아 질 수 있다. 따라서, 인덕터(160c)의 특성이 개선될 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다. 도 1b를 더 참조하여 설명한다.
도 2 및 도1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110b)는 절연 기판(112), 제 1 동박 패턴층(114aa), 제 2 동박 패턴층(114ba), 제 1 절연 접착 시트(116a), 제 2 절연 접착 시트(116b), 제 1 절연층(122a), 제 2 절연층(122b), 제 3 동박 패턴층(124aa), 제 4 동박 패턴층(124ba), 제 1 피복층(SR1), 및 제 2 피복층(SR2)을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 신호 배선, 상부 랜드(160a), 및 인덕터(160c)를 포함할 수 있다. 상기 제 4 동박 패턴층(124ba)은 하부 랜드(160b) 및 접지 수단(160d)을 포함할 수 있다.
또한, 본 발명의 일 실시예에 의한 PCB(110b)는 상기 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)를 각각 관통하는 제 1 관통홀(118ba)과 제 2 관통홀(118bb)을 포함할 수 있다.
상기 제 1 관통홀(118ba) 및 상기 제 2 관통홀(118bb)은 상, 하로 수직하게 형성될 수 있고, 및 상기 인덕터(160c)와 상기 접지 수단(160d)사이에 위치할 수 있다. 상기 제 1 관통홀(118ba)및 제 2 관통홀(118bb)은 유전상수가 1인 공기를 포함할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다. 이하, 도 1b를 더 참조하여 설명한다
도 3및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110c)는 절연 기판(112), 제 1 동박 패턴층(114aa), 제 2 동박 패턴층(114ba), 제 1 절연 접착 시트(116a), 제 2 절연 접착 시트(116b), 제 1 절연층(122a), 제 2 절연층(122b), 제 3 동박 패턴층(124aa), 제 4 동박 패턴층(124ba), 제 1 피복층(SR1), 및 제 2 피복층(SR2)을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 신호 배선, 상부 랜드(160a), 및 인덕터(160c)를 포함할 수 있다. 상기 제 4 동박 패턴층(124ba)은 하부 랜드(160b) 및 접지 수단(160d)을 포함할 수 있다.
또한, 본 발명의 일 실시예에 의한 PCB(110c)는 상기 제 1 절연 접착 시트(116a), 상기 절연 기판(112), 및 상기 제 2 절연 접착 시트(116b)를 관통하는 단일 관통홀(118a)과, 상기 단일 관통홀(118a)을 채우고 내부가 중공 상태(hollow state)인 단일 중공 유전체(single hollow dielectric body)(120a)를 포함할 수 있다.
상기 단일 중공 유전체(120a)의 내부는 유전 상수가 1인 공기로 충전될 수 있다. 상기 단일 중공 유전체(120a)는 별도로 형성된 후, 상기 단일 관통홀(118a)의 내부에 채워질 수 있다. 상기 단일 중공 유전체(120a)는 상기 인덕터(160c)와 접지 수단(160d) 사이에 위치할 수 있다.
상기 단일 중공 유전체(120a)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일한 레벨이거나, 그 이하의 레벨일 수 있다. 상기 단일 중공 유전체(120a)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일한 레벨이거나 그 이하의 레벨일 수 있다.
상기 단일 중공 유전체(120a)는 유전 상수가 4.3 이하 이고, 일정한 형태로 성형이 가능한 저 유전물질을 포함할 수 있다. 상기 저 유전물질은 폴리 이미드 수지(polyimid resin), 테플론 수지(teflon resin), 실리콘 수지(silicon resin) 등을 포함할 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다. 이하, 도 1b를 더 참조하여 설명한다
도 4및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110d)는 절연 기판(112), 제 1 동박 패턴층(114aa), 제 2 동박 패턴층(114ba), 제 1 절연 접착 시트(116a), 제 2 절연 접착 시트(116b), 제 1 절연층(122a), 제 2 절연층(122b), 제 3 동박 패턴층(124aa), 및 제 4 동박 패턴층(124ba), 제 1 피복층(SR1), 및 제 2 피복층(SR2)을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 신호 배선, 상부 랜드(160a), 및 인덕터(160c)를 포함할 수 있다. 상기 제 4 동박 패턴층(124ba)은 하부 랜드(160b) 및 접지 수단(160d)을 포함할 수 있다.
또한, 본 발명에 의한 PCB(110d)는 상기 제 1 절연 접착 시트(116a)와 제 2 절연 접착 시트(116b)를 각각 관통하는 제 1 관통홀(118ba)과 제 2 관통홀(118bb), 상기 제 1 관통홀(118a)을 채우는 제 1 중공 유전체(first hollow dielectric body)(120ba), 및 상기 제 2 관통홀(118bb)을 채우는 제 2 중공 유전체(second hollow dielectric body)(120bb)를 포함할 수 있다.
상기 제 1 중공 유전체(120ba)및 제 2 중공 유전체(120bb)의 내부는 공기로 충전될 수 있다. 상기 제 1 중공 유전체(120ba) 및 제 2 중공 유전체(120bb)는 별도로 형성된 후, 상기 제 1 및 제 2 관통홀(118ba, 118bb)의 내부에 각각 채워질 수 있다. 상기 제 1 및 제 2 중공 유전체(120ba, 120bb)는 상하로 수직하게 형성될 수 있고, 및 상기 인덕터(160c)와 접지 수단(160d) 사이에 위치할 수 있다.
상기 제 1 중공 유전체(120ba)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일한 레벨이거나, 그 이하의 레벨일 수 있다. 상기 제 2 중공 유전체(120bb)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일한 레벨이거나 그 이하의 레벨일 수 있다.
상기 제 1 중공 유전체(120ba) 및 제 2 중공 유전체(120bb)는 유전 상수가 4.3 이하인 저 유전물질을 포함할 수 있다. 상기 저 유전물질은 폴리 이미드 수지(polyimid resin), 테플론 수지(teflon resin), 실리콘 수지(silicon resin) 등을 포함할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다. 이하, 도 1b를 더 참조하여 설명한다
도 5 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110e)는 절연 기판(112), 제 1 동박 패턴층(114aa), 제 2 동박 패턴층(114ba), 제 1 절연 접착 시트(116a), 제 2 절연 접착 시트(116b), 제 1 절연층(122a), 제 2 절연층(122b), 제 3 동박 패턴층(124aa), 및 제 4 동박 패턴층(124ba), 제 1 피복층(SR1), 및 제 2 피복층(SR2)을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 신호 배선, 상부 랜드(160a), 및 인덕터(160c)를 포함할 수 있다. 상기 제 4 동박 패턴층(124ba)은 하부 랜드(160b) 및 접지 수단(160d)을 포함할 수 있다.
또한, 본 발명에 의한 PCB(110e)는 상기 제 1 절연 접착 시트(116a), 상기 절연 기판(112), 및 상기 제 2 절연 접착 시트(116b)를 수직 관통하는 단일 관통홀(118a)과, 상기 단일 관통홀(118a)을 채우는 단일 유전체(single dielectric body)(120c)를 포함할 수 있다.
상기 단일 유전체(120c)를 형성하는 것은 저 유전물질을 도포한 후 부분적으로 제거하는 공정을 포함할 수 있다. 이와 같이 하면, 상기 단일 관통홀(118a)의 내부에만 단일 유전체를 형성할 수 있다. 또는 상기 단일 유전체(120c)는 별도로 형성된 후, 상기 단일 관통홀(118a)의 내부에 채워질 수 있다. 상기 단일 유전체(120c)는 상기 인덕터(160c)와 접지 수단(160d) 사이에 위치할 수 있다.
상기 단일 유전체(120c)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일한 레벨이거나, 그 이하의 레벨일 수 있다. 상기 유전체(120c)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일한 레벨이거나 그 이하의 레벨일 수 있다.
상기 단일 유전체(120c)는 유전 상수가 4.3 이하 이고, 일정한 형태로 성형이 가능한 저 유전물질을 포함할 수 있다. 상기 저 유전물질은 폴리 이미드(polyimid)수지, 테플론(teflon)수지, 실리콘 수지(silicon resin)등을 포함할 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 따른 PCB를 도시한 단면도이고, 도 1b의 A를 확대한 도면이다. 이하, 도 1b를 더 참조하여 설명한다.
도 6 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110f)는 절연 기판(112), 제 1 동박 패턴층(114aa), 제 2 동박 패턴층(114ba), 제 1 절연 접착 시트(116a), 제 2 절연 접착 시트(116b), 제 1 절연층(122a), 제 2 절연층(122b), 제 3 동박 패턴층(124aa), 제 4 동박 패턴층(124ba), 제 1 피복층(SR1), 및 제 2 피복층(SR2)을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 신호 배선, 상부 랜드(160a), 및 인덕터(160c)를 포함할 수 있다. 상기 제 4 동박 패턴층(124ba)은 하부 랜드(160b) 및 접지 수단(160d)을 포함할 수 있다.
또한, 본 발명에 의한 PCB(110f)는 상기 제 1 절연 접착 시트(116a)와 제 2 절연 접착 시트(116b)를 각각 관통하는 제 1 관통홀(118ba), 제 2 관통홀(118bb), 상기 제 1 관통홀(118ba)을 채우는 제 1 유전체(first dielectric body)(120da), 및 상기 제 2 관통홀(118bb)을 채우는 제 2 유전체(second dielectric body)(120db)를 포함할 수 있다.
상기 제 1 유전체 및 제 2 유전체(120da,120db)를 형성하는 것은 저 유전물질을 도포한 후 부분적으로 제거하는 공정을 포함할 수 있다. 이와 같이 하면, 상기 제 1 및 제 2 관통홀(118ba, 118bb)의 내부에 각각 상기 제 1 유전체(120da)와 제 2 유전체(120db)가 채워질 수 있다. 또는 상기 제 1 유전체(120da) 및 제 2 유전체(120db)는 별도로 형성된 후, 및 각각 상기 제 1 관통홀(118ba)과 제 2 관통홀(118bb)의 내부에 채워질 수 있다. 상기 제 1 유전체(120da) 및 제 2 유전체(120db)는 수직하게 형성될 수 있고 및, 상기 인덕터(160c)와 접지 수단(160d) 사이에 위치할 수 있다.
상기 제 1 유전체(120da)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일한 레벨이거나, 그 이하의 레벨일 수 있다. 상기 제 2 유전체(120db)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일한 레벨이거나 그 이하의 레벨 일 수 있다.
상기 제 1 유전체(120da) 및 제 2 유전체(120db)는 유전 상수가 4.3 이하인 저 유전물질을 포함할 수 있다. 상기 저 유전물질은 폴리 이미드(polyimid)수지, 테플론(teflon)수지, 실리콘 수지 등을 포함할 수 있다.
도7a 내지 도 7g는 본 발명의 기술적 사상의 일 실시예에 따른 PCB의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다. 이하, 도 1a와 도 1b를 더 참조하여 설명한다.
도 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 동박 적층 판(copper clad laminated) (CP)을 준비하는 것을 포함할 수 있다.
상기 동박 적층 판(CP)은 절연 기판(112), 상기 절연 기판(112)의 상면에 부착된 제 1 동박층(114a), 및 상기 절연 기판(112)의 하면에 부착된 제 2 동박층(114b)을 포함할 수 있다. 상기 절연 기판(112)은 다수개의 프리 프레그들을 가열 가압하여 형성할 수 있다.
상기 프리 프레그들은 강화 섬유(Reinforcing fibers)와 열 경화성 수지(thermosetting resin)를 포함할 수 있다. 상기 강화 섬유는 탄소 섬유, 유리 섬유, 및 아라미드 섬유를 포함할 수 있다. 상기 열 경화성 수지는 에폭시 수지, 페놀 수지, 폴리 에스테르 수지 등을 포함할 수 있다.
도 7b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 도 7a에 도시된 상기 제 1 동박층(114a) 및 제 2 동박층(114b)을 각각 패터닝하여 제 1 동박 패턴층(114aa) 및 제 2 동박 패턴층(114ba)을 형성하는 것을 포함할 수 있다.
상기 제 1 동박 패턴층(114aa) 및 제 2 동박 패턴층(114ba)을 형성하는 공정은 상기 제 1 동박층(114a)과 제 2 동박층(114b)의 표면에 각각 제 1 드라이 필름(DF1)과 제 2 드라이 필름(DF2)을 코팅하는 코팅 공정, 노광 마스크에 설계된 회로 패턴이 상기 제 1 드라이 필름(DF1) 및 제 2 드라이 필름(DF2)에 전사되는 노광공정, 상기 빛에 반응한 제 1 드라이 필름(DF1)및 제 2 드라이 필름(DF2)이 제거되는 현상 공정, 및 상기 제 1 드라이 필름(DF1) 및 제 2 드라이 필름(DF2)이 제거되어 노출된 제 1 동박층(114a)과 제 2 동박층(114b)을 제거하는 에칭 공정 등을 포함할 수 있다.
도 7c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 상기 제 1 동박 패턴층(114aa) 및 제 2 동박 패턴층(114ba)에 각각 부착되는 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)를 형성하는 것을 포함할 수 있다.
상기 제 1 절연 접착 시트(116a)는 상기 제 1 동박 패턴층(114aa) 및 상기 절연 기판(112)의 노출된 상면과 접촉할 수 있고, 상기 제 2 절연 접착 시트(116b)는 상기 제 2 동박 패턴층(114ba) 및 상기 절연 기판(112)의 노출된 하면과 접촉할 수 있다.
상기 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)는 프리 프레그를 포함할 수 있다. 상기 프리 프레그는 반경화 상태(B-stage)의 접착 시트일 수 있다.
도 7d를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 상기 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)및 상기 절연 기판(112)을 수직 관통하는 단일 관통홀(118a)을 형성하는 것을 포함할 수 있다.
상기 단일 관통홀(118a)을 형성하는 공정은 레이저를 이용한 부분 절단 공정을 포함할 수 있다. 상기 레이저를 이용한 부분 절단 공정은 레이저를 이용해 상기 제 1 절연 접착 시트(116a), 절연 기판(112), 및 제 2 절연 접착 시트(116b)를 일정한 형상으로 제거하는 것을 포함할 수 있다. 상기 제 1 절연 접착 시트(116a), 절연 기판(112) 및 상기 제 2 절연 접착 시트(116b)가 제거되는 부분은 상기 제 1 동박 패턴층(114aa) 및 제 2 동박 패턴층(114ba)을 포함하지 않을 수 있다.
도 7e를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 상기 제 1 절연 접착 시트(116a)의 상면에 제 1 절연층(122a)과 제 3 동박층(124a)을 적층하고, 상기 제 2 절연 접착 시트(116b)의 하면에 제 2 절연층(122b)과 제 4 동박층(124b)을 적층하는 것을 포함할 수 있다.
상기 제 1 절연층(122a)및 제 2 절연층(122b)은 프리 프레그 및 폴리 이미드 필름(polyimide film)을 포함할 수 있다. 상기 제 1 절연층(122a) 및 제 2 절연층(122b)이 프리 프레그 일 경우, 상기 제 3 동박층(124a) 및 제 4 동박층(124b)과 상기 제 1 절연층(122a) 및 상기 제 2 절연층(122b)은 가열 가압에 의해 접착될 수 있다.
상기 제 1 절연층(122a)과 제 2 절연층(122b)이 폴리 이미드 필름일 경우, 상기 제 1 절연층(122a) 및 상기 제 3 동박 패턴층(124a)은 한 몸으로 형성될 수 있고, 상기 제 2 절연층(122b) 및 상기 제 4 동박 패턴층(124b)은 한 몸으로 형성될 수 있다. 이때, 상기 제 1 절연층(122a) 및 제 2 절연층(122b)은 별도의 접착제(adhesive)를 통해 각각 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)와 부착될 수 있다.
이때, 상기 단일 관통홀(118a)의 내부는 유전 상수가 1인 공기로 채워질 수 있다.
도 7f, 도 1a, 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 상기 도 7e의 제 3 동박층(124a)및 제 4 동박층(124b)을 각각 패턴하여, 제 3 동박 패턴층(124aa)및 제 4 동박 패턴층(124ba)을 형성하는 것을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 다수의 상부 랜드들(160a), 배선들, 및 인덕터(160c)를 포함할 수 있고, 상기 제 4 동박 패턴층(124ba)은 하부 랜드들(160b) 및 접지 수단(160d)을 포함할 수 있다.
상기 인덕터(160c)는 말굽 형상의 바디(B), 상기 바디(B)의 일 끝단인 제 1 접속 단자(CT1), 및 상기 바디(B)의 타 끝단인 제 2 접속 단자(CT2)를 포함할 수 있다. 상기 접지 수단(160d)은 상기 인덕터(160c)와 동일한 형상이거나 판 형상일 수 있다. 상기 관통홀(118a)은 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 위치할 수 있다.
상기 제 3 동박 패턴층(124aa) 및 제 4 동박 패턴층(124ba)을 형성하는 공정은 앞서 도 7b에서 설명된 노광, 현상, 및 에칭 공정을 포함할 수 있다.
도 7g 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110a)의 제조방법은 상기 인덕터(160c)를 포함하는 제 3 동박 패턴층(124aa)을 덮는 제 1 피복층(SR1)과, 상기 접지 수단(160d)을 포함하는 제 4 동박 패턴층(124ba)을 덮는 제 2 피복층(SR2)을 형성하는 것을 포함할 수 있다. 상기 제 1 피복층(SR1)과 제 2 피복층(SR2)을 형성하는 공정은 상기 제 1 피복층(SR1)과 제 2 피복층(SR2)을 노광하고 현상하는 공정을 포함할 수 있다.
상기 현상 공정에 의해, 상기 제 1 피복층(SR1)이 부분적으로 제거되어 상부 랜드들(160a)이 노출될 수 있고, 상기 제 2 피복층(SR2)이 부분적으로 제거되어 하부 랜드들(160b)이 노출될 수 있다.
도 8a 내지 도 8d는 본 발명의 기술적 사상의 일 실시예에 의한 PCB의 제조 공정을 공정 순서에 따라 도시한 공정 단면도이다. 도 8a의 공정은 도 7a 내지 도 7c의 공정을 포함한 공정이므로 설명을 간략히 한다. 이하, 도 1b를 더 참조하여 설명한다.
도 8a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110b)의 제조방법은 절연 기판(112)의 상면과 하면에 각각 제 1 동박 패턴층(114aa)및 제 2 동박 패턴층(114ba)을 형성하는 것을 포함할 수 있다.
또한, 본 발명에 의한 PCB(110b)의 제조방법은 상기 제 1 동박 패턴층(114aa)의 상면에 제 1 절연 접착 시트(116a)와, 상기 제 2 동박 패턴층(114ba)의 하면에 제 2 절연 접착 시트(116b)를 형성하는 것을 더 포함할 수 있다.
도 8b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110b)의 제조방법은 상기 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)를 각각 관통하는 제 1 관통홀(118ba)과 제 2 관통홀(118bb)을 형성하는 것을 포함할 수 있다.
상기 제 1 관통홀(118ba)을 통해 상기 절연 기판(112)의 상면 일부가 노출될 수 있고, 상기 제 2 관통홀(118bb)을 통해 상기 절연 기판(112)의 하면 일부가 노출 될 수 있다.
상기 제 1 관통홀(118ba) 및 제 2 관통홀(118bb)을 형성하는 공정은 레이저를 이용한 부분 절단 공정을 포함할 수 있다. 상기 레이저를 이용한 부분 절단 공정은 상기 기판에 레이저를 투과시켜 일정한 형상으로 상기 제 1 절연 접착 시트(116a)와 제 2 절연 접착 시트(116b)를 부분적으로 제거하는 것을 포함할 수 있다.
도 8c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110b)의 제조방법은 상기 제 1 관통홀(118ba)을 포함하는 상기 제 1 절연 접착 시트(116a)의 상면에 제 1 절연층(122a)과 제 3 동박층(124a)을 적층하고, 상기 제 2 관통홀(118bb)을 포함하는 상기 제 2 절연 접착 시트(116b)의 하면에 제 2 절연층(122b)과 제 4 동박층(124b)을 적층하는 것을 포함할 수 있다.
상기 제 1 절연층(122a)은 상기 제 1 절연 접착 시트(116a)의 상면과 접촉할 수 있고, 상기 제 2 절연층(122b)은 상기 제 2 절연 접착 시트(116b)의 하면과 접촉할 수 있다.
이때, 상기 제 1 및 제 2 관통홀(118ba, 118bb)의 내부는 유전상수가 1인 공기로 채워질 수 있다.
도 8d와 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110b)는 상기 제 1 절연층(122a)의 상부에 제 3 동박 패턴층(124aa)과 제 1 피복층(SR1)을 형성하고, 상기 제 2 절연층(122b)의 하부에 제 4 동박 패턴(124ba)층과 제 2 피복층(SR2)을 형성하는 것을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 다수의 상부 랜드들(160a), 배선들, 및 인덕터(160c)를 포함할 수 있고, 상기 제 4 동박 패턴층(124ba)은 하부 랜드들(160b) 및 접지 수단(160d)을 포함할 수 있다.
상기 제 1 관통홀(118ba) 및 제 2 관통홀(118bb)은 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 위치할 수 있다.
9a 내지 도 9d는 본 발명의 기술적 사상의 일 실시예에 따른 PCB기판의 제조방법을 공정 순서에 따라 도시한 공정 단면도이다. 도 9a의 공정은 도 7a 내지 도 7d의 공정을 포함하므로 설명을 생략하도록 한다. 이하, 도 1b를 더 참조하여 설명한다.
도 9a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110c)의 제조방법은 제 1 동박 패턴층(114aa)의 상면에 제 1 절연 접착 시트(116a)를 형성하고, 제 2 동박 패턴층(114ba)의 하면에 제 2 절연 접착 시트(116b)를 형성하는 것을 포함할 수 있다.
또한, 본 발명의 PCB(110c)의 제조방법은 상기 제 1 절연 접착 시트(116a), 절연 기판(112), 및 제 2 절연 접착 시트(116b)를 관통하는 단일 관통홀(118a)을 형성하는 것을 포함할 수 있다.
도 9b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110c)의 제조방법은 상기 단일 관통홀(118a)에 내부가 중공(hollow)된 단일 중공 유전체(120a)를 형성하는 것을 포함할 수 있다.
상기 단일 중공 유전체(120a)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일하거나 낮은 레벨일 수 있고, 상기 단일 중공 유전체(120a)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일하거나 낮은 레벨일 수 있다.
상기 단일 중공 유전체(120a)는 원하는 형태로 성형이 가능하고 및 유전상수가 4.3이하인 저 유전물질을 포함할 수 있다. 상기 저 유전 물질은 테플론 수지, 폴리 이미드 수지, 에폭시 수지, 실리콘 수지를 포함할 수 있다.
도 9c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110c)의 제조방법은 상기 제 1 절연 접착 시트(116a)및 상기 단일 중공 유전체(120a)의 상면에 제 1 절연층(122a)과 제 3 동박층(124a)을 적층하고, 상기 제 2 절연 접착 시트(116b)및 상기 단일 중공 유전체(120a)의 하면에 제 2 절연층(122b)과 제 4 동박층(124b)을 적층하는 것을 포함할 수 있다.
상기 제 1 절연층(122a) 및 제 2 절연층(122b)은 프리 프레그 및 폴리 이미드 필름을 포함할 수 있다.
도 9d 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110c)는 상기 제 1 절연층(122a)의 상부에 제 3 동박 패턴층(124aa)과 제 1 피복층(SR1)을 형성하고, 상기 제 2 절연층(122b)의 하부에 상기 제 4 동박 패턴(124ba)층과 제 2 피복층(SR2)을 형성하는 것을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 다수의 상부 랜드들(160a), 배선들, 및 인덕터(160c)를 포함할 수 있고, 상기 제 4 동박 패턴층(124ba)은 하부 랜드들(160b) 및 접지 수단(160d)을 포함할 수 있다.
상기 단일 중공 유전체(120a)는 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 위치할 수 있다.
도 10a 내지 도 10d는 본 발명의 기술적 사상의 일 실시예에 의한 PCB의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다. 도 10a는 도 8a 내지 도 8b의 공정을 포함한 공정이므로 설명을 간략히 한다. 이하, 도 1b를 더 참조하여 설명한다.
도 10a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110d)의 제조방법은 절연 기판(112)의 상면과 하면에 각각 제 1 동박 패턴층(114aa,) 및 제 2 동박 패턴층(114ba)을 형성하는 것을 포함할 수 있다.
또한, 본 발명에 의한 PCB(110d)의 제조방법은 상기 제 1 동박 패턴층(114aa)의 상면에 제 1 절연 접착 시트(116a)와, 상기 제 2 동박 패턴층(114ba)의 하면에 제 2 절연 접착 시트(116b)를 형성하는 것을 더 포함할 수 있다.
본 발명 의한 PCB(110d)의 제조방법은 상기 제 1 절연 접착 시트(116a) 및 제 2 절연 접착 시트(116b)를 각각 관통하는 제 1 관통홀(118ba)과 제 2 관통홀(118b b)을 형성하는 것을 포함할 수 있다.
도 10b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB의 제조방법은 상기 제 1 관통홀(118ba) 및 제 2 관통홀(118bb)에 각각 제 1 중공 유전체(120ba)와 제 2 중공 유전체(120bb)를 형성하는 것을 포함할 수 있다.
상기 제 1 중공 유전체(120ba)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일하거나 낮은 레벨일 수 있고, 상기 제 2 중공 유전체(120bb)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일하거나 낮은 레벨일 수 있다.
상기 제 1 중공 유전체(120ba) 및 제 2 중공 유전체(120bb)는 원하는 형태로 성형이 가능하고 및 유전상수가 4.3이하인 저 유전물질을 포함할 수 있다. 상기 저 유전 물질은 테플론 수지, 폴리 이미드 수지, 에폭시 수지, 실리콘 수지를 포함할 수 있다.
도 10c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110d)의 제조방법은 상기 제 1 절연 접착 시트(116a)의 상면과 상기 제 1 중공 유전체(120ba)의 상면에 제 1 절연층(122a)과 제 3 동박층(124a)을 적층하고, 상기 제 2 절연 접착 시트(116b)의 하면과 상기 제 2 중공 유전체(120bb)의 하면에 제 2 절연층(122b)과 제 3 동박층(124b)을 적층하는 것을 포함할 수 있다.
도 10d 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 PCB(110d)는 상기 제 1 절연층(122a)의 상부에 제 3 동박 패턴층(124aa)과 제 1 피복층(SR1)을 형성하고, 상기 제 2 절연층(122b)의 하부에 제 4 동박 패턴층(124ba)과 제 2 피복층(SR2)을 형성하는 것을 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 다수의 상부 랜드들(160a), 배선들, 및 인덕터(160c)를 포함할 수 있고, 상기 제 4 동박 패턴층(124ba)은 하부 랜드들(160b) 및 접지 수단(160d)을 포함할 수 있다.
상기 제 1 중공 유전체(120ba)및 상기 제 2 중공 유전체(120bb)는 상기 인덕터(160c)와 상기 접지 수단(160e) 사이에 위치할 수 있다.
도 11a와 도11b는 본 발명의 기술적 사상의 일 실시예에 따른 PCB기판의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다. 앞서 설명된 도 7a 내지 도 7d와 동일한 공정을 포함함으로 이를 생략하고 설명한다. 이하, 도 1b를 더 참조하여 설명한다.
도 11a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110e)의 제조방법은 절연 기판(112), 제 1 절연 접착 시트(116a), 및 제 2 절연 접착 시트(116b)를 관통하는 단일 관통홀(118a)을 형성하고, 상기 단일 관통홀(118a)을 채우는 단일 유전체(120c)를 형성하는 것을 포함할 수 있다.
상기 단일 유전체(120c)의 상면은 상기 제 1 절연 접착 시트(116a)의 상면과 동일한 레벨이거나 그 이하 일 수 있고, 상기 단일 유전체(120c)의 하면은 상기 제 2 절연 접착 시트(116b)의 하면과 동일한 레벨이거나 그 이하의 레벨 일 수 있다.
상기 단일 유전체(120c)는 원하는 형태로 성형이 가능하고 및 유전상수가 4.3이하인 저 유전물질을 포함할 수 있고, 상기 저 유전 물질은 테플론 수지, 폴리 이미드 수지, 에폭시 수지, 실리콘 수지를 포함할 수 있다.
도 11b 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110e)의 제조방법은 상기 제 1 절연 접착 시트(116a)및 상기 단일 유전체(120c)의 상면에 제 1 절연층(122a)과 제 3 동박 패턴층(124aa)을 형성하고, 상기 제 2 절연 접착 시트(116b)및 상기 단일 유전체(120c)의 하면에 제 2 절연층(122b)과 제 4 동박 패턴층(124ba)을 형성하는 것을 포함할 수 있다.
본 발명의 PCB 제조방법은 상기 제 3 동박 패턴층(124aa)의 상면에 제 1 피복층(SR1)을 형성하고, 상기 제 4 동박 패턴층(124ba)의 하면에 제 2 피복층(SR2)을 형성하는 것을 더 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 다수의 상부 랜드들(160a), 배선들, 및 인덕터(160c)를 포함할 수 있고, 상기 제 4 동박 패턴층(124ba)은 하부 랜드들(160b) 및 접지 수단(160d)을 포함할 수 있다.
상기 단일 유전체(120c)는 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 위치할 수 있다.
도 12a와 도12b는 본 발명의 기술적 사상의 일 실시예에 따른 PCB의 제조공정을 공정 순서에 따라 도시한 공정 단면도이다. 앞서 설명된 도 8a 및 도 8b와 동일한 공정을 포함함으로, 이를 생략하고 설명한다. 이하, 도 1b를 더 참조하여 설명한다.
도 12a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110f)의 제조방법은, 제 1 절연 접착 시트(116a)에 형성된 제 1 관통홀(118ba)에 제 1 유전체(120da)를 형성하고, 제 2 절연 접착 시트(116b)에 형성된 제 2 관통홀(118bb)에 제 2 유전체(120db)를 형성하는 것을 포함 할 수 있다.
상기 제 1 유전체(120da) 및 제 2 유전체(120db)는 원하는 형태로 성형이 가능하고 및 유전상수가 4.3이하인 저 유전물질을 포함할 수 있다. 상기 저 유전 물질은 테플론 수지, 폴리 이미드 수지, 에폭시 수지, 실리콘 수지를 포함할 수 있다.
도 12b 및 도 1b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 PCB(110f)의 제조방법은 상기 제 1 유전체(120da) 및 상기 제 1 절연 접착 시트(116a)의 상면에 제 1 절연층(122a)과 제 3 동박 패턴층(124aa)을 형성하는 것을 포함할 수 있고, 상기 제 2 유전체(120db) 및 상기 제 2 절연 접착 시트(116b)의 하면에 제 2 절연층(122b)과 제 4 동박 패턴층(124ba)을 형성하는 것을 포함할 수 있다.
본 발명의 PCB 제조방법은 상기 제 3 동박 패턴층(124aa)의 상면에 제 1 피복층(SR1)을 형성하고, 상기 제 4 동박 패턴층(124ba)의 하면에 제 2 피복층(SR2)을 형성하는 것을 더 포함할 수 있다.
상기 제 3 동박 패턴층(124aa)은 다수의 상부 랜드들(160a), 배선들, 및 인덕터(160c)를 포함할 수 있고, 상기 제 4 동박 패턴층(124ba)은 하부 랜드들(160b) 및 접지 수단(160d)을 포함할 수 있다.
상기 제 1 유전체(120da) 및 상기 제 2 유전체(120db)는 상기 인덕터(160c)와 상기 접지 수단(160d) 사이에 위치할 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 PCB들을 포함하는 반도체 패키지가 장착된 전자 시스템(300)을 개념적으로 도시한 블록도이다. 도 13을 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 PCB들(110a, 110b, 110c, 110d, 110e, 110f)을 포함하는 반도체 패키지들 중 적어도 하나가 전자 시스템(300)에 적용될 수 있다. 시스템(300)은 바디(Body; 310), 마이크로 프로세서(Micro Processor; 320), 파워 공급 부(Power Supply; 330), 기능 유닛(Functional Unit; 340), 및/또는 디스플레이 컨트롤러(Display Controller; 350)를 포함할 수 있다. 바디(310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로 프로세서(320), 파워 공급 부(330), 기능 유닛(340), 및 디스플레이 컨트롤러(350)는 바디(310) 상에 실장 또는 장착될 수 있다. 바디(310)의 상면 혹은 바디(310)의 외부에 디스플레이 유닛(360)이 배치될 수 있다. 예를 들면, 디스플레이(360)는 바디(310)의 표면 상에 배치되어 디스플레이 컨트롤러(350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 공급 부(330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서(320), 기능 유닛(340), 디스플레이 컨트롤러(350) 등으로 공급할 수 있다. 마이크로 프로세서(320)는 파워 공급 부(330)로부터 전압을 공급받아 기능 유닛(340)과 디스플레이(360)를 제어할 수 있다. 기능 유닛(340)은 다양한 전자 시스템(300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(340)은 다이얼링, 또는 외부 장치(External Apparatus; 370)와의 교신으로 디스플레이(360)로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 응용 실시예에서, 전자 시스템(300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 380)을 통해 외부 장치(370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들 중 적어도 하나는 마이크로 프로세서(320) 및 기능 유닛(340) 중 적어도 어느 하나에 포함될 수 있다.
도 14는 본 발명의 기술적 사상의 일 실시예에 의한 PCB들을 포함하는 반도체 패캐지가 장착된 전자 시스템을 개략적으로 도시한 블록도이다. 도 14를 참조하면, 전자 시스템(400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 PCB들(110a, 110b, 110c, 110d, 110e, 110f)중 적어도 하나를 포함하는 반도체 패키지를 포함할 수 있다. 전자 시스템(400)은 모바일 기기 또는 컴퓨터에 포함될 수 있다. 예를 들어, 전자 시스템(400)은 메모리 시스템(412), 마이크로프로세서(414), 램(416) 및 버스(420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(418)를 포함할 수 있다. 마이크로프로세서(414)는 전자 시스템(400)을 프로그램 및 컨트롤할 수 있다.
마이크로프로세서(414), 램(416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(418)는 전자 시스템(400)으로 데이터를 입력하거나 또는 전자 시스템(400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(412)은 마이크로프로세서(414) 동작용 코드들, 마이크로프로세서(414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 15는 본 발명의 기술적 사상의 일 실시예에 의한 모바일 무선 폰(500)을 개략적으로 도시한 도면이다. 모바일 무선 폰(500)은 태블릿 PC로 이해될 수도 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 PCB들(110a, 110b, 110c, 110d, 110e, 110f)을 포함하는 반도체 패키지는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 플레이어, MP3 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
112: 절연 기판 114aa: 제 1 동박 패턴층
114ba: 제 2 동박 패턴층 116a: 제 1 절연층
116b: 제 2 절연층 122a: 제 1 절연층
122b: 제 2 절연층 SR1: 제 1 피복 수단
SR2: 제 2 피복 수단 160c: 인덕터
160d: 접지 수단

Claims (10)

  1. 절연 기판,
    상기 절연 기판의 상면과 하면에 순차 적층된 동박 패턴층들과 절연 접착 시트들,
    상부 동박 패턴층에 포함되는 인덕터,
    하부 동박 패턴층에 포함되는 접지 수단, 및
    상기 기판 및 절연 접착 시트들을 관통하는 단일 관통홀을 포함하고,
    상기 단일 관통홀은 상기 인덕터와 상기 접지 수단 사이에 위치하는 PCB기판.
  2. 제 1 항에 있어서,
    상기 인덕터는 말굽 형상의 바디, 상기 바디의 일 끝단인 제 1 접속 단자, 및 상기 바디의 타 끝단인 제 2 접속 단자를 포함하는 PCB기판.
  3. 제 1 항에 있어서,
    상기 단일 관통홀을 채우고, 및 속이 빈 단일 중공 유전체를 포함하는 PCB기판.
  4. 제 3 항에 있어서,
    상기 단일 중공 유전체는 유전상수가 4.3 이하인 폴리 이미드 수지, 테플론 수지, 및 실리콘 수지를 포함하는 저 유전물질인 PCB기판.
  5. 제 1 항에 있어서,
    상기 단일 관통홀을 채우는 단일 유전체를 더 포함하는 PCB 기판.
  6. 제 1 항에 있어서,
    상기 접지 수단과 상기 단일 관통홀의 사이 및, 상기 인덕터와 상기 단일 관통홀의 사이에 절연층을 더 포함하는 PCB 기판.
  7. 제 6 항에 있어서,
    상기 절연층은 프리 프레그와 폴리 이미드 필름을 포함하는 PCB 기판.
  8. 절연 기판,
    상기 절연 기판의 상면과 하면에 순차 적층된 동박 패턴층들과 절연 접착 시트들,
    상부 동박 패턴층에 포함되는 인덕터,
    하부 동박 패턴층에 포함되는 접지 수단,
    상기 인덕터와 근접한 절연 접착 시트를 관통하는 제 1 관통홀, 및
    상기 접지 수단과 근접한 절연 접착 시트를 관통하는 제 2 관통홀을 포함하고,
    상기 제 1 관통홀과 제 2 관통홀은 상기 인덕터와 상기 접지 수단 사이에 위치하는 PCB 기판.
  9. 제 8 항에 있어서,
    상기 제 1 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 1 중공 유전체(first hollow insulation body) 및 상기 제 2 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 2 중공 유전체(second hollow insulation body)를 포함하는 PCB기판.
  10. 제 8항에 있어서,
    상기 제 1 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 1 유전체 및 상기 제 2 관통홀을 채우고 및 4.3 이하의 유전상수를 가지는 제 2 유전체를 포함하는 PCB기판.
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