JP2006190926A - チップ内蔵型プリント回路基板およびその製造方法 - Google Patents

チップ内蔵型プリント回路基板およびその製造方法 Download PDF

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Abstract

【課題】能動素子および受動素子などのチップが内蔵される多層プリント回路基板で一括積層によって基板層を積層すると同時に、層間を電気的に接続させることにより、工数を画期的に減らすことが可能な多層プリント回路基板の製造方法を提供する。
【解決手段】一面または両面に回路パターンが形成された回路層を準備する段階と、導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、チップを挿入する空洞が形成されたＣＣＬを準備する段階と、絶縁材および銅箔からなる材料層を準備する段階と、前記絶縁層上に前記回路層、絶縁層、チップ、ＣＣＬおよび材料層を予備積層する段階と、前記基板を加圧して前記チップと前記回路層の回路パターンおよび前記材料層の銅箔とを前記ビアホールを介して接続させる段階とを含む。
【選択図】図７ａ

Description

本発明は、チップ内蔵型プリント回路基およびその製造方法に係り、より具体的には、チップが内蔵された中心層と、前記中心層の一面または両面に積層され、導電性インクの充填された貫通孔を含む絶縁層と、前記絶縁層上に積層され、前記貫通孔を介して前記中心層のチップと電気的に接続される回路パターンおよびビアホールが形成された回路層とからなるチップ内蔵型プリント回路基板およびその製造方法に関するものである。
本発明に係るプリント回路基板の製造方法では、一般的な回路を含む回路層を形成した後、硬化樹脂層および未硬化樹脂層からなる原資材に垂直方向にビアホールを加工する。その後、メッキ工程なしで前記ビアホール内に導電性インクを充填し、前記原資材上に受動素子または能動素子を載置し、他の回路層および絶縁層を一度に加熱、加圧することにより、多層プリント回路基板を製造する。
最近、電子産業の発達に伴う電子製品の小型化および高機能化の要求に対応するために、電子産業の技術は、抵抗、キャパシタ、ＩＣ(integrated circuit)などを基板に挿入する方向に発展している。
現在まで大部分のプリント回路基板ＰＣＢの表面には一般的な個別チップ抵抗(Discrete Chip Resistor)または一般的な個別チップキャパシタ(Discrete Chip Capacitor)を実装しているが、最近、抵抗またはキャパシタなどのチップを内蔵したプリント回路基板が開発されている。
このようなチップ内蔵型プリント回路基板技術とは、新しい材料（物質）と工程を用いて基板の外部あるいは内層に抵抗またはキャパシタなどのチップを挿入して既存のチップ抵抗およびチップキャパシタの役割を代替する技術をいう。
言い換えれば、チップ内蔵型プリント回路基板は、基板自体の内層或いは外部のチップ、たとえばキャパシタが埋め込まれている形態であって、基板自体の大きさを問わず、チップがプリント回路基板の一部分に統合してあればこれを「チップ内蔵型」といい、このような基板をチップ内蔵型プリント回路基板(Embedded Chip PCB)という。
このようなチップ内蔵型プリント回路基板の最も重要な特徴は、チップがプリント回路基板の一部分として本来備えられているため、基板の表面に実装する必要がないことにある。
一方、現在までのチップ内蔵型プリント回路基板技術は、大きく３種の方法に分類できる。
第一に、重合体キャパシタペーストを塗布し、熱硬化、すなわち乾燥させてキャパシタを実現する重合体厚膜型(Polymer Thick Film Type)キャパシタを実現する方法がある。この方法は、プリント回路基板の内層に重合体キャパシタペーストを塗布し、これを乾燥させた後、電極を形成するように銅ペーストをプリントおよび乾燥させることにより、内蔵型キャパシタを製造する。
第二に、セラミック充填感光性樹脂(Ceramic Filled photo-dielectric resin)をプリント回路基板にコーティングして個別内蔵型キャパシタ(embedded discrete type capacitor)を実現する方法であって、米国のモトローラ（Motorola）社が関連特許技術を保有している。この方法は、セラミック粉末含有の感光性樹脂を基板にコートした後、銅箔(copper foil)を積層させてそれぞれの上部電極および下部電極を形成し、その後回路パターンを形成し、感光性樹脂をエッチングして個別キャパシタを実現する。
第三に、プリント回路基板の表面に実装されたデカップリングキャパシタ(Decoupling capacitor)を代替することができるよう、プリント回路基板の内層にキャパシタンス特性を有する別途の誘電層を挿入してキャパシタを実現する方法であって、米国サンマイナ（Ｓａｎｍｉｎａ）社が関連特許技術を保有している。この方法は、プリント回路基板の内層に電源電極および接地電極からなる誘電層を挿入して電源分散型デカップリングキャパシタ(Power distributed decoupling capacitor)を実現している。
一方、電子製品の様々な機能と優れた性能を満足するために、部品の速度は引き続き増加しており、部品の速度を向上させるために、パッケージのボンディング方式もリードフレーム、ワイヤボンディング、ピン型(Pin Type)のボンディング方式から小さいサイズのボール型ボンディング(Ball Type Bonding)方式、フリップチップボンディング(Flip-Chip Bonding)方式に変化している。
現在、フリップチップボンディング方式を採用する高速製品、すなわちＣＰＵ或いはグラフィックチップセット(Graphic Chip Set)の場合、クロックが２ＧＨｚ以上の速度で動作している。
このようなＣＰＵまたはチップセットの場合、短い信号立ち上り時間、さらに多くの電流を要求し、高速で動作するために、ＩＣおよびフリップチップパッケージ、メインボードとの信号線間隔が引き続き短くなるように設計されている。
しかし、このように部品の速度が速くなるほど電源供給配線に電圧動揺(Voltage Fluctuation)が発生し、結果としてＳＳＮ(Simultaneous Switching Noise)或いはＤｅｌｔａ−Ｉ（ΔＩ）という高周波雑音が段々大きく発生する。
このようなＳＳＮを減らすためには、素子の動作に必要な電流とスイッチング速度が変えられないときには、電源供給配線のインダクタンスを減らすことが最も効果的な方法であり、電源供給配線の電圧動揺を減らすためには、デカップリングキャパシタ(Decoupling Capacitor)を使用する。
電源供給配線にはデカップリングチップキャパシタ(Decoupling Chip Capacitor)を設置して回路のスイッチングに必要な電流を直接供給することにより、電源供給配線の有するインダクタンスを遮蔽させて電圧降下(Voltage Drop)効果を著しく低めるとともにＳＳＮを減らすことができる。
図１ａ〜図１ｆは従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図であって、特許文献１に開示されている。
図１ａに示すように、絶縁層１に空洞３を加工し、導通孔２を形成した後、導通孔２の内部に導電性インクを充填させる。
図１ｂに示すように、保護フィルム６上に、一般的な回路形成段階を経て所定のパターンを含む回路４を形成し、図１ｃに示すように、所定のパターンを含む回路４上に電気素子５を実装させる。
その後、図１ｄに示すように、導電性インクの充填された導通孔２の表面と所定のパターンを含む回路４とを一致するように接合し、図１ｅに示すように、保護フィルム６を除去する。
次いで、図１ｆに示すように、所定のパターンを含む回路９、および導電性インクの充填されたビアホール１１を含む回路層７、８を形成した後、中心絶縁層１の両面に回路層７、８を積層する。
図２ａ〜図２ｄは従来の第２実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図であって、特許文献１に開示されている。
図２ａに示すように、所定のパターンで形成された回路２２および導通孔２１を含む回路層２０を形成する。図２ｂに示すように、所定のパターンで形成された回路２２上に電気素子２３を実装させる。
その後、図２ｃに示すように、中心層２５に空洞を加工した後、所定の回路パターン２６および導通孔２７を形成して回路層２０上に積層し、図２ｄに示すように、中心層２５上に、所定のパターンで形成された回路２９および導通孔３０を含む回路層２８を形成して積層する。
上述した第１実施例および第２実施例に係る従来の技術では、中心層において電気素子と絶縁層との間に余白が多くて空間を大きく占めるという問題点があった。
また、第１実施例および第２実施例に係る従来の技術では、チップと銅箔間の空間が広くて放熱の効果を得ることができないという問題点があった。
次に、図３ａは従来の第３実施例に係るチップ内蔵型プリント回路基板の積層時の様子を概略的に示す断面図、図３ｂ〜図３ｆは図３ａのコア形成工程の流れを示す断面図であって、特許文献２に開示されている。
図３ａに示すように、下部回路層は、所定のパターンで形成された回路３および放熱パターン６を含むフィルム８からなっている。ここで、放熱パターン６上に導電性インク９を充填する。
次に、中心層は、フィルム８に空洞を加工した後、所定のパターンで形成された回路３および導通孔８ａを形成して積層する。ここで、フィルム８は電気素子５の厚さに合う層数を準備する。
最終的に、上部回路層は、所定のパターンで形成された回路３および導通孔８ａを含むフィルム８を形成した後、電気素子５の挿入された中心層に回路層を一括的に積層する。
図３ｂに示すように、各層のコア形成段階は、まずフィルム８上に銅箔層１０を積層する。
次いで、図３ｃに示すように、フィルム８上の銅箔層１０は一般的な回路形成段階を経て回路３を形成し、フィルム８の下部には保護フィルム１１を塗布する。
その後、図３ｄに示すように、上部の回路３に対応する部分のフィルム８および保護フィルム１１に導通孔８ａを形成し、図３ｅに示すように、形成された導通孔８ａの内部に導電性インク９を充填させる。
最終的に、図３ｆに示すように、保護フィルム１１を除去する。
上述した第３実施例に係る従来の技術では、一括的に積層するとき、導電性インクの充填されたビアホールをチップに接合させるので、各層間の位置合わせを精密に行うことができないという問題点があった。
また、放熱パターンを用いて放熱することにより、放熱パターンの放出通路の大きさだけ高密度回路形成の際に制約を受けるという問題点があった。
特開２００４−７００６号公報 特開２００４−１５３０８４号公報
そこで、本発明はこのような問題点に鑑みてなされたもので、その目的とするところは、能動素子および受動素子などのチップが内蔵される多層プリント回路基板で一括積層によって基板層を積層すると同時に、層間を電気的に接続させることにより、工数を画期的に減らすことが可能な多層プリント回路基板の製造方法を提供することにある。
また、本発明の他の目的は、多層プリント回路基板に内蔵されるチップの位置を固定して圧着工程途中でもチップが動かないようにすることにより、より信頼性の高い多層プリント回路基板の製造方法を提供することにある。
上記課題を解決するために、本発明の一実施例に係るチップ内蔵型プリント回路基板の製造方法は、一面または両面に回路パターンが形成された回路層を準備する段階と、導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、チップを挿入する空洞が形成された銅張積層体（以下、ＣＣＬ(copper clad laminate)ともいう）を準備する段階と、絶縁材および銅箔からなる材料層を準備する段階と、前記絶縁層上に前記回路層、絶縁層、チップ、ＣＣＬおよび材料層を予備積層する段階と、前記基板を加圧して前記チップと前記回路層の回路パターンおよび前記材料層の銅箔とを前記ビアホールを介して接続させる段階とを含むことを特徴とする。
また、本発明の他の実施例に係るチップ内蔵型プリント回路基板の製造方法は、一面または両面に回路パターンが形成された回路層を形成する段階と、導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、未硬化樹脂層および銅箔からなる材料層を準備する段階と、前記導電性インクの充填された部分にチップを予備積層する段階と、前記絶縁層上に前記回路層、材料層を予備積層する段階と、前記基板を加圧して前記チップと前記回路層の回路パターンとを前記ビアホールを介して接続させ、前記チップを前記材料層の未硬化樹脂層に挿入させる段階とを含むことを特徴とする。
また、本発明の別の実施例に係るチップ内蔵型プリント回路基板の製造方法は、チップの内蔵された中心層を形成する段階と、導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、回路パターンおよびビアホールの形成された回路層を形成する段階と、前記中心層、絶縁層および回路層を予備積層する段階と、前記基板を加圧して前記中心層のチップと前記回路層の回路パターンおよびビアホールとを前記ビアホールを介して接続させる段階とを含むことを特徴とする。
また、本発明の別の実施例に係るチップ内蔵型プリント回路基板は、チップを内蔵した中心層と、前記中心層の一面または両面に積層され、導電性インクの充填された貫通孔を含む絶縁層と、前記絶縁層上に積層され、前記貫通孔を介して前記中心層のチップと電気的に接続される回路パターンおよびビアホールが形成された回路層とを含むことを特徴とする。
本発明の多層プリント回路基板の製造方法によれば、能動素子および受動素子などのチップが内蔵される多層プリント回路基板で一括積層によって基板層を積層すると同時に層間を電気的に接続させることにより、工数を画期的に減らすことができる。
また、本発明の多層プリント回路基板の製造基板によれば、多層プリント回路基板に内蔵されるチップの位置を固定して圧着工程途中でもチップが動かないようにすることにより、より信頼性の高い多層プリント回路基板の製造方法を提供することができる。
以下に添付図面を参照しながら、本発明に係る実施例をより詳細に説明する。
（第１実施例）
図４ａ〜図４ｄは本発明の第１実施例に係る回路層形成段階の流れを示す断面図である。
図４ａに示すように、絶縁樹脂層１０１の両面に銅箔層１０２ａ、１０２ｂが形成された銅張積層体（CCL）を準備する。
ここで、絶縁樹脂層１０１の両面に銅箔層１０２ａ、１０２ｂが形成されたＣＣＬとしては、その用途によって、ガラス／エポキシＣＣＬ、耐熱樹脂ＣＣＬ、紙／フェノールＣＣＬ、高周波用ＣＣＬ、フレキシブルＣＣＬ、複合ＣＣＬなどを使用することができる。
次に、図４ｂに示すように、ＣＣＬの両面にエッチングレジスト１０３を塗布し、露光現象によってエッチングレジストパターンを形成する。エッチングレジスト１０３としてはドライフィルムを使用することができる。選択的に、エッチングレジストとして液体状態の感光材を噴霧することもできる。この方式は、ドライフィルムより薄く塗布することができるので、より微細な回路パターンを形成することができるという利点がある。基板の表面に凸凹がある場合、これをならして均一な表面を形成することができるという利点もある。
図４ｃに示すように、基板の一面の銅箔層１０２ａにエッチングを行って回路パターンを形成する。
図４ｄに示すように、エッチングレジスト１０３を剥離すれば、一面に回路パターンが形成された回路層１０４が形成される。
図５ａ〜図５ｅは本発明の第１実施例に係る絶縁層を形成する方法を示す。
図５ａに示すように、硬化樹脂層２０１、未硬化樹脂層２０２および保護フィルム２０３からなる原資材を準備する。硬化樹脂層２０１はＣステージ（C-stage）状態の樹脂からなり、未硬化樹脂層２０２はＢステージ（B-stage）状態の樹脂層であって、熱を加えると、硬化してＣステージになる。保護フィルム２０３は、除去可能な接着式フィルムであって、後述するように、導電性インクの突出高さを確保することが可能な所定の厚さを持たなければならない。
その後、図５ｂに示すように、原資材にビアホールＡを加工する。ビアホールＡは、層間を電気的に接続させるためのもので、層間導通のための箇所に形成する。また、本発明では、後述するチップの接続パッドに該当する箇所にもビアホールＡを形成しなければならない。ビアホールＡの形成には、微細かつ精密なビアホールＡ加工のためにレーザドリリングが好ましいが、ＣＮＣドリリングを使用してもよい。
図５ｃにおいて、ビアホールＡに導電性インクを充填する。充填方法としてはスキージ(squeegee)で導電性インクをビアホールＡに押し込む方式が好ましい。ビアホールＡに充填された導電性インクによって層間に電気的接続が行われる。
図５ｃに示すように、ビアホールＡに導電性インクを充填すると、保護フィルム２０３の外へ導電性インクがはみ出す。はみ出した部分は、以後の製造における精密度を低下させるうえ、信頼性の問題があるので、図５ｄに示すように、研磨加工によって除去して表面を滑らかにすることが好ましい。
図５ｅに示すように、表面の保護フィルム２０３を除去すると、絶縁層２０４が完成されるし、絶縁層２０４の表面には保護フィルム２０３の厚さだけ導電性インクが外部に突出する。したがって、前述したように、表面の保護フィルム２０３は、導電性インクの突出高さを確保することが可能なものを使用しなければならない。突出した導電性インクは、他の層またはチップとの電気接続部位に密着して電気接続の信頼度を高める役割を果たす。このように完成した絶縁層２０４は、受動素子または能動素子などのチップが実装される。
一方、前記工程と別個の工程により、図６のように絶縁材２０６の一面または両面に銅箔層２０５が積層されているＣＣＬにチップ挿入用空洞Ｂを形成し、チップの挿入される中心層２０７を形成する。
空洞Ｂは、機械的ドリリングまたはパンチングによって形成することが好ましい。レーザドリリングによって加工することも可能であるが、この場合は、銅箔層２０５の中でも空洞Ｂに該当する部分をエッチングによって除去し、絶縁材２０６にはレーザを照射して、空洞Ｂに該当する部分を除去する。
その後、後述するようにこれらの層、回路層および絶縁層を一括積層する過程が続く。図７ａ〜図７ｆは本発明の第１実施例に係る一括積層過程を示す。
図７ａに示すように、絶縁層２０４の突出した導電性インクの適切な位置に能動素子２１０および受動素子２１１を載置する。この際、能動素子２１０の電気接続パッド２１２と受動素子２１１の接続パッド２１３がそれぞれ導電性インクの突出部と正確に接続されるようにしなければならない。
また、図６を参照して説明した空洞Ｂ付き中心層２０７、図４ａ〜図４ｈに示された方法で形成した回路層１０４および片面ＣＣＬ２０９を図７ａに示したように配置する（予備積層）。片面ＣＣＬ２０９は絶縁材２１６とその上に積層された銅箔層２１５とから構成される。
次いで、図７ｂに示すように、両面から加圧してこれらの基板を積層する。加圧によって、能動素子２１０および受動素子２１１はそれぞれ中心層の空洞Ｂに挿入され、絶縁層２０４の導電性インクの突出部はそれぞれ能動素子２１０および受動素子２１１の接続パッド２１２、２１３と回路層１０４の回路パターン１０２ａに接続される。したがって、絶縁層２０４の導電性インクを介して能動素子２１０および受動素子２１１と回路パターン１０２ａとが接続される。
図７ｃに示すように、外層にレーザ加工によってビアホール２１７ａ、２１７ｂを形成する。
図７ｄに示すように、メッキによって外層にメッキ層２１８ａ、２１８ｂを形成すると同時にビアホール２１７ａ、２１７ｂを充填して基板外層の銅箔層１０２ｂ、２１５と内層回路を連結させる。
図７ｅに示すように、外層の銅箔層１０２ｂ、２１５に回路パターンを形成する。回路パターンを形成する方法は、外層にドライフィルムなどのエッチングレジストを塗布し、露光および現像によってエッチングレジストパターンを形成する後、エッチングを行えばよい。
選択的に、片面ＣＣＬ２０９を積層する前にＣＣＬ２０９の銅箔層２１５に予め回路パターンを形成し、また一面に回路パターンが形成された回路層１０４の代わりに、両面回路パターンが形成されたものを使用すると、外層に回路パターンを形成する工程を省略することができる。
図７ｆに示すように、外層の所定の部分に回路パターンを保護するために、半田レジスト２１９ａ、２１９ｂを塗布する。
（第２実施例）
図８ａ〜図８ｆは本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。
図８ａに示すように、絶縁層２０４に突出した導電性インク上に適切に能動素子２１０および受動素子２１１を設ける。この際、能動素子２１０の電気接続パッド２１２と受動素子２１１の接続パッド２１３がそれぞれ導電性インクの突出部と正確に接続されるようにしなければならない。
図５ａ〜図５ｅを参照して説明した方法で製造した絶縁層２０４に、図４ａ〜図４ｈに説明した方式で形成した回路層２０８、および銅箔層２２１と未硬化樹脂２２０からなる材料層２２３を図８ａに示すように配置する。未硬化樹脂２２０は、Ｂ−ｓｔａｇｅ状態の樹脂層であって、熱を加えるとＣ−ｓｔａｇｅ状態に硬化する。
図８ｂに示すように、基板の両面から加熱、加圧する。この際、チップ２１０、２１１はＢ−ｓｔａｇｅ状態の未硬化樹脂２２０内に押し込まれ、未硬化樹脂２２０は加えられる熱によって硬化する。また、絶縁層２０４の導電性インクの突出部は、能動素子２１０および受動素子２１１の接続パッド２１２、２１３と回路層２０８の回路パターン２１４ａに接続される。したがって、導電性インクを介して能動素子２１０および受動素子２１１と回路パターン２１４ａとが接続される。
図８ｃに示すように、外層にレーザ加工によってビアホール２１７ａ、２１７ｂを形成する。
図８ｄに示すように、メッキによってビアホール２１７ａ、２１７ｂを充填し、基板外層の銅箔層２１４ｂ、２２１と内層回路を連結させる。
図８ｅに示すように、ドライフィルムを塗布した後、エッチングレジストパターンを形成した後、エッチングを行って外層の銅箔層２１４ｂ、２２１に回路パターンを形成する。
図８ｆに示すように、外層の所定の部分に回路パターンの保護のために半田レジスト２１９ａ、２１９ｂを塗布する。
（第３実施例）
図９ａ〜図９ｆは本発明の第３実施例に係る中心層の製造方法を示す断面図である。
図９ａは、ＦＲ−４等からなる絶縁材３０１の両面に銅箔層３０２が積層されているＣＣＬ３０３を示す。
図９ｂに示すように、ＣＣＬ３０３に空洞Ｃを形成し、基板の一面に粘着シート３０４を接着する。ＣＣＬ３０３に空洞Ｃを形成するために、ＣＣＬ３０３の銅箔層３０２はエッチングによって除去し、ＣＣＬ３０３の絶縁材３０１をレーザによって除去する。
図９ｃに示すように、メッキによってメッキ層３０５を形成し、粘着シート３０４を除去する。
図９ｄに示すように、基板の両面に感光性エッチングレジストのドライフィルム３０６を塗布し、露光および現像工程によってエッチングレジストパターンを形成する。
図９ｅに示すように、エッチングによってメッキ層３０５の所定の部分３０７を除去して回路パターンを形成する。
図９ｆに示すように、剥離液でドライフィルム３０６を除去すると、能動素子または受動素子などのチップが挿入される空洞を有する場合、両面に回路パターンが形成された中心層３０８が形成される。
その後、図１０ａ〜図１０ｃに示した一括積層工程によって中心層３０８の両面に追加的な層を積層する。
図１０ａに示すように、図９ａ〜図９ｆによって形成した中心層３０８の空洞Ｃに能動素子３０９および受動素子３１０などのチップを挿入し、中心層３０８の両面に、図５ａ〜図５ｅに示した方法によって形成した絶縁層３１３ａ、３１３ｂを設け、その上に両面に回路パターン３１５ａ、３１５ｂが形成されている回路層３１４ａ、３１４ｂを設ける。
絶縁層３１３ａのビアホールは、能動素子３０９および受動素子３１０の各パッド３１１、３１２に接続できる位置に形成され、その内部には導電性インクが充填されている。したがって、能動素子３０９および受動素子３１０は、圧着工程後に導電性インクを介して回路層３１４ａの回路パターン３１５ａと電気的に接続される。
次に、図１０ｂに示すように、基板に熱を加えると同時に、圧着して一括積層する。この際、絶縁層３１３ａ、３１３ｂの導電性インクの突出部分は、それぞれ能動素子３０９および受動素子３１０の電極パッド３１１、３１２および回路層３１４ａ、３１４ｂの回路パターン３１５ａ、３１５ｂに押圧されながら、これらを電気的に接続させる。
選択的に、回路層３１４ａ、３１４ｂの一面にのみ回路パターンを形成し、積層が完了した後、外層銅箔３１６ａ、３１６ｂに回路パターンを形成する工程を別途に行うことも可能である。
本実施例では、圧着工程の際に能動素子３０９および受動素子３１０が中心層３０８の空洞Ｃに既に挿入されて固定されているので、能動素子３０９および受動素子３１０が圧着工程によって元の位置から外れることを予め防止することができる。すなわち、絶縁層３１３ａ、３１３ｂの突出した導電性インクが能動素子３０９および受動素子３１０の電極パッド３１１、３１２および回路パターン３１５ａ、３１５ｂに正確に接続できる。
その後、図１０ｃに示すように、基板を保護するために基板の外層の所定の部分に半田レジスト３１７をプリントすると、基板の内部に能動素子３０９および受動素子３１０などのチップが挿入されている多層プリント回路基板が完成される。
以上、本発明を実施例によって説明したが、本発明は前記実施例に限定されるものではなく、本発明の範囲から逸脱することなく様々な変形が可能である。本発明の範囲は特許請求の範囲の解釈によってのみ限定される。
従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第１実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第２実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第２実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第２実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第２実施例に係るチップ内蔵型プリント回路基板の製造方法の流れを示す断面図である。 従来の第３実施例に係るチップ内蔵型プリント回路基板の積層時の様子を概略的に示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 図３ａのコア形成工程の流れを示す断面図である。 本発明の第１実施例に係る回路層形成段階の流れを示す断面図である。 本発明の第１実施例に係る回路層形成段階の流れを示す断面図である。 本発明の第１実施例に係る回路層形成段階の流れを示す断面図である。 本発明の第１実施例に係る回路層形成段階の流れを示す断面図である。 本発明の第１実施例に係る絶縁層を形成する方法を示す断面図である。 本発明の第１実施例に係る絶縁層を形成する方法を示す断面図である。 本発明の第１実施例に係る絶縁層を形成する方法を示す断面図である。 本発明の第１実施例に係る絶縁層を形成する方法を示す断面図である。 本発明の第１実施例に係る絶縁層を形成する方法を示す断面図である。 チップ挿入用空洞Ｂが形成された中心層を示す断面図である。 本発明の第１実施例に係る一括積層過程を示す断面図である。 本発明の第１実施例に係る一括積層過程を示す断面図である。 本発明の第１実施例に係る一括積層過程を示す断面図である。 本発明の第１実施例に係る一括積層過程を示す断面図である。 本発明の第１実施例に係る一括積層過程を示す断面図である。 本発明の第１実施例に係る一括積層過程を示す断面図である。 本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。 本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。 本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。 本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。 本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。 本発明の第２実施例に係るプリント回路基板の製造方法を示す断面図である。 本発明の第３実施例に係る中心層の製造方法を示す断面図である。 本発明の第３実施例に係る中心層の製造方法を示す断面図である。 本発明の第３実施例に係る中心層の製造方法を示す断面図である。 本発明の第３実施例に係る中心層の製造方法を示す断面図である。 本発明の第３実施例に係る中心層の製造方法を示す断面図である。 本発明の第３実施例に係る中心層の製造方法を示す断面図である。 本発明の第３実施例に係る一括積層過程を示す断面図である。 本発明の第３実施例に係る一括積層過程を示す断面図である。 本発明の第３実施例に係る一括積層過程を示す断面図である。
符号の説明
１０１ 絶縁樹脂層
１０２ａ、１０２ｂ 銅箔層
１０３ エッチングレジスト
１０４ 回路層
２０１ 硬化樹脂層
２０２ 未硬化樹脂層
２０３ 保護フィルム
２０４ 絶縁層
２０５ 銅箔層
２０６ 絶縁材
２０７ 中心層
２０８ 回路層
２０９ 片面ＣＣＬ
２１０ 能動素子
２１１ 受動素子
２１２、２１３ 接続パッド
２１４ａ 回路パターン
２１４ｂ、２１５ 銅箔層
２１６ 絶縁材
２１７ａ、２１７ｂ ビアホール
２１８ａ、２１８ｂ メッキ層
２１９ａ、２１９ｂ 半田レジスト
２２０ 未硬化樹脂層
２２１ 銅箔層
２２３ 材料層
３０１ 絶縁材
３０２ 銅箔層
３０３ ＣＣＬ
３０４ 粘着シート
３０５ メッキ層
３０６ ドライフィルム
３０７ エッチングによって除去される部分
３０８ 中心層
３０９ 能動素子
３１０ 受動素子
３１１、３１２ 接続パッド
３１３ａ、３１３ｂ 絶縁層
３１４ａ、３１４ｂ 回路層
３１５ａ、３１５ｂ 回路パターン
３１６ａ、３１６ｂ 外層銅箔
３１７ 半田レジスト

Claims (16)

  1. 一面または両面に回路パターンが形成された回路層を準備する段階と、
    導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、
    チップ挿入用空洞の形成された銅張積層体を準備する段階と、
    絶縁材および銅箔からなる材料層を準備する段階と、
    前記絶縁層上に前記回路層、絶縁層、チップ、銅張積層体および材料層を予備積層する段階と、
    前記基板を加圧して前記チップと前記回路層の回路パターンおよび前記材料層の銅箔とを前記ビアホールを介して接続させる段階とを含むことを特徴とする、チップ内蔵型プリント回路基板の製造方法。
  2. 前記絶縁層を形成する段階は、
    硬化樹脂層、前記硬化樹脂層の両面に塗布された未硬化樹脂層、および前記未硬化樹脂層上に塗布された保護フィルムからなる基板を準備する段階と、
    前記基板の所定の位置にビアホールを形成する段階と、
    前記ビアホールに導電性インクを充填する段階と、
    前記保護フィルムを除去する段階とを含むことを特徴とする請求項１記載のチップ内蔵型プリント回路基板の製造方法。
  3. 前記ビアホールに導電性インクを充填する段階は、
    前記基板の両面を研磨加工する段階を含むことを特徴とする請求項２記載のチップ内蔵型プリント回路基板の製造方法。
  4. 前記基板の外郭層にビアホールおよび回路パターンを形成する段階をさらに含むことを特徴とする請求項１記載のチップ内蔵型プリント回路基板の製造方法。
  5. 一面または両面に回路パターンが形成された回路層を形成する段階と、
    導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、
    未硬化樹脂層および銅箔からなる材料層を準備する段階と、
    前記導電性インクの充填された部分にチップを予備積層する段階と、
    前記絶縁層上に前記回路層、材料層を予備積層する段階と、
    前記基板を加圧して前記チップと前記回路層の回路パターンとを前記ビアホールを介して接続させ、前記チップを前記材料層の未硬化樹脂層に挿入させる段階とを含むことを特徴とする、チップ内蔵型プリント回路基板の製造方法。
  6. 前記絶縁層を形成する段階は、
    硬化樹脂層、前記硬化樹脂層の両面に塗布された未硬化樹脂層、および前記未硬化樹脂層上に塗布された保護フィルムからなる基板を準備する段階と、
    前記基板の所定の位置にビアホールを形成する段階と、
    前記ビアホールに導電性インクを充填する段階と、
    前記保護フィルムを除去する段階とを含むことを特徴とする請求項５記載のチップ内蔵型プリント回路基板の製造方法。
  7. 前記ビアホールに導電性インクを充填する段階は、
    前記基板の両面を研磨加工する段階を含むことを特徴とする請求項６記載のチップ内蔵型プリント回路基板の製造方法。
  8. 前記基板の外郭層にビアホールおよび回路パターンを形成する段階をさらに含むことを特徴とする請求項５記載のチップ内蔵型プリント回路基板の製造方法。
  9. チップの内蔵された中心層を形成する段階と、
    導電性インクの充填されたビアホールを含む絶縁層を形成する段階と、
    回路パターンおよびビアホールの形成された回路層を形成する段階と、
    前記中心層、絶縁層および回路層を予備積層する段階と、
    前記基板を加圧して前記中心層のチップと前記回路層の回路パターンおよびビアホールとを前記ビアホールを介して接続させる段階とを含むことを特徴とする、チップ内蔵型プリント回路基板の製造方法。
  10. チップの内蔵された中心層を形成する段階は、
    硬化樹脂層に空洞を形成する段階と、
    前記空洞にチップを挿入する段階と、
    前記基板の両面に未硬化樹脂層および保護フィルムを塗布する段階と、
    前記未硬化樹脂層および保護フィルムに多数のビアホールを形成する段階と、
    前記ビアホールに導電性インクを充填する段階と、
    前記保護フィルムを除去する段階とを含むことを特徴とする請求項９記載のチップ内蔵型プリント回路基板の製造方法。
  11. 前記導電性インクを充填する段階は、
    外部に突出した導電性インクを研磨加工する段階を含むことを特徴とする請求項１０記載のチップ内蔵型プリント回路基板の製造方法。
  12. 前記導電性インクを充填する段階は、
    前記多数のビアホール内に、前記加圧する段階中にエアを排出する機能を有するビアホール以外のビアホールにのみ導電性インクを充填する段階を含むことを特徴とする請求項１０記載のチップ内蔵型プリント回路基板の製造方法。
  13. 前記回路層を形成する段階は、
    ビアホールを形成する段階と、
    回路パターンを形成する段階とを含むことを特徴とする請求項９記載のチップ内蔵型プリント回路基板の製造方法。
  14. チップを内蔵した中心層と、
    前記中心層の方面または両面に積層され、導電性インクの充填された貫通孔を含む絶縁層と、
    前記絶縁層上に積層され、前記貫通孔を介して前記中心層のチップと電気的に接続される回路パターンおよびビアホールが形成された回路層とを含むことを特徴とするチップ内蔵型プリント回路基板。
  15. 前記絶縁層は、硬化樹脂層および未硬化樹脂層を含むことを特徴とする請求項１４記載のチップ内蔵型プリント回路基板。
  16. 前記チップは受動素子または能動素子を含むことを特徴とする請求項１４記載のチップ内蔵型プリント回路基板。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100733248B1 (ko) * 2005-09-02 2007-06-27 삼성전기주식회사 인쇄회로기판의 패턴 형성 장치 및 인쇄회로기판 제조방법
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
KR100780961B1 (ko) * 2006-10-02 2007-12-03 삼성전자주식회사 리워크가 가능한 수동소자 내장형 인쇄회로기판 및 그제조방법과 반도체 모듈
KR100807472B1 (ko) * 2006-11-29 2008-02-25 삼성전기주식회사 인쇄회로기판의 제조방법
DE102006061248B3 (de) 2006-12-22 2008-05-08 Siemens Ag Leiterplatte mit einem Hochfrequenzbauelement
KR100888562B1 (ko) 2007-02-27 2009-03-12 대덕전자 주식회사 능동소자 내장형 인쇄회로기판 제조 방법
CN101281894B (zh) * 2007-04-02 2012-01-18 欣兴电子股份有限公司 半导体组件承载结构及其叠接结构
TWI353661B (en) * 2007-04-09 2011-12-01 Unimicron Technology Corp Circuit board structure capable of embedding semic
US7886437B2 (en) * 2007-05-25 2011-02-15 Electro Scientific Industries, Inc. Process for forming an isolated electrically conductive contact through a metal package
KR101553414B1 (ko) * 2007-07-03 2015-09-15 파나소닉 주식회사 반도체 장치와 그 제조 방법 및 화상 표시 장치
KR100849410B1 (ko) 2007-07-23 2008-07-31 삼성전기주식회사 캐패시터 내장형 인쇄회로기판의 제조방법
KR100920824B1 (ko) * 2007-09-14 2009-10-08 삼성전기주식회사 인쇄회로기판 및 전자기 밴드갭 구조물의 제조방법
KR20090117237A (ko) * 2008-05-09 2009-11-12 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조방법
KR100963199B1 (ko) 2008-06-11 2010-06-14 전자부품연구원 능동 소자 칩 내장형 기판 및 그의 제조 방법
KR100996914B1 (ko) * 2008-06-19 2010-11-26 삼성전기주식회사 칩 내장 인쇄회로기판 및 그 제조방법
KR100997524B1 (ko) * 2008-10-28 2010-11-30 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2011035037A (ja) * 2009-07-30 2011-02-17 Sony Corp 回路基板の製造方法および回路基板
JP5631607B2 (ja) * 2009-08-21 2014-11-26 株式会社東芝 マルチチップモジュール構造を有する高周波回路
US20110048777A1 (en) * 2009-08-25 2011-03-03 Chien-Wei Chang Component-Embedded Printed Circuit Board
US8796561B1 (en) * 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
KR101243837B1 (ko) * 2009-10-23 2013-03-20 한국전자통신연구원 다층 배선 연결 구조 및 그의 제조 방법
US20110115069A1 (en) * 2009-11-13 2011-05-19 Serene Seoh Hian Teh Electronic device including a packaging substrate and an electrical conductor within a via and a process of forming the same
US9922955B2 (en) * 2010-03-04 2018-03-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming package-on-package structure electrically interconnected through TSV in WLCSP
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
KR101155624B1 (ko) * 2010-09-24 2012-06-13 주식회사 심텍 임베디드 인쇄회로기판 및 제조방법
US8844125B2 (en) 2011-01-14 2014-09-30 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask and related devices
CN102159028B (zh) * 2011-03-15 2012-12-05 珠海元盛电子科技股份有限公司 一种用于制作银行卡图案的挠性印刷电路板的制作方法
CN102740608A (zh) * 2011-04-15 2012-10-17 常熟东南相互电子有限公司 组合式电路板及其制造方法
JP5589979B2 (ja) * 2011-07-06 2014-09-17 株式会社豊田自動織機 回路板
US9230899B2 (en) * 2011-09-30 2016-01-05 Unimicron Technology Corporation Packaging substrate having a holder, method of fabricating the packaging substrate, package structure having a holder, and method of fabricating the package structure
US8658473B2 (en) * 2012-03-27 2014-02-25 General Electric Company Ultrathin buried die module and method of manufacturing thereof
US9190389B2 (en) 2013-07-26 2015-11-17 Infineon Technologies Ag Chip package with passives
US9070568B2 (en) * 2013-07-26 2015-06-30 Infineon Technologies Ag Chip package with embedded passive component
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
CN104661431A (zh) * 2013-11-15 2015-05-27 联想(北京)有限公司 一种电子设备
US9735078B2 (en) 2014-04-16 2017-08-15 Infineon Technologies Ag Device including multiple semiconductor chips and multiple carriers
CN103929896A (zh) * 2014-05-07 2014-07-16 上海美维科技有限公司 一种内埋芯片的印制电路板制造方法
KR20160004157A (ko) * 2014-07-02 2016-01-12 삼성전기주식회사 칩 내장형 기판 및 이의 제조 방법
JP2016076658A (ja) * 2014-10-08 2016-05-12 イビデン株式会社 電子部品内蔵配線板及びその製造方法
JP6862087B2 (ja) 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
DE102016104844B4 (de) * 2016-03-16 2022-08-04 Infineon Technologies Ag Verfahren zur Herstellung eines Chipverbunds
WO2017178382A2 (en) 2016-04-11 2017-10-19 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Mbh Batch manufacture of component carriers
FR3060255B1 (fr) * 2016-12-12 2019-07-19 Institut Vedecom Procede d’integration de puces de puissance parallelisable et modules electroniques de puissance
CN110494853A (zh) * 2017-01-26 2019-11-22 维纳米技术公司 芯片嵌入式印刷电路板和制造方法
CN110798991B (zh) * 2018-08-01 2021-11-16 宏启胜精密电子(秦皇岛)有限公司 埋嵌式基板及其制作方法，及具有该埋嵌式基板的电路板

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079069A (en) * 1989-08-23 1992-01-07 Zycon Corporation Capacitor laminate for use in capacitive printed circuit boards and methods of manufacture
TW210422B (ja) * 1991-06-04 1993-08-01 Akzo Nv
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3236818B2 (ja) 1998-04-28 2001-12-10 京セラ株式会社 素子内蔵多層配線基板の製造方法
JP3488839B2 (ja) * 1999-05-21 2004-01-19 株式会社野田スクリーン プリント配線基板の製造方法
KR100842389B1 (ko) * 1999-09-02 2008-07-01 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
CN1196392C (zh) * 2000-07-31 2005-04-06 日本特殊陶业株式会社 布线基板及其制造方法
US6606793B1 (en) * 2000-07-31 2003-08-19 Motorola, Inc. Printed circuit board comprising embedded capacitor and method of same
JP2002151847A (ja) 2000-08-29 2002-05-24 Ngk Spark Plug Co Ltd 配線基板およびその製造方法
JP2002271038A (ja) 2001-03-12 2002-09-20 Matsushita Electric Ind Co Ltd 複合多層基板およびその製造方法ならびに電子部品
JP4903320B2 (ja) 2001-07-27 2012-03-28 京セラ株式会社 電子素子付配線基板の製造方法
US6855892B2 (en) * 2001-09-27 2005-02-15 Matsushita Electric Industrial Co., Ltd. Insulation sheet, multi-layer wiring substrate and production processes thereof
JP2003197849A (ja) 2001-10-18 2003-07-11 Matsushita Electric Ind Co Ltd 部品内蔵モジュールとその製造方法
JP4089273B2 (ja) 2002-04-18 2008-05-28 ソニー株式会社 部品内蔵基板の製造方法
JP4103549B2 (ja) 2002-10-31 2008-06-18 株式会社デンソー 多層配線基板の製造方法及び多層配線基板
JP2004241405A (ja) 2003-02-03 2004-08-26 Denso Corp 電子部品保温用素子のプリント配線基板への実装構造

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