KR20060078115A - 칩 내장형 인쇄회로기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는, 칩이 내장된 중심층; 상기 중심층의 일면 또는 양면에 적층되며, 전기 전도성 잉크가 충진된 관통홀을 포함하는 절연층; 및 상기 절연층 상에 적층되며, 상기 관통홀을 통해 상기 중심층의 칩과 전기적으로 접속되는 회로 패턴 및 비아홀이 형성된 회로층으로 구성된 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
칩, 내장, 능동 소자, 수동 소자, 다층 인쇄회로기판, 도전성 잉크

Description

칩 내장형 인쇄회로기판 및 그 제조 방법{Embedded chip print circuit board and method for fabricating the same}
도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 1 실시예의 단면도이다.
도 2a 내지 도 2d는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 2 실시예의 단면도이다.
도 3a는 종래의 칩 내장형 인쇄회로기판의 적층시의 모습을 개략적으로 나타내는 제 3 실시예의 종단 정면도이다.
도 3b 내지 3f는 3a의 코어 형성 공정의 흐름을 나타내는 단면도이다.
도4a 내지 도4d는 본 발명의 제 1 실시예에 따른 회로층 형성 단계의 흐름을 나타내는 단면도이다.
도5a 내지 도5e는 본 발명의 제1 실시예에 따른 절연층을 형성하는 방법을 나타낸다.
도6은 칩이 삽입될 공동(B)이 형성된 중심층의 단면을 나타낸다.
도7a 내지 도7f는 본 발명의 제1 실시예에 따른 일괄 적층 과정을 나타낸다.
도8a 내지 도8f는 본 발명의 제2 실시예에 따른 인쇄회로기판 제조방법을 나타낸다.
도9a 내지 도9f는 본 발명의 제3 실시예에 따른 중심층 제조방법을 나타낸다.
도10a 내지 도10c는 본 발명의 제3 실시예에 따른 일괄 적층 과정을 나타낸다.
※ 도면의 주요 부분의 부호 설명 ※
101 : 절연수지층 102a,102b : 동박층
103 : 에칭 레지스트 104 : 회로층
201 : 경화수지층 202 : 미경화수지층
203 : 보호 필름 204 : 절연층
205 : 동박 206 : 절연재
207 : 중심층 208 : 회로층
209 : 단면 CCL 210 : 능동 소자
211 : 수동 소자 212,213 : 접속 패드
214a : 회로 패턴 214b,215 : 동박
216 : 절연재 217a,217b :비아홀
218a,218b : 도금층 219a,219b : 솔더 레지스트
220 : 미경화수지층 221 : 동박
223 : 재료층
301 : 절연재 302 : 동박
303 : CCL 304 : 점착 시트
305 : 도금층 306 : 드라이 필름
307 : 에칭에 의해 제거되는 부분 308 : 중심층
309 : 능동 소자 310 : 수동 소자
311,312 : 접속 패드 313a,313b : 절연층
314a,314b : 회로층 315a,315b : 회로 패턴
316a,316b : 외층 동박 317 : 솔더 레지스트
본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
보다 구체적으로, 본 발명은, 칩이 내장된 중심층; 상기 중심층의 일면 또는 양면에 적층되며, 전기 전도성 잉크가 충진된 관통홀을 포함하는 절연층; 및 상기 절연층 상에 적층되며, 상기 관통홀을 통해 상기 중심층의 칩과 전기적으로 접속되는 회로 패턴 및 비아홀이 형성된 회로층으로 구성된 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.
본 발명에 따른 인쇄회로기판 제조 방법에서는, 일반적인 회로를 포함하는 회로층을 형성한 후, 경화수지층 및 비경화수지층으로 구성된 원자재에 수직 방향으로 비아홀을 가공한다. 그리고 나서, 도금공정 없이 상기 비아홀 내에 도전성 잉크를 충진하고, 상기 원자재 상에 수동소자 또는 활동소자를 올려놓고 다른 회로층 및 절연층들을 한번에 가열, 가압함으로써 다층 인쇄회로기판을 제조하게 된다.
최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화의 요구에 대응하기 위하여, 전자산업의 기술은 저항, 커패시터(capacitor), IC(integrated circuit) 등을 기판에 삽입하는 방향으로 발전하고 있다.
현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 칩을 내장한 인쇄회로기판이 개발되고 있다.
이러한 칩 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 칩을 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다.
다시 말하면, 칩 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부의 칩, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 칩이 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 인쇄회로기판(Embedded Chip PCB)이라고 한다.
이러한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 칩이 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 칩 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류 될 수 있으며, 이하 상세히 설명한다.
첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.
둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.
한편, 전자 제품의 다양한 기능과 뛰어난 성능을 만족하기 위해서 부품의 속 도는 계속 증가하고 있으며, 부품의 속도를 향상시키기 위해서 패킷(Package)의 본딩(Bonding) 방식도 리드 프레임(Lead Frame), 와이어 본딩(Wire Bonding), 핀타입(Pin Type)의 본딩(Bonding) 방식에서 작은 크기의 볼 타입 본딩(Ball Type Bonding) 방식, 플립칩 본딩(Flip-Chip Bonding) 방식으로 변화되고 있다.
현재 플립칩 본딩(Flip-Chip Bonding) 방식을 채용하는 고속(High Speed) 제품의 경우 CPU 혹은 그래픽 칩 셋(Graphic Chip Set)의 경우 클럭(Clock)이 2GHz이상의 속도로 동작하고 있다.
이러한 CPU나 칩셋(Chip Set)의 경우 짧은 신호 상승 시간(Rising Time), 더 많은 전류를 요구하게 되며 고속으로 동작하기 위해서 IC 및 플립칩 패키지(Flip chip package), 메인보드(Main Board)와의 신호선 간격이 계속 짧아지도록 설계되어 지고 있다.
하지만 이렇게 부품의 속도가 빨라지면 빨라질 수록 전원 공급 배선에 전압 요동(Voltage Fluctuation)이 발생하여 결국 SSN(Simultaneous Switching Noise) 혹은 Delta-I(ΔI) 라는 고주파 잡음이 점점 크게 발생하게 된다.
이런 고주파 잡음(SSN)은 시스템에 지연(Delay)을 발생시키거나 논리 오류(Logic Fault)를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다.
이러한 SSN을 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 때에는 전원공급 배선의 인덕턴스를 줄이는 것이 가장 효과적인 방법이며 전원공급 배선의 전압 요동(Power Line Voltage Fluctuation)을 줄이기 위해 서는 디커플링 커패시터(Decoupling Capacitor)를 사용한다.
전원공급 배선에는 디커플링 칩 커패시터(Decoupling Chip Capacitor)를 설치하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 전원공급 배선이 갖고 있는 인덕턴스를 차폐시켜서 전압 강하(Voltage Drop) 효과를 현저히 낮추고 SSN을 줄일 수 있다.
도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 1 실시예의 단면도로서, 일본특허공개번호 제 2004-7006 호에 개시되어 있다.
도 1a에서와 같이, 절연층(1)에 공동(3)을 가공한 후, 도통홀(2)을 형성하고, 다음으로, 도통홀(2)내부에 전도성 잉크를 충진시킨다.
도 1b에서와 같이, 보호필름(6)상에 일반적인 회로 형성 단계를 거쳐 소정의 패턴을 포함하는 회로(4)를 형성하고, 도 1c에서와 같이, 소정의 패턴을 포함하는 회로(4)상에 전기 소자(5)를 실장시킨다.
이후에, 도 1d에서와 같이, 전도성 잉크가 충진된 도통홀(2)의 표면과 소정의 패턴을 포함하는 회로(4)를 일치하도록 접합하고, 도 1e에서와 같이, 보호필름(6)을 제거한다.
다음으로, 도 1f에서와 같이, 소정의 패턴을 포함하는 회로(9) 및 전도성 잉크가 충진된 비아홀(11)을 포함하는 회로층(7, 8)을 형성한 후, 중심층(1) 양면에 회로층(7, 8)을 적층한다.
도 2a 내지 도 2d는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 2 실시예의 단면도로서, 일본특허공개번호 제 2004-7006 호에 개시되어 있다.
도 2a에서와 같이, 소정의 패턴으로 형성된 회로(22) 및 도통홀(21)을 포함하는 회로층(20)을 형성한다. 도 2b에서와 같이, 소정의 패턴으로 형성된 회로(22)상에 전기 소자(23)를 실장시킨다.
이후에, 도 2c에서와 같이, 중심층(25)에 공동을 가공한 후, 소정의 회로 패턴(26) 및 도통홀(27)을 형성하여 회로층(20)상에 적층하고, 도 2d에서와 같이, 중심층(25)상에 소정의 패턴으로 형성된 회로(22) 및 도통홀(21)을 포함하는 회로층(20)을 형성하여 적층한다.
상술한 제 1 실시예 및 제 2 실시예에 따른 종래 기술에서는 중심층에서 전기 소자와 절연층 사이에 여백이 많아 공간을 많이 차지하는 문제점이 있었다.
또한, 제 1 실시예 및 제 2 실시예에 따른 종래 기술에서는 칩과 동박 사이의 공간이 넓어서 방열의 효과를 얻을 수 없는 문제점이 있었다.
또한, 제 2 실시예에 따른 종래 기술에서는 적층할 때 빌드업 방식을 이용하여 적층함으로써 공정시간이 오래걸리는 문제점이 있었다.
다음으로, 도 3a는 종래의 칩 내장형 인쇄회로기판의 적층시의 모습을 개략적으로 나타내는 제 3 실시예의 종단 정면도이고 도 3b 내지 3f는 3a의 코어 형성 공정의 흐름을 나타내는 단면도로서, 일본특허공개번호 제 2004-153084 호에 개시되어 있다.
도 3a에서와 같이, 하부 회로층은 소정의 패턴으로 형성된 회로(3) 및 방열 패턴(6)을 포함하는 필름(film; 8)으로 이루어져 있다. 여기서 방열 패턴(6)상에 전도성 잉크(9)를 충진한다.
다음으로, 중심층은 필름(8)에 공동을 가공한 후, 소정의 패턴으로 형성된 회로(3) 및 도통홀(9)을 형성하여 적층한다. 여기서 필름(8)은 전기 소자(5)의 두께에 알맞은 층수를 준비한다.
최종적으로, 상부 회로층은 소정의 패턴으로 형성된 회로(3) 및 도통홀(9)을 포함하는 필름(8)을 형성한 후, 전기 소자(5)가 삽입된 중심층에 회로층을 일괄적으로 적층한다.
도 3b에서와 같이, 각층의 코어 형성 단계는 먼저 필름(8)상에 동박층(10)을 적층한다.
다음으로, 도 3c에서와 같이, 필름(8) 상부의 구리층(10)은 일반적인 회로 형성 단계를 거쳐 회로(3)를 형성하고 필름(8) 하부에는 보호필름(11)을 도포한다.
이후, 도 3d에서와 같이, 상부의 회로(3)와 대응하는 부분의 필름(8) 및 보호필름(11)에 도통홀(8a)을 형성하고, 도 3e에서와 같이, 형성된 도통홀(8a) 내부에 전도성 잉크(9)를 충진시킨다.
최종적으로, 도 3f에서와 같이, 보호필름(11)을 제거한다.
상술한 제 3 실시예에 따른 종래 기술에서는 일괄적으로 적층할 때, 전도성 잉크가 충진된 비아홀을 칩에 접합시키므로 각 층간의 위치 정렬도를 정밀하게 할 수 없는 문제점이 있었다.
또한, 방열 패턴을 이용하여 방열함으로써 방열 패턴의 방출 통로 크기만큼 고밀도 회로 형성시에 제약을 받는 문제점이 있었다.
본 발명은 능동 소자 및 수동 소자 등의 칩이 내장되는 다층 인쇄회로기판에서 일괄 적층에 의해 기판층들을 적층함과 동시에 층간을 전기 접속시킴으로써 공정수를 획기적으로 줄일 수 있는 다층 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 다층 인쇄회로기판에 내장되는 칩의 위치를 고정하여 압착 공정 중에서도 칩의 위치가 움직이지 않도록 함으로써 보다 신뢰성 높은 다층 인쇄회로기판 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판 제조방법은, 일면 또는 양면에 회로 패턴이 형성된 회로층을 준비하는 단계; 전기 전도성 잉크가 충진된 비아홀을 포함하는 절연층을 형성하는 단계; 칩을 삽입할 공동이 형성된 동박적층판을 준비하는 단계; 절연재 및 동박으로 구성된 재료층을 준비하는 단계; 상기 절연층 상에 상기 회로층, 절연층, 칩, 동박적층판 및 재료층을 예비 적층하는 단계; 및 상기 기판을 가압하여 상기 칩과 상기 회로층의 회로패턴 및 상기 재료층의 동박을 상기 비아홀을 통해 접속시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 따른 칩 내장형 인쇄회로기판 제조방법은, 일면 또는 양면에 회로 패턴이 형성된 회로층을 형성하는 단계; 도전성 잉크가 충진된 비아홀을 포함하는 절연층을 형성하는 단계; 미경화수지층 및 동박으로 구성된 재료층을 준비하는 단계; 상기 도전성 잉크가 충진된 부분에 칩을 예비적층하는 단계; 상기 절연층 상에 상기 회로층, 재료층을 예비 적층하는 단계; 및 상기 기판을 가압하여 상기 칩과 상기 회로층의 회로패턴을 상기 비아홀을 통해 접속시키고, 상기 칩을 상기 재료층의 미경화수지층에 삽입시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 따른 칩 내장형 인쇄회로기판 제조방법은, 칩이 내장된 중심층을 형성하는 단계; 전기 전도성 잉크가 충진된 비아홀을 포함하는 절연층을 형성하는 단계; 회로 패턴 및 비아홀이 형성된 회로층을 형성하는 단계; 상기 중심층, 절연층 및 회로층을 예비 레이업하는 단계; 및 상기 기판을 가압하여 상기 중심층의 칩과 상기 회로층의 회로 패턴 및 비아홀을 상기 비아홀을 통해 접속시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 또다른 실시예에 따른 칩 내장형 인쇄회로기판은, 칩을 내장한 중심층; 상기 중심층의 일면 또는 양면에 적층되며, 전기 전도성 잉크가 충진된 관통홀을 포함하는 절연층; 및 상기 절연층 상에 적층되며, 상기 관통홀을 통해 상기 중심층의 칩과 전기적으로 접속되는 회로 패턴 및 비아홀이 형성된 회로층을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예들을 도면을 참조하여 보다 상세히 설명한다.
- 제1 실시예-
도4a 내지 도4d는 본 발명의 제 1 실시예에 따른 회로층 형성 단계의 흐름을 나타내는 단면도이다.
도4a에 도시된 바와 같이, 절연수지층(101)의 양면에 동박층(102a,102b)이 입혀진 동박적층판을 준비한다.
여기서 절연수지층(101)의 양면에 동박층(102a,102b)이 입혀진 동박적층판으로는 그 용도에 따라, 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판, 복합 동박적층판 등을 사용할 수 있다.
다음, 도4b에서와 같이, 절연수지층(101)의 양면에 에칭 레지스트(103)를 도포하고, 노광 현상에 의해 에칭 레지스트 패턴을 형성한다. 에칭 레지스트(103)로는 드라이 필름을 사용할 수 있다. 선택적으로, 에칭 레지스트로서 액체 상태의 감광재를 분무할 수도 있는데, 이 방식은 드라이 필름 보다 얇게 도포할 수 있으므로, 보다 미세한 회로패턴을 형성할 수 있는 장점이 있다. 기판의 표면에 요철이 있는 경우, 이를 채워 균일한 표면을 형성할 수 있는 장점도 있다.
도4c에서와 같이, 기판 일면의 동박층(102a)에 에칭을 수행하여 회로 패턴을 형성한다.
도4d에서, 에칭 레지스트(103)를 박리하면, 일면에 회로 패턴이 형성된 회로층(104)이 형성된다.
도5a 내지 도5e는 본 발명의 제1 실시예에 따른 절연층을 형성하는 방법을 나타낸다.
도5a와 같이, 경화수지층(201), 미경화수지층(202) 및 보호필름(203)으로 구성된 원자재를 준비한다. 경화수지층(201)은 C-stage 상태의 수지로 구성되고, 미경화수지층(202)은 B-stage 상태의 수지층으로서 열을 가하면 경화되어 C-stage가 된다. 보호 필름(203)은 제거가 가능한 접착식 필름으로서 후술하는 바와 같이, 도전성 잉크의 돌출 높이를 확보할 수 있는 소정의 두께를 가져야 한다.
그 다음, 도5b에 도시된 바와 같이, 원자재에 비아홀(A)을 가공한다. 비아홀(A)은 층간을 전기적으로 접속시키기 위한 것으로서, 층간 도통을 위한 곳에 형성한다. 또한, 본 발명에서는 후술하는 칩의 접속 패드에 해당하는 곳에도 비아홀(A)을 형성하여야 한다. 비아홀(A) 형성에는 미세하고 정밀한 비아홀(A) 가공을 위해 레이저 드릴링이 바람직하지만, CNC 드릴을 사용하여도 무방하다.
도5c에서, 비아홀(A)에 도전성 잉크(204)를 충진한다. 충진 방법으로는 스퀴지로 도전성 잉크(204)를 비아홀(A)에 밀어넣는 방식이 바람직하다. 비아홀(A)에 충진된 도전성 잉크(204)에 의해 층간에 전기적 접속이 이루어 진다.
도5c에 도시된 바와 같이, 비아홀(A)에 도전성 잉크(204)를 충진하게 되면, 보호 필름(203) 밖으로 도전성 잉크가 나오게 된다. 나온 부분은 추후 제조에서 있어서의 정밀도를 떨어뜨리고 신뢰성의 문제가 있으므로, 도5d에 도시된 바와 같이 연마가공에 의해 제거하여 표면을 매끄럽게 만들어 주는 것이 바람직하다.
도5e에서, 표면의 보호필름(203)을 제거하게 되면, 절연층(204)이 완성되며, 절연층(204)의 표면에는 보호필름(203)의 두께만큼 도전성 잉크가 외부로 돌출되게 된다. 따라서, 전술한 바와 같이 표면의 보호필름(203)은 도전성 잉크의 돌출 높이를 확보할 수 있는 것을 사용하여야 한다. 돌출된 도전성 잉크는 다른 층 또는 칩과의 전기 접속 부위에 밀착되어 전기 접속의 신뢰도를 높이는 역할을 한다. 이렇게 완성된 절연층(204)은 수동소자 또는 활동 소자와 같은 칩이 실장되게 된다.
한편, 위 공정과 별개의 공정으로, 도6과 같이 절연재(206)의 일면 또는 양면에 동박(205)이 적층되어 있는 CCL에 칩이 삽입될 공동(B)을 형성하여, 칩이 삽입될 중심층(207)을 형성한다.
공동(B)은 기계적 드릴링 또는 펀칭에 의해 형성하는 것이 바람직하다. 레이저 드릴링에 의해 가공하는 것도 가능한데, 이 경우는 경우에 동박(205) 중 공동(B)에 해당하는 부분을 에칭에 의해 제거하고, 절연재(206)에는 레이저를 조사하여 공동(B)에 해당하는 부분을 제거한다.
그리고 나서, 후술하는 바와 같이 이 층들과 회로층들 및 절연층을 일괄 적층하는 과정이 이어진다. 도7a 내지 도7f는 본 발명의 제1 실시예에 따른 일괄 적층 과정을 나타낸다.
도7a에 도시된 바와 같이, 절연층(204)의 돌출된 도전성 잉크의 적절한 위치에 능동 소자(210) 및 수동 소자(211)를 올려놓는다. 이때, 능동 소자(210)의 전기 접속 패드(212)와 수동 소자(211)의 접속 패드(213)가 각각 도전성 잉크의 돌출 부와 정확히 접속되도록 하여야 한다.
또한, 도6을 참조하여 설명한 공동(B)이 형성되어 있는 중심층(207), 도4a 내지 도4h에 도시된 방법으로 형성한 회로층(104) 및 단면 CCL(209)을 도7a에 도시된 바와 같이 배치한다. 단면 CCL(209)은 절연재(216)와 그 위에 적층된 동박(215)으로 구성된다.
도7b에서, 그리고 나서 양면에서 가압하여 이들 기판을 적층한다. 가압에 의해 능동 소자(210) 및 수동 소자(211)는 각각 중심층의 공동(B)으로 삽입되고, 절연층(241)의 도전성 잉크의 돌출부는 각각 능동 소자(210) 및 수동 소자(211)의 접속 패드(212,213)와 회로층(208)의 회로 패턴(214a)에 접속된다. 따라서, 도전성 잉크(204)를 통해 수동 소자(210) 및 수동 소자(211)와 회로 패턴(214a)과 접속되게 된다.
도7c에서, 외층에 레이저 가공에 의해 비아홀(217a,217b)을 형성한다.
도7d에서, 도금에 의해 외층에 도금층(218a,218b)을 형성하는 동시에 비아홀(217a,217b)을 충진하여 기판 외층의 동박(102b, 215)과 내층 회로를 연결시킨다.
도7e에서, 외층의 동박(102b, 215)에 회로 패턴을 형성한다. 회로 패턴을 형성하는 방법은 외층에 드라이 필름 등의 에칭 레지스트를 도포하고, 노광 및 현상에 의해 에칭 레지스트 패턴을 형성한 다음 에칭을 수행하면 된다.
선택적으로, 단면 CCL(209)을 적층하기 전에 CCL(209)의 동박층(215)에 미리 회로 패턴을 형성하고, 또한 일면에 회로 패턴이 형성된회로층(104) 대신에 양면에 회로 패턴이 형성된 것을 사용하면 외층에 회로 패턴 형성하는 공정을 생략할 수 있다.
도7f에서, 외층의 소정 부분에 회로패턴을 보호하기 위해 솔더 레지스트(219a,219b)를 도포한다.
- 제2 실시예-
도8a 내지 도8f는 본 발명의 제2 실시예에 따른 인쇄회로기판 제조방법을 나타낸다.
도8a에 도시된 바와 같이, 절연층(204)에 돌출된 도전성 잉크의 적절한 위치에 능동 소자(210) 및 수동 소자(211)를 레이업한다. 이때, 능동 소자(210)의 전기 접속 패드(212)와 수동 소자(211)의 접속 패드(213)가 각각 도전성 잉크의 돌출부와 정확히 접속되도록 하여야 한다.
도5a 내지 도5e를 참조하여 설명한 방법으로 제조한 절연층(204)에 도4a 내지 도4h에 설명한 방식으로 형성한 회로층(208), 및 동박(221)과 미경화수지(220)로 구성된 재료층(223)을 도8a에 도시된 바와 같이 배치한다. 미경화수지(220)는 B-stage 상태의 수지층으로서, 열을 가하면 C-stage 상태로 경화된다.
도8b에서, 기판의 양면에서 가열가압한다. 이 때, 칩(210,211)은 B-stage 상태의 미경화수지(220) 내로 밀려들어가고, 미경화수지(220)는 가해지는 열에 의해 경화된다. 또한, 도전성 잉크(204)의 돌출부는 능동 소자(210) 및 수동(211)의 접속 패드(213)와 회로층(208)의 회로 패턴(214a)에 접속된다. 따라서, 도전성 잉크(204)를 통해 수동 소자(210) 및 수동 소자(211)와 회로 패턴(214a)과 접속되게 된다.
도8c에서, 외층에 레이저 가공에 의해 비아홀(217a,217b)을 형성한다.
도8d에서, 도금에 의해 비아홀(217a,217b)을 충진하고, 기판 외층의 동박(214b, 215)과 내층 회로를 연결시킨다.
도8e에서, 드라이 필름을 도포한 뒤에, 에칭 레지스트 패턴을 형성한 후에 에칭을 하여 외층의 동박(214b, 215)에 회로 패턴을 형성한다.
도8f에서, 외층의 소정 부분에 회로패턴 보호를 위해 솔더 레지스트(219a,219b)를 도포한다.
-제3 실시예-
도9a 내지 도9f는 본 발명의 제3 실시예에 따른 중심층 제조방법을 나타낸다.
도9a는 FR-4 등으로 구성되는 절연재(301)의 양면에 동박(302)이 적층되어 있는 CCL(303)을 나타낸다.
도9b에 도시된 바와 같이, CCL(303)에 공동(B)을 형성하고 기판의 일면에 점착 시트(304)를 부착한다. CCL(303)에 공동(C)을 형성하기 위해 CCL(303)의 동박(302)은 에칭에 의해 제거하고 CCL(303)의 절연재(301)를 레이저에 의해 제거한다.
도9c에서, 도금에 의해 도금층(305)을 형성하고, 점착 시트(304)를 제거한다.
도9d에서, 기판의 양면에 감광성 에칭 레지스트인 드라이 필름(306)을 도포하고, 노광 및 현상 공정에 의해 에칭 레지스트 패턴을 형성한다.
도9e에서, 에칭에 의해 도금층(305)의 소정 부분(307)을 제거하여 회로 패턴을 형성한다.
도9f에서, 박리액으로 드라이 필름(306)을 제거하면, 능동 소자 또는 수동 소자 등의 칩이 삽입될 공동을 가지면, 양면에 회로 패턴이 형성된 중심층(308)이 형성된다.
그리고 나서, 도10a 내지 도10c에 도시된 일괄적층 공정에 따라 중심층(308)의 양면에 추가적인 층들을 적층하게 된다.
도10a에 도시된 바와 같이, 도9a 내지 도9f에 따라 형성한 중심층(308)의 공동(C)에 능동 소자(309) 및 수동 소자(310) 등의 칩을 삽입하고, 절연층(308)에 양면에 도5a 내지 도5e에 도시된 방법에 따라 형성한 절연층(313a,313b)을 레이업 하고, 그 위에는 양면에 회로패턴(315a,315b)이 형성되어 있는 회로층(314a,314b)을 레이업한다.
절연층(313a)의 비아홀은 능동 소자(309) 및 수동 소자(310)의 각 패드(311,312)에 접속될 수 있는 위치에 형성되며, 비아홀의 내부에는 도전성 잉크가 충진되어 있다. 따라서, 능동 소자(309) 및 수동 소자(310)는 압착 공정 후에 회로층(315a)의 회로 패턴(314a)과 도전성 잉크를 통해 전기적으로 접속된다.
그리고 나서, 도10b와 같이 기판에 열을 가함과 동시에 압착하여 일괄적층한 다. 이때, 절연층(313a,313b)의 도전성 잉크의 돌출된 부분은 각각 능동 소자(309) 및 수동 소자(310)의 전극 패드(311,312) 및 회로층(314a,314b)의 회로 패턴(315a,315b)에 눌리면서 이들을 전기적으로 접속시킨다.
선택적으로, 회로층(314a,314b)의 일면에만 회로 패턴을 형성하고 적층이 완료된 후에 외층 동박(316a,316b)에 회로 패턴을 형성하는 공정을 별도로 수행하는 것도 가능하다.
본 실시예에서는, 압착 공정시에 능동 소자(309) 및 수동 소자(310)가 중심층(308)의 공동(C)에 이미 삽입되어 고정되어 있으므로, 능동 소자(309) 및 수동 소자(310)가 압착 공정에 의해 원래 위치에서 벗어나는 것을 미연에 방지할 수 있다. 즉, 절연층(313a,313b)의 돌출된 도전성 잉크가 능동 소자(309) 및 수동 소자(310)의 전극 패드(311,312) 및 회로 패턴(315a,315b)에 정확하게 접속될 수 있다.
그리고 나서, 도10c에서 기판을 보호하기 위해 기판의 외층의 소정 부분에 솔더 레지스트(317)를 인쇄하면, 기판 내부에 능동 소자(309) 및 수동 소자(310) 등의 칩이 삽입되어 있는 다층 인쇄회로기판이 완성된다.
본 발명의 다층 인쇄회로기판 제조방법에 따르면, 능동 소자 및 수동 소자 등의 칩이 내장되는 다층 인쇄회로기판에서 일괄 적층에 의해 기판층들을 적층함과 동시에 층간을 전기 접속시킴으로써 공정수를 획기적으로 줄일 수 있다.
또한, 본 발명의 다층 인쇄회로기판 제조방법에 따르면, 다층 인쇄회로기판 에 내장되는 칩의 위치를 고정하여 압착 공정 중에서도 칩의 위치가 움직이지 않도록 함으로써 보다 신뢰성 높은 다층 인쇄회로기판 제조방법을 제공할 수 있다.
이상 본 발명을 실시예를 통해 설명하였으나, 본 발명의 범위가 상기 실시예로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다.

Claims (16)

  1. 일면 또는 양면에 회로 패턴이 형성된 회로층을 준비하는 단계;
    전기 전도성 잉크가 충진된 비아홀을 포함하는 절연층을 형성하는 단계;
    칩을 삽입할 공동이 형성된 동박적층판을 준비하는 단계;
    절연재 및 동박으로 구성된 재료층을 준비하는 단계;
    상기 절연층 상에 상기 회로층, 절연층, 칩, 동박적층판 및 재료층을 예비 적층하는 단계; 및
    상기 기판을 가압하여 상기 칩과 상기 회로층의 회로패턴 및 상기 재료층의 동박을 상기 비아홀을 통해 접속시키는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  2. 제1항에 있어서,
    상기 절연층을 형성하는 단계는,
    경화수지층, 상기 경화수지층의 양면에 도포된 미경화수지층, 및 상기 미경화수지층 상에 도포된 보호필름으로 구성된 기판을 준비하는 단계;
    상기 기판의 소정 위치에 비아홀을 형성하는 단계;
    상기 비아홀에 도전성 잉크를 충진하는 단계; 및
    상기 보호필름을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  3. 제2항에 있어서, 상기 비아홀에 도전성 잉크를 충진하는 단계는,
    상기 기판의 양면을 연마가공하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  4. 제1항에 있어서,
    상기 기판의 외각층에 비아홀 및 회로패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  5. 일면 또는 양면에 회로 패턴이 형성된 회로층을 형성하는 단계;
    도전성 잉크가 충진된 비아홀을 포함하는 절연층을 형성하는 단계;
    미경화수지층 및 동박으로 구성된 재료층을 준비하는 단계;
    상기 도전성 잉크가 충진된 부분에 칩을 예비적층하는 단계;
    상기 절연층 상에 상기 회로층, 재료층을 예비 적층하는 단계; 및
    상기 기판을 가압하여 상기 칩과 상기 회로층의 회로패턴을 상기 비아홀을 통해 접속시키고, 상기 칩을 상기 재료층의 미경화수지층에 삽입시키는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  6. 제5항에 있어서,
    상기 절연층을 형성하는 단계는,
    경화수지층, 상기 경화수지층의 양면에 도포된 미경화수지층, 및 상기 미경화수지층 상에 도포된 보호필름으로 구성된 기판을 준비하는 단계;
    상기 기판의 소정 위치에 비아홀을 형성하는 단계;
    상기 비아홀에 도전성 잉크를 충진하는 단계; 및
    상기 보호필름을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  7. 제6항에 있어서, 상기 비아홀에 도전성 잉크를 충진하는 단계는,
    상기 기판의 양면을 연마가공하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  8. 제5항에 있어서,
    상기 기판의 외각층에 비아홀 및 회로패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  9. 칩이 내장된 중심층을 형성하는 단계;
    전기 전도성 잉크가 충진된 비아홀을 포함하는 절연층을 형성하는 단계;
    회로 패턴 및 비아홀이 형성된 회로층을 형성하는 단계;
    상기 중심층, 절연층 및 회로층을 예비 레이업하는 단계; 및
    상기 기판을 가압하여 상기 중심층의 칩과 상기 회로층의 회로 패턴 및 비아 홀을 상기 비아홀을 통해 접속시키는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  10. 제9항에 있어서,
    칩이 내장된 중심층을 형성하는 단계는,
    경화수지층에 공동을 형성하는 단계;
    상기 공동에 칩을 삽입하는 단계;
    상기 기판의 양면에 미경화수지층 및 보호필름을 도포하는 단계;
    상기 미경화수지층 및 보호필름에 다수의 비아홀을 형성하는 단계;
    상기 비아홀에 도전성 잉크를 충진하는 단계; 및
    상기 보호필름을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
  11. 제10항에 있어서,
    상기 도전성 잉크를 충진하는 단계는,
    외부에 돌출된 도전성 잉크를 연마가공하는 단계를 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판 제조방법.
  12. 제10항에 있어서,
    상기 도전성 잉크를 충진하는 단계는,
    상기 다수의 비아홀 중에, 상기 가압하는 단계 중에 에어를 배출하는 기능을 하는 비아홀 이외의 비아홀에만 도전성 잉크를 충진하는 단계를 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판 제조방법.
  13. 제9항에 있어서,
    상기 회로층을 형성하는 단계는,
    비아홀 형성; 및
    회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판 제조방법.
  14. 칩을 내장한 중심층;
    상기 중심층의 일면 또는 양면에 적층되며, 전기 전도성 잉크가 충진된 관통홀을 포함하는 절연층; 및
    상기 절연층 상에 적층되며, 상기 관통홀을 통해 상기 중심층의 칩과 전기적으로 접속되는 회로 패턴 및 비아홀이 형성된 회로층;
    을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  15. 제14항에 있어서,
    상기 절연층은 경화수지층 및 미경화수지층을 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판.
  16. 제14항에 있어서,
    상기 칩은 수동소자 또는 능동소자를 포함하는 것을 특징으로 하는 칩내장형 인쇄회로기판.
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