KR100601486B1 - 칩 내장형 인쇄회로기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 일반적인 회로를 포함하는 회로층을 형성한 후, 경화된 수지(resin)로만 이루어진 원자재와 그 양면에 미경화된 수지와 이를 보호하기 위한 보호 필름이 도포되어 있는 원자재에 구멍을 형성하고, 그 속에 전기전도성 잉크를 이용하여 충진(plugging)시키고, 보호 필름을 제거 한 후 중심층을 형성하여 한번에 가열, 가압하는 일괄 적층 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.

본 발명에 따른 인쇄회로기판은 도전성 잉크가 충진된 비아로 형성되어 있고, 상기 비아홀에 접속된 칩을 내장한 중심층; 상기 중심층의 양면에 적층되며, 상기 비아홀을 통해 상기 중심층의 칩과 전기적으로 직접 접속되는 회로 패턴 및 비아홀이 형성된 회로층;을 포함하는 것을 특징으로 한다.

인쇄회로기판, 일괄 적층, 회로층, 중심층, 도전성 잉크, 칩

Description

칩 내장형 인쇄회로기판 및 그 제조 방법{Embedded chip print circuit board and method for fabricating the same}

도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 1 실시예의 단면도이다.

도 2a 내지 도 2d는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 2 실시예의 단면도이다.

도 3a는 종래의 칩 내장형 인쇄회로기판의 적층시의 모습을 개략적으로 나타내는 제 3 실시예의 종단 정면도이다.

도 3b 내지 3f는 3a의 코어 형성 공정의 흐름을 나타내는 단면도이다.

도 4은 본 발명의 실시예에 따른 칩 내장형 인쇄회로기판의 제조방법을 이용하여 제작된 인쇄회로기판의 단면도이다.

도 5는 도 4의 사각형의 점선으로 표시한 부분들의 부분 확대도이다.

도 6은 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법의 흐름도이다.

도 7a 내지 도 7h는 본 발명의 제 1 실시예에 따른 회로층 형성 단계의 흐름을 나타내는 단면도이다.

도 8a 내지 도 8f는 본 발명의 제 1 실시예에 따른 중심층 형성 단계의 흐름을 나타내는 단면도이다.

도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 일괄 적층 단계의 흐름을 나타내는 단면도이다.

도 10a 내지 도 10h는 본 발명의 제 2 실시예에 따른 회로층 형성 단계의 흐름을 나타내는 단면도이다.

도 11a 내지 도 11f는 본 발명의 제 2 실시예에 따른 중심층 형성 단계의 흐름을 나타내는 단면도이다.

도 12a 내지 도 12c는 본 발명의 제 2 실시예에 따른 일괄 적층 단계의 흐름을 나타내는 단면도이다.

본 발명은 칩 내장형 인쇄회로기판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 일반적인 회로를 포함하는 회로층을 형성한 후, 경화된 수지(resin)로만 이루어진 원자재와 그 양면에 미경화된 수지와 보호 필름이 도포되어 있는 원자재에 수직 방향의 가공 후 도금공정을 하지 않고, 그 속에 전기전도성 잉크를 이용하여 충진(plugging)시키고, 이들 원자재와 CCL(Copper clad laminates)에 구멍을 가공하고 그 곳에 도금을 하여 전기적으로 수직방향으로 연결시킨 원자재를 결합함으로써 내층 코어를 형성하여 한번에 가열, 가압하는 일괄 적층에 따른 칩 내장형 인쇄회로기판 및 그 제조 방법이다.

최근 전자산업의 발달에 따른 전자제품의 소형화 및 고기능화의 요구에 대응하기 위하여, 전자산업의 기술은 저항, 커패시터(capacitor), IC(integrated circuit) 등을 기판에 삽입하는 방향으로 발전하고 있다.

현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 커패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 커패시터 등의 칩을 내장한 인쇄회로기판이 개발되고 있다.

이러한 칩 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 칩을 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다.

다시 말하면, 칩 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부의 칩, 예를 들어, 커패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 칩이 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "칩 내장형"이라고 하며, 이러한 기판을 칩 내장형 인쇄회로기판(Embedded Chip PCB)이라고 한다.

이러한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 칩이 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.

한편, 현재까지의 칩 내장형 인쇄회로기판 기술은 크게 3가지 방법으로 분류될 수 있으며, 이하 상세히 설명한다.

첫째로, 중합체 커패시터 페이스트를 도포하고, 열 경화, 즉 건조시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방 법이 있다. 이 방법은 인쇄회로기판의 내층에 중합체 커패시터 페이스트를 도포하고, 다음에 이를 건조시킨 후에 전극을 형성하도록 동 페이스트(Copper paste)를 인쇄 및 건조시킴으로써 내장형 커패시터를 제조하게 된다.

둘째로, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 커패시터(embedded discrete type capacitor)를 구현하는 방법으로서, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.

셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(Power distributed decoupling capacitor)를 구현하고 있다.

한편, 전자 제품의 다양한 기능과 뛰어난 성능을 만족하기 위해서 부품의 속도는 계속 증가하고 있으며, 부품의 속도를 향상시키기 위해서 패킷(Package)의 본딩(Bonding) 방식도 리드 프레임(Lead Frame), 와이어 본딩(Wire Bonding), 핀타입(Pin Type)의 본딩(Bonding) 방식에서 작은 크기의 볼 타입 본딩(Ball Type Bonding) 방식, 플립칩 본딩(Flip-Chip Bonding) 방식으로 변화되고 있다.

현재 플립칩 본딩(Flip-Chip Bonding) 방식을 채용하는 고속(High Speed) 제품의 경우 CPU 혹은 그래픽 칩 셋(Graphic Chip Set)의 경우 클럭(Clock)이 2GHz이상의 속도로 동작하고 있다.

이러한 CPU나 칩셋(Chip Set)의 경우 짧은 신호 상승 시간(Rising Time), 더 많은 전류를 요구하게 되며 고속으로 동작하기 위해서 IC 및 플립칩 패키지(Flip chip package), 메인보드(Main Board)와의 신호선 간격이 계속 짧아지도록 설계되어 지고 있다.

하지만 이렇게 부품의 속도가 빨라지면 빨라질 수록 전원 공급 배선에 전압 요동(Voltage Fluctuation)이 발생하여 결국 SSN(Simultaneous Switching Noise) 혹은 Delta-I(ΔI) 라는 고주파 잡음이 점점 크게 발생하게 된다.

이런 고주파 잡음(SSN)은 시스템에 지연(Delay)을 발생시키거나 논리 오류(Logic Fault)를 발생 시켜 시스템의 성능을 약화시키고 시스템 신뢰성을 떨어뜨린다.

이러한 SSN을 줄이기 위해서는 소자의 동작에 필요한 전류와 스위칭 속도를 바꿀 수 없을 때에는 전원공급 배선의 인덕턴스를 줄이는 것이 가장 효과적인 방법이며 전원공급 배선의 전압 요동(Power Line Voltage Fluctuation)을 줄이기 위해서는 디커플링 커패시터(Decoupling Capacitor)를 사용한다.

전원공급 배선에는 디커플링 칩 커패시터(Decoupling Chip Capacitor)를 설치하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 전원공급 배선이 갖고 있는 인덕턴스를 차폐시켜서 전압 강하(Voltage Drop) 효과를 현저히 낮추고 SSN을 줄일 수 있다.

도 1a 내지 도 1f는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 1 실시예의 단면도로서, 일본특허공개번호 제 2004-7006 호에 개시되어 있다.

도 1a에서와 같이, 절연층(1)에 공동(3)을 가공한 후, 도통홀(2)을 형성하고, 다음으로, 도통홀(2)내부에 전도성 잉크를 충진시킨다.

도 1b에서와 같이, 보호필름(6)상에 일반적인 회로 형성 단계를 거쳐 소정의 패턴을 포함하는 회로(4)를 형성하고, 도 1c에서와 같이, 소정의 패턴을 포함하는 회로(4)상에 전기 소자(5)를 실장시킨다.

이후에, 도 1d에서와 같이, 전도성 잉크가 충진된 도통홀(2)의 표면과 소정의 패턴을 포함하는 회로(4)를 일치하도록 접합하고, 도 1e에서와 같이, 보호필름(6)을 제거한다.

다음으로, 도 1f에서와 같이, 소정의 패턴을 포함하는 회로(9) 및 전도성 잉크가 충진된 비아홀(11)을 포함하는 회로층(7, 8)를 형성한 후, 중심층(1) 양면에 회로층(7, 8)을 적층한다.

도 2a 내지 도 2d는 종래의 칩 내장형 인쇄회로기판의 제조방법의 흐름을 나타내는 제 2 실시예의 단면도로서, 일본특허공개번호 제 2004-7006 호에 개시되어 있다.

도 2a에서와 같이, 소정의 패턴으로 형성된 회로(22) 및 도통홀(21)을 포함하는 회로층(20)을 형성한다. 도 2b에서와 같이, 소정의 패턴으로 형성된 회로(22)상에 전기 소자(23)를 실장시킨다.

이후에, 도 2c에서와 같이, 중심층(25)에 공동을 가공한 후, 소정의 회로 패턴(26) 및 도통홀(27)을 형성하여 회로층(20)상에 적층하고, 도 2d에서와 같이, 중심층(25)상에 소정의 패턴으로 형성된 회로(22) 및 도통홀(21)을 포함하는 회로층(20)을 형성하여 적층한다.

상술한 제 1 실시예 및 제 2 실시예에 따른 종래 기술에서는 중심층에서 전기 소자와 절연층 사이에 여백이 많아 공간을 많이 차지하는 문제점이 있었다.

또한, 제 1 실시예 및 제 2 실시예에 따른 종래 기술에서는 칩과 동박 사이의 공간이 넓어서 방열의 효과를 얻을 수 없는 문제점이 있었다.

또한, 제 2 실시예에 따른 종래 기술에서는 적층할 때 빌드업 방식을 이용하여 적층함으로써 공정시간이 오래걸리는 문제점이 있었다.

다음으로, 도 3a는 종래의 칩 내장형 인쇄회로기판의 적층시의 모습을 개략적으로 나타내는 제 3 실시예의 종단 정면도이고 도 3b 내지 3f는 3a의 코어 형성 공정의 흐름을 나타내는 단면도로서, 일본특허공개번호 제 2004-153084 호에 개시되어 있다.

도 3a에서와 같이, 하부 회로층은 소정의 패턴으로 형성된 회로(3) 및 방열 패턴(6)을 포함하는 필름(film; 8)으로 이루어져 있다. 여기서 방열 패턴(6)상에 전도성 잉크(9)를 충진한다.

다음으로, 중심층은 필름(8)에 공동을 가공한 후, 소정의 패턴으로 형성된 회로(3) 및 도통홀(9)을 형성하여 적층한다. 여기서 필름(8)은 전기 소자(5)의 두께에 알맞은 층수를 준비한다.

최종적으로, 상부 회로층은 소정의 패턴으로 형성된 회로(3) 및 도통홀(9)을 포함하는 필름(8)을 형성한 후, 전기 소자(5)가 삽입된 중심층에 회로층을 일괄적으로 적층한다.

도 3b에서와 같이, 각층의 코어 형성 단계는 먼저 필름(8)상에 구리층(10)을 적층한다.

다음으로, 도 3c에서와 같이, 필름(8) 상부의 구리층(10)은 일반적인 회로 형성 단계를 거쳐 회로(3)를 형성하고 필름(8) 하부에는 보호필름(11)을 도포한다.

이후, 도 3d에서와 같이, 상부의 회로(3)와 대응하는 부분의 필름(8) 및 보호필름(11)에 도통홀(8a)을 형성하고, 도 3e에서와 같이, 형성된 도통홀(8a) 내부에 전도성 잉크(9)를 충진시킨다.

최종적으로, 도 3f에서와 같이, 보호필름(11)을 제거한다.

상술한 제 3 실시예에 따른 종래 기술에서는 일괄적으로 적층할 때, 전도성 잉크가 충진된 비아홀을 칩에 접합시키는 과정에서 층간 미끄러짐이 발생하는 경우 각 층간의 위치 정렬도를 정밀하게 할 수 없는 문제점이 있었다.

또한, 방열 패턴을 이용하여 방열함으로써 방열패턴이 있는 부위에는 회로를 형성하지 못해 고밀도 회로 형성시에 제약을 받는 문제점이 있었다.

상기 문제점을 해결하기 위한 본 발명의 기술적 과제는 중심층에서 전기 소자와 절연층 사이에 여백이 많아 공간을 많이 차지하고, 비아홀을 형성할 때 레이저 드릴 등으로 미관통홀을 형성해야 하므로 공정시간이 오래 걸리고, 일괄적으로 적층할 때, 전도성 잉크가 충진된 비아홀을 칩에 접합시키므로 각 층간의 위치 정렬도를 정밀하게 할 수 없으며, 방열 패턴을 이용하여 방열함으로써 방열패턴이 있는 부위에는 회로를 형성하지 못해 고밀도 회로 형성시에 제약을 받는 문제점을 해결하는 칩 내장형 인쇄회로기판 및 그 제조 방법을 제공하는 것이다.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 칩 내장형 인쇄회로기판은 도전성 잉크가 충진된 비아로 형성되어 있고, 상기 비아홀에 접속된 칩을 내장한 중심층; 상기 중심층의 양면에 적층되며, 상기 비아홀을 통해 상기 중심층의 칩과 전기적으로 직접 접속되는 회로 패턴 및 비아홀이 형성된 회로층;을 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 상기 중심층은 경화수지층 및 미경화수지층을 포함하며, 상기 칩은 상기 경화수지층 내에 삽입된 것을 특징으로 한다.

상기 기술적 과제를 해결하기 위하여, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법은 전기 전도성 잉크가 충진된 다수의 비아홀을 포함하며, 칩이 내장된 중심층을 형성하는 단계; 회로 패턴 및 비아홀이 형성된 회로층을 형성하는 단계; 상기 중심층의 양면에 상기 회로층을 예비 적층하는 단계; 상기 중심층 및 회 로층을 진공에서 가열가압하여 상기 다수의 비아홀을 통해 상기 칩을 상기 회로 패턴에 직접 접속시키는 단계를 포함하는 것을 특징으로 한다.

또한, 본 발명에 따른 칩 내장형 인쇄회로기판의 제조 방법에서 칩이 내장된 중심층을 형성하는 단계는, 경화수지층에 공동을 형성하는 단계; 상기 공동에 칩을 삽입하는 단계; 상기 기판의 양면에 미경화수지층 및 보호필름을 도포하는 단계; 상기 미경화수지층 및 보호필름에 다수의 비아홀을 형성하는 단계; 상기 비아홀에 도전성 잉크를 충진하는 단계; 상기 보호필름을 제거하는 단계;를 포함하는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법을 상세히 설명하기로 한다.

도 4은 본 발명의 실시예에 따른 칩 내장형 인쇄회로기판의 단면도이고 도 5는 도 4의 사각형의 점선으로 표시한 부분들의 부분 확대도이다.

도 4에 나타낸 바와 같이, 본 발명에 따른 칩 내장형 인쇄회로기판은 도전성 잉크(1100)가 충진된 비아홀(B, C)로 형성되어 있고, 비아홀(B, C)에 접속된 칩(2000, 3000)을 내장한 중심층(1000) 및 중심층(1000)의 양면에 적층되며, 비아홀(B, C)을 통해 중심층(1000)의 칩(2000, 3000)과 전기적으로 직접 접속되는 회로 패턴(103) 및 비아홀(B, C)이 형성된 회로층(100)으로 구성되어 있다.

중심층(1000)은 경화수지층(1010) 및 미경화수지층(1020)을 포함하며, 칩(2000, 3000)은 경화수지(1010)내에 삽입된 것을 특징으로 한다.

여기서 회로층(100)의 회로(103) 및 도통홀(A)은 일반적인 형성단계를 거쳐 형성되고, 중심층(1000)에서 칩(2000, 3000) 경화 수지(1010)의 공동에 삽입될 때, 칩(2000, 3000)의 두께는 경화 수지(1010)의 두께에 맞게 조절해야 한다.

또한, 칩(2000, 3000)과 경화 수지(1010) 사이의 여백은 미경화 수지(1020)로 메꾸어져 칩(2000, 3000)과 경화 수지(1010) 및 회로층(103) 사이에 여백이 없다.

도 5에서와 같이, 경화 수지(1010)의 공동에 삽입된 칩(2000, 3000)은 전도성 잉크(1100)와 충진된 비아홀(B)을 통해 회로 패턴(103)에 직접 접촉하여 형성한다.

즉, 칩에 직접 전기적 접속을 하는 방식이므로, 회로(103)의 길이가 짧게 형성된다. 이는 종래 기술보다 칩(2000, 3000), 경화 수지(1010), 미경화 수지(1020) 및 전도성 잉크(1100)가 충진된 회로패턴(103)의 위치 정렬도를 높이게 된다.

도 5에 도시된 칩(2000, 3000)은 외부전극이 좌우 혹은 위 아래에 위치시켜 경화수지(1010)의 공동 부분에 내장할 수 있다. 여기서, 도5에 도시된 칩(2000, 3000)은 외부전극이 위쪽, 좌우에 형성된 칩을 도시한 것으로, 칩의 외부전극이 위 아래에 있는 경우에는 비아홀(B)를 칩의 아래쪽에도 형성해야 한다.

또한, 칩이 직접 회로와 전기적 접속이 되어 있으므로 회로의 길이가 짧다. 이는 고주파에서 임피던스를 낮게 유지시킨다.

도 6은 본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법의 흐름도이다.

도 6에 나타낸 바와 같이, 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회 로기판의 제조방법은 회로층 형성 단계(S110), 중심층 형성 단계(S120), 및 회로층, 중심층의 일괄적층 단계(S130)를 포함하여 이루어 진다.

여기서 회로층 형성 단계(S110), 중심층 형성 단계(S120)는 순차적으로 수행할 수 있으나, 전체 공정시간을 단축하기 위하여 병렬로 동시에 수행하는 것이 바람직하다.

여기서 회로층 형성 단계(S110)는 절연수지층의 양면에 동박층이 입혀진 동박적층판인 원판을 준비하는 과정, 원판의 상하 동박층의 회로 연결을 위하여, CNC 드릴 또는 레이저 드릴을 사용하여 비아홀을 형성하는 과정, 형성된 비아홀의 전기적 연결을 위하여, 원판의 상하 동박층 및 비아홀의 내부에 동도금층을 형성하는 과정, 및 사진 식각 공정을 거쳐 소정의 회로 패턴을 형성하는 과정으로 이루어져 있다.

또한, 중심층 형성 단계(S120)는 경화된 수지로 이루어진 원판에 소자가 들어갈 공동을 형성하는 과정, 소자가 들어갈 공동에 칩을 내장하고 경화된 수지로 이루어진 원판 양면에 미경화된 수지 및 보호필름을 도포하는 과정, 관통홀을 형성하고 칩 전극부위에는 레이저를 이용하여 칩의 전극표면이 노출되도록 블라인드 비아홀을 가공하는 과정, 블라인드 비아홀 내부의 전극 표면을 클리링 한 후 형성한 비아홀에 전도성 잉크를 충진시키는 과정, 보호필름 표면보다 돌출되어 있는 전기 전도성 잉크를 제거하는 과정, 및 상하부 표면의 보호필름을 제거하는 과정으로 이루어져 있다.

최종적으로, 일괄 적층 단계(S130)는 중심층 양면에 회로층을 배치하여 예비 레이업한 후, 일괄적으로 적층하는 단계로 이루어져 있다.

도 7a 내지 도 7h는 본 발명의 제 1 실시예에 따른 회로층 형성 단계의 흐름을 나타내는 단면도이다.

먼저, 본 발명에 따른 제 1실시예의 회로층 형성 단계(S110)를 살펴보면, 도 7a에서와 같이, 절연수지층(101)의 양면에 동박층(102)이 입혀진 동박적층판인 원판(100)을 준비한다.

여기서 절연수지층(101)의 양면에 동박층(102)이 입혀진 동박적층판인 원판으로 사용된 동박적층판은 그 용도에 따라, 유리/에폭시 동박적층판, 내열수지 동박적층판, 종이/페놀 동박적층판, 고주파용 동박적층판, 플렉시블 동박적층판, 복합 동박적층판 등을 사용할 수 있다. 그러나 본 발명의 제 1 실시예에 따른 칩 내장형 인쇄회로기판의 제조에서, 유리섬유와 에폭시 수지를 사용한 유리/에폭시 동박적층판 또는 유리섬유와 BT수지를 사용한 내열수지 동박적층판을 원판으로 사용하는 것이 바람직하다. 도 7a에서, 2층 구조를 갖는 절연수지층(101)의 양면에 동박층(102)이 입혀진 동박적층판인 원판이 도시되어 있으나, 사용 목적 또는 용도에 따라 내층에 소정의 회로패턴 및 비아홀이 형성된 4층, 6층 및 8층 등의 다층 구조를 갖는 원판을 사용할 수도 있다.

다음, 도 7b에서와 같이, 절연수지층(101)의 양면에 동박층(102)이 입혀진 동박적층판인 원판(100)의 상하 동박층(102)의 회로 연결을 위하여, CNC 드릴 또는 레이저 드릴을 사용하여 비아홀(A)을 형성한다.

이후에, 도 7c에서와 같이, CNC 드릴 또는 레이저 드릴을 사용하여 형성된 비아홀(A)의 전기적 연결을 위하여, 절연수지층(101)의 양면에 동박층(102)이 입혀진 동박적층판인 원판(100)의 상하 동박층(102) 및 CNC 드릴 또는 레이저 드릴을 사용하여 형성된 비아홀(A)의 내부에 동도금층(103)을 형성한다. 이때, CNC 드릴 또는 레이저 드릴을 사용하여 형성된 비아홀(A)의 내부는 동도금으로 충진된다. 여기서 CNC 드릴 또는 레이저 드릴을 사용하여 형성된 비아홀(A)의 내벽이 절연수지층(101)을 포함하므로, 홀 내부 클리닝과 무전해 동도금을 먼저 수행한 후, 물성이 좋은 전해 동도금을 수행하여 동도금층(103)을 형성하는 것이 바람직하다.

다음으로, 도 7d에서와 같이, 무전해 동도금 및 전해 동도금으로 형성된 동도금층(103)의 일면에 드라이 필름(201)을 도포한다.

그리고, 도 7e에서와 같이, 소정의 패턴이 인쇄된 아트 워크 필름(301)을 드라이 필름(201)상에 밀착시킨 후, 자외선을 조사한다. 이때, 아트 워크 필름의 소정의 패턴이 인쇄된 검은 부분(310)은 자외선이 투과하지 못하고, 인쇄되지 않은 부분(320)은 자외선이 투과하여 소정의 패턴이 인쇄된 아트 워크 필름(301) 아래의 드라이 필름(201)을 경화시킨다.

후에, 도 7f에서와 같이, 소정의 패턴이 인쇄된 아트 워크 필름(301)을 제거한 후, 탄산나트륨(Na₂CO₃) 또는 탄산칼륨(K₂CO₃)의 수용액 등의 현상액에 담금으로써, 소정의 에칭 레지스트 패턴을 형성한다.

다음, 도 7g에서와 같이, 드라이 필름(201)을 에칭 레지스트로 사용하고, 원 판(100)을 에칭액에 침수시킴으로써, 드라이 필름(201)의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 동박층(102) 및 무전해 동도금 및 전해 동도금으로 형성된 동도금층(103)을 제거한다.

최종적으로, 도 7h에서와 같이, 무전해 동도금 및 전해 동도금으로 형성된 동도금층(103)상에 도포된 드라이 필름(201)을 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등이 포함된 박리액을 사용하여 제거하면, 본 발명에 따른 회로층이 형성된다.

상술한 도 7d 내지 7h의 과정에서, 에칭 레지스트로 드라이 필름(201)을 사용하였으나, 액체 상태의 감광재를 에칭 레지스트로 사용할 수 있다.

이 경우, 자외선에 감광되는 액체 상태의 감광재를 무전해 동도금 및 전해 동도금으로 형성된 동도금층(103)상에 도포한 후, 건조시킨다. 다음으로, 소정의 패턴이 형성된 아트 워크 필름(301)을 이용하여 감광재를 노광 및 현상함으로써, 감광재에 소정의 패턴을 형성한다. 그 다음으로, 소정의 패턴이 형성된 감광재를 에칭 레지스트로 사용하고, 원판(100)에 에칭액을 분무시킴으로써, 감광재의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 동박층(102) 및 무전해 동도금 및 전해 동도금으로 형성된 동도금층(103)을 제거한다. 그 후, 감광재를 제거한다. 여기서 액체 상태의 감광재를 코팅하는 방식은 딥 코팅(dip coating) 방식, 롤 코팅(roll coating) 방식, 전기증착(electro-deposition) 방식 등이 있다.

이러한 액체 상태의 감광재를 이용하는 방식은 드라이 필름(201)보다 얇게 도포할 수 있으므로, 보다 미세한 회로패턴을 형성할 수 있는 장점이 있다. 원판 (100)의 표면에 요철이 있는 경우, 이를 채워 균일한 표면을 형성할 수 있는 장점도 있다.

다음으로, 도 8a 내지 도 8f는 본 발명의 제 1 실시예에 따른 중심층 형성 단계의 흐름을 나타내는 단면도이다.

중심층 형성 단계(S120)를 살펴보면, 도 8a에서와 같이, 경화된 수지(1010)로 이루어진 원판(1000)에 칩이 들어갈 공동을 형성한다.

여기서 경화수지로는 에폭시 수지(epoxy resin), 폴리이미드 수지(polyimide resin), BT 수지(BT resin), 페놀 수지(phenol resin) 등을 사용하는 것이 바람직하다.

또한, 공동을 형성할 때는 펀치(punch) 또는 기계 드릴을 이용하여 형성하는 것이 바람직하다.

다음, 도 8b에서와 같이, 공동에 칩(2000, 3000)을 삽입하고 공동이 형성된 원판(1000) 상하부에 미경화된 수지(1020) 및 보호필름(1030)을 도포한다.

여기서 왼쪽 칩은 활동 소자(2000)를 사용한 것을 도시한 것이고 오른쪽 칩은 양쪽에 전극(3010)을 포함하는 수동 소자(3000)를 사용한 것을 도시한 것이며 칩의 두께를 경화된 수지(1010)에 맞게 조절하는 것이 바람직하다.

또한, 칩(2000, 3000)이 삽입되었을 때, 소자(2000, 3000)와 경화된 수지 (1010)사이의 여백은 미경화 수지(1020)로 메꾸어 진다. 이는 칩(2000, 3000)과 경화된 수지 사이의 여백이 없어져서 소자의 쏠림이 없어지도록 한다.

또한, 보호필름(1030)은 일괄적층을 위해 보호필름을 벗겨낼 때 미경화된 수 지와 깨끗하게 떨어질 수 있는 재질을 사용하는 것이 바람직하다.

이후에, 도 8c에서와 같이, 도통홀(C)을 형성하고, 칩 부위에는 레이저를 이용하여 칩의 표면이 노출되도록 블라인드 비아홀(B)을 가공한다.

여기서 필요에 따라 칩 및 경화된 수지(1010) 사이에 존재할 수 있는 에어(air)를 진공가열가압과정에서 빠져나가게 할 수 있도록 전도성 잉크를 충진하지 않을 여분의 추가적인 홀(도시하지 않음)을 형성할 수 있다. 이와 같은 여분의 홀(도시하지 않음)은 전기적 도통과는 무관하고 추후에 미경화 수지(1020)로 충진된다.

또한, 레이저 가공으로 블라인드 비아홀(B)을 형성한 후, 블라인드 비아홀(B) 형성 시 발생하는 열로 인하여 수지가 녹아 홀의 내벽에 부착되는 스미어(smear)를 제거하는 디스미어(Desmear) 공정을 더 수행하는 것이 바람직하다.

다음으로, 도 8d에서와 같이, 도통홀(C) 및 레이저를 이용하여 칩의 표면이 노출되도록 형성된 블라인드 비아홀(B)에 전도성 잉크(1100)를 충진시킨다.

그리고, 도 8e에서와 같이, 보호필름(1030) 표면보다 돌출되어 있는 전기 전도성 잉크(1100)를 버프등을 이용하여 제거한다.

최종적으로, 도 8f에서와 같이, 상하부 표면의 보호필름(1030)을 제거한다.

다음으로, 도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 일괄 적층 단계의 흐름을 나타내는 단면도이다.

일괄적층 단계(S130)를 살혀보면, 도 9a에서와 같이, 도 8a 내지 도 8f에 도시된 방법으로 형성된 중심층을 중심으로, 도 7a 내지 도 7h에 도시된 방법으로 형 성된 상부 및 하부 회로층을 예비 레이업(lay-up)한다.

여기서 중심층, 상하부 회로층의 비아홀들이 정확하게 일치시키기 위하여, 리벳(Rivet) 방식 또는 핀(pin) 정합 방식 등을 사용하여 예비 레이업을 수행하는 것이 바람직하다.

리벳방식은 중심층, 상하부 회로층을 준비 한 후 기준점인 각각의 타겟 가이드에 구멍을 형성하고 이 구멍에 리벳을 끼워 넣고 중심층 및 상하부 회로층을 정합시키는 방식이다.

한편, 핀 정합 방식은 중심층, 상하부 회로층간의 기준이 되는 홀인 가이드 홀(guide hole)을 동일한 위치에 각각 형성한 후 각 가이드홀 마다 핀을 삽입하여 여러층을 쌓아 나감으로써, 중심층, 회로층을 정확하게 정합시키는 방식이다.

다음, 도 9b에서와 같이, 위에서부터 순차적으로 예비 레이업된 상부 회로층, 중심층, 하부 회로층을 진공가열가압을 통하여 일괄적으로 적층하면 칩 내장형 인쇄회로기판이 완성된다.

여기서 다수의 비아홀을 통해 칩과 회로 패턴이 직접 접속된다. 이는 칩에 직접 전기적 접속을 하는 방식이므로, 회로의 길이가 짧아져서 고주파수에서 임피던스가 낮아진다.

이후에, 도 9c에서와 같이, 최 외각 층에 회로(113)를 형성한다.

여기서 최 외각 층의 회로(113)는 일반적인 회로 형성 단계를 거쳐 형성한다.

다음으로, 도 9d에서와 같이, 최 외각 층의 회로(113)에 솔더(110)를 기판의 양면에 도포하고 노광 및 현상한다.

여기서 솔더(110)를 도포한 후에 초벌건조를 실시하여 작업 중에 도포된 잉크 막이 손상되지 않도록 한다. 솔더(110)는 녹색이 많으며, 땜납의 용해온도에서도 충분히 견디는 내열성 수지로 만들어진다.

또한, 솔더(110)를 도포하는 방식에는 스크린 인쇄법, 롤러코팅(roller coating)법, 커튼코팅(curtain coating)법, 스프레이 코팅(spray coating)법등이 있다.

다음으로, 도 10a 내지 도 10h는 본 발명의 제 2 실시예에 따른 회로층 형성 단계의 흐름을 나타내는 단면도이다.

본 발명에 따른 제 2실시예의 회로층 형성 단계(S110)를 살펴보면, 도 10a에서와 같이, 절연수지층(401)의 양면에 동박층(402)이 입혀진 동박적층판인 원판(400)을 준비한다.

여기서 절연수지층(401)의 양면에 동박층(402)이 입혀진 동박적층판인 원판(400)으로 사용된 동박적층판은 본 발명의 제 2 실시예에 따른 칩 내장형 인쇄회로기판의 제조에서, 유리섬유와 에폭시 수지를 사용한 유리/에폭시 동박적층판 또는 유리섬유와 BT수지를 사용한 내열수지 동박적층판을 절연수지층(401)의 양면에 동박층(402)이 입혀진 동박적층판인 원판(400)으로 사용하는 것이 바람직하다.

도 10a에서, 2층 구조를 갖는 절연수지층(401)의 양면에 동박층(402)이 입혀진 동박적층판인 원판(400)이 도시되어 있으나, 사용 목적 또는 용도에 따라 내층에 소정의 회로패턴 및 비아홀이 형성된 4층, 6층 및 8층 등의 다층 구조를 갖는 원판을 사용할 수도 있다.

다음으로, 도 10b에서와 같이, 절연수지층(401)의 양면에 동박층(402)이 입혀진 동박적층판인 원판(400)의 상하 동박층(402)의 회로 연결을 위하여, CNC 드릴 또는 레이저 드릴을 사용하여 비아홀(D)을 형성한다.

그리고, 도 10c에서와 같이, CNC 드릴 또는 레이저 드릴을 사용하여 형성된 비아홀(D)의 전기적 연결을 위하여, 절연수지층(401)의 양면에 동박층(402)이 입혀진 동박적층판인 원판(400)의 상하 동박층(402) 및 CNC 드릴 또는 레이저 드릴을 사용하여 형성된 비아홀(D)의 내부에 홀 내부 클리닝과 동도금층(403)을 형성한다. 이때, 비아홀(D)의 내부를 동도금으로 충진한다.

다음, 도 10d에서와 같이, 무전해 동도금 및 전해 동도금으로 형성된 동도금층(403)상에 드라이 필름(501)을 도포한다.

이후에, 도 10e에서와 같이, 소정의 회로 패턴이 인쇄된 아트 워크 필름(601)을 드라이 필름(501)상에 밀착시킨 후, 자외선을 조사한다. 이때, 아트 워크 필름(601)의 소정의 패턴이 인쇄된 검은 부분(610)은 자외선이 투과하지 못하고, 인쇄되지 않은 부분(620)은 자외선이 투과하여 소정의 회로 패턴이 인쇄된 아트 워크 필름(601) 아래의 드라이 필름(501)을 경화시킨다.

그리고, 도 10f에서와 같이, 소정의 회로 패턴이 인쇄된 아트 워크 필름(601)을 제거한 후, 탄산나트륨(Na₂CO₃) 또는 탄산칼륨(K₂CO₃)의 수용액 등의 현상액에 담금으로써, 소정의 에칭 레지스트 패턴을 형성한다.

이후에, 도 10g에서와 같이, 드라이 필름(501)을 에칭 레지스트로 사용하고, 원판(400)을 에칭액에 침수시킴으로써, 드라이 필름(501)의 소정의 패턴에 대응하는 부분을 제외한 나머지 부분의 동박층(402) 및 동도금층(403)을 제거한다.

최종적으로, 도 10h에서와 같이, 동도금층(403)상에 도포된 드라이 필름(501)을 수산화나트륨(NaOH) 또는 수산화칼륨(KOH) 등이 포함된 박리액을 사용하여 제거하면, 본 발명에 따른 회로층이 형성된다.

상술한 도 10d 내지 10h의 과정에서, 에칭 레지스트로 드라이 필름(501)을 사용하였으나, 액체 상태의 감광재를 에칭 레지스트로 사용할 수 있다.

다음으로, 도 11a 내지 도 11f는 본 발명의 제 2 실시예에 따른 중심층 형성 단계의 흐름을 나타내는 단면도이다.

중심층 형성 단계(S120)를 살펴보면, 도 11a에서와 같이, 경화된 수지(4010)로 이루어진 원판(4000)에 칩(5000, 6000)이 들어갈 공동을 형성한다.

다음, 도 11b에서와 같이, 공동에 칩(5000, 6000)을 삽입하고 원판(4000) 상하부에 미경화된 수지(4020) 및 보호필름(4030)을 각각 적층한다.

여기서 보호필름(4030)은 회로의 노출면을 보호하고 절연 하기 위한 커버레이(coverlay)를 사용하는 것이 바람직하다.

그리고, 도 11c에서와 같이, 도통홀(F)을 형성하고, 칩 부위에는 레이저를 이용하여 칩의 표면이 노출되도록 블라인드 비아홀(E)을 가공한다.

여기서 필요에 따라 칩(5000, 6000) 및 경화된 수지(4010) 사이에 존재할 수 있는 에어를 진공가열가압과정에서 빠져나가게 할 수 있도록 전도성 잉크를 충진하 지 않을 여분의 추가적인 홀을 형성할 수 있다. 이와 같은 여분의 홀은 전기적 도통과는 무관하고 추후에는 미경화 수지(4020)로 충진된다.

다음으로, 도 11d에서와 같이, 도통홀(F) 및 레이저를 이용하여 칩의 표면이 노출되도록 형성된 블라인드 비아홀(E)에 클리닝 과정을 거친 후 전도성 잉크(4100)를 충진시킨다.

이후, 도 11e에서와 같이, 보호필름(4030) 표면보다 돌출되어 있는 전기 전도성 잉크(4100)를 버프등을 이용하여 제거한다.

후에, 도 11f에서와 같이, 상하부 표면의 보호필름(4030)을 제거한다.

다음으로, 도 12a 내지 도 12c는 본 발명의 제 2 실시예에 따른 일괄 적층 단계의 흐름을 나타내는 단면도이다.

일괄적층 단계(S130)를 살혀보면, 도 12a에서와 같이, 도 11a 내지 도 11f에 도시된 방법으로 형성된 중심층을 중심으로, 도 10a 내지 도 10h에 도시된 방법으로 형성된 회로층을 중심층의 양면에 예비 레이업 한다.

여기서 중심층, 상하부 회로층의 비아홀들이 정확하게 일치시키기 위하여, 리벳 방식 또는 핀 정합 방식 등을 사용하여 예비 레이업을 수행하는 것이 바람직하다.

다음, 도 12b에서와 같이, 위에서부터 순차적으로 예비 레이업된 상부 회로층, 중심층, 하부 회로층을 진공가열가압을 통하여 일괄적으로 적층하면 칩 내장형 인쇄회로기판이 완성된다.

이후에, 도 12c에서와 같이, 상하부 외층 회로에 솔더(410)를 기판의 양면에 도포하고 노광 및 현상한다.

여기서 솔더(410)를 도포한 후에 초벌건조를 실시하여 작업 중에 도포된 잉크 막이 손상되지 않도록 한다. 솔더(410)는 녹색이 많으며, 땜납의 용해온도에서도 충분히 견디는 내열성 수지로 만들어진다.

본 발명에 따른 칩 내장형 인쇄회로기판의 제조방법에서 제 1 실시예는 일괄 적층 단계 후에 외부 회로를 형성하고, 제 2 실시예는 외부 회로를 형성한 후에 일괄 적층을 하는 차이점이 있다. 이는 제 2 실시예의 경우, 일괄적층 단계(S130)에서 회로 형성 공정이 필요없는 이점이 있다.

이상에서 본 발명에 대하여 설명하였으나, 이는 일실시예에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 얼마든지 다양한 변화 및 변형이 가능함은 본 기술분야에서 통상적으로 숙련된 당업자에게 분명할 것이다. 하지만, 이러한 변화 및 변형이 본 발명의 범위 내에 속한다는 것은 이하 특허청구범위를 통하여 확인될 것이다.

상술한 바와 같이, 본 발명에 따르면 칩이 삽입된 기판에 직접 전도성잉크를 충진하는 경우 층간 쏠림으로 인한 부정합을 예방할 수 있는 효과가 있다.

또한, 본 발명에 따르면 일괄적층공법이므로, 제조시간을 크게 단축할 수 있는 효과가 있다.

또한, 본 발명에 따르면 전기적 접속에 솔더를 사용하지 않으므로 노이즈 발생이 감소되는 효과가 있다.

또한, 본 발명에 따르면 칩의 위 아래에 전극이 있는 경우 위아래 방향 모두에 via을 연결할 수 있는 효과가 있다.

또한, 본 발명에 따르면 다수의 비아홀을 통해 칩과 회로 패턴이 직접 전기적 접속을 하는 방식이므로, 회로의 길이가 짧아져서 고주파수에서 임피던스가 낮아지는 효과가 있다.

Claims (9)

1. 도전성 잉크가 충진된 비아로 형성되어 있고, 상기 비아홀에 접속된 칩을 내장한 중심층; 및

   상기 중심층의 양면에 적층되며, 상기 비아홀을 통해 상기 중심층의 칩과 전기적으로 직접 접속되는 회로 패턴 및 비아홀이 형성된 회로층;을 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
2. 제 2 항에 있어서,

   상기 중심층은 경화수지층 및 비경화수지층을 포함하며, 상기 칩은 상기 경화수지층 내에 삽입된 것을 특징으로 하는 칩 내장형 인쇄회로기판.
3. 전기 전도성 잉크가 충진된 다수의 비아홀을 포함하며, 칩이 내장된 중심층을 형성하는 단계;

   회로 패턴 및 비아홀이 형성된 회로층을 형성하는 단계;

   상기 중심층의 양면에 상기 회로층을 예비 적층하는 단계; 및

   상기 중심층 및 회로층을 가압하여 상기 다수의 비아홀을 통해 상기 칩을 상기 회로 패턴에 직접 접속시키는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
4. 제 3 항에 있어서,

   칩이 내장된 중심층을 형성하는 단계는,

   경화수지층에 공동을 형성하는 단계;

   상기 공동에 칩을 삽입하는 단계;

   상기 기판의 양면에 미경화수지층 및 보호필름을 도포하는 단계;

   상기 미경화수지층 및 보호필름에 다수의 비아홀을 형성하는 단계;

   상기 비아홀에 도전성 잉크를 충진하는 단계; 및

   상기 보호필름을 제거하는 단계;를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
5. 제 4 항에 있어서,

   상기 도전성 잉크를 충진하는 단계는,

   외부에 돌출된 도전성 잉크를 연마가공하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
6. 제 4 항에 있어서,

   상기 도전성 잉크를 충진하는 단계는,

   상기 다수의 비아홀 중에, 상기 가압하는 단계 중에 에어를 배출하는 기능을 하는 비아홀 이외의 비아홀에만 도전성 잉크를 충진하는 단계를 포함하는 것을 특 징으로 하는 칩 내장형 인쇄회로기판 제조방법.
7. 제 3 항에 있어서,

   상기 회로층을 형성하는 단계는,

   비아홀을 형성하는 단계; 및

   일면에 회로 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
8. 제 7 항에 있어서,

   최 외각 층의 회로 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.
9. 제 3 항에 있어서,

   회로층을 형성하는 단계는, 비아홀 양면에 회로층을 형성하는 단계를 포함하는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제조방법.

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