KR100782935B1 - 칩 내장형 인쇄회로기판 및 그 제작방법 - Google Patents

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Abstract

칩 내장형 인쇄회로기판 및 그 제작방법이 개시된다. 회로 패턴이 형성된 코어층에 캐버티를 형성하는 단계, 코어층의 일면에 테이프를 부착한 후 캐버티 내부에 칩을 삽입하여 테이프에 의해 고정하는 단계, 코어층의 타면에 캐버티가 외부로 노출되도록 레지스트를 적층한 후 칩의 둘레와 캐버티 내주면 사이에 도전성 물질을 개재시켜 칩을 캐버티 내부에 고정하는 단계, 레지스트를 제거한 후 상부 절연층을 적층하고 테이프를 제거한 후 하부 절연층을 적층하는 단계를 포함하는 인쇄회로기판 제작방법은 칩의 위치 불량 문제를 해결하고 칩의 열 방출이 용이하다.
수동소자, 능동소자, 임베딩

Description

칩 내장형 인쇄회로기판 및 그 제작방법{PRINTED CIRCUIT BOARD HAVING EMBEDDED CHIP AND MANUFACTURING METHOD THEREFORE}
도 1은 회로 패턴이 형성된 코어층의 단면도.
도 2는 도 1에 도시된 코어층에 캐버티를 형성한 상태를 도시한 단면도.
도 3은 도 2에 도시된 코어층의 일 면에 테이프를 부착한 상태를 도시하는 단면도.
도 4는 도 3에 도시된 코어층의 캐버티에 칩을 내장한 상태를 도시한 단면도.
도 5는 본 발명의 일 실시예에 따른 칩의 일면에 둘레부가 형성된 상태를 도시한 평면도.
도 6은 도 4에 도시된 코어층의 일면에 레지스트를 적층한 상태를 도시한 단면도.
도 7은 도 6에 도시된 코어층의 캐버티에 도전성 물질을 개재하여 칩을 고정한 후 레지스트를 제거한 상태를 도시한 단면도.
도 8은 도 7에 도시된 코어층의 일면에 상부 절연층을 적층한 상태를 도시한 단면도.
도 9는 도 8에서 테이프를 제거한 상태를 도시한 단면도.
도 10은 도 9에서 코어층의 이면에 하부 절연층을 적층한 상태를 도시하는 단면도.
<도면 부호의 설명>
10 코어층 11 절연층
13 회로패턴 15 캐버티
17 테이프 19 칩
21 칩패드 22 둘레부
23 레지스트 25 도금부
27 상부 절연층 29 하부 절연층
본 발명은 칩 내장형 인쇄회로기판 및 그 제작방법에 관한 것이다.
현재까지의 대부분의 인쇄회로기판의 기판 상에는 저항 또는 커패시터와 같은 수동소자는 물론 IC 등과 같은 능동소자를 기판 상에 실장하였는데, 이는 기판의 부피를 크게 할 뿐만 아니라 기판의 설계에도 많은 제한 사항이 되었던 것이 사실이다. 이러한 문제점을 해결하고 최근 전자산업의 발달에 따른 전자 제품의 소형화 및 고기능화의 요구에 대응하기 위하여 저항, 커패시터(capacitor), IC(integrated circuit) 등을 기판에 내장(embedding)하는 기술이 각광을 받고 있다.
이러한 칩 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 커패시터 등의 칩을 삽입하여 기존의 칩 저항 및 칩 커패시터의 역할을 대체하는 기술을 말한다. 다시 말하면, 칩 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부의 칩, 예를 들어, 커패시터가 내장되어 있는 형태로서 기판 자체의 크기에 상관 없이 칩이 인쇄회로기판의 일 부분으로 통합되어 있다면, 이를 '칩 내장형'이라고 하며 이러한 기판을 칩 내장형 인쇄회로기판(Embedded Chip PCB)이라고 한다. 이러한 칩 내장형 인쇄회로기판의 가장 중요한 특징은 칩이 인쇄회로기판의 일 부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.
한편, 현재까지의 칩 내장형 인쇄회로기판 기술은 아래와 같이 크게 3가지 방법으로 분류될 수 있다.
첫째로, 중합체 커패시터 페이스트를 도포하고 열 경화시켜 커패시터를 구현하는 중합체 후막형(Polymer Thick Film Type) 커패시터를 구현하는 방법이 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후 동박(copper foil)을 적층시켜 각각의 상부 전극 및 하부 전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현하게 된다.
둘째로, 세라믹 충진 감광성 수지(ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅하여 개별 내장형 커패시터(embedded type capacitor)를 구 현하는 방법으로서, 미국 모토롤라(Motorola) 사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말이 함유된 감광성 수지를 기판에 코팅한 후 동박(copper)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 커패시터를 구현한다.
셋째로, 인쇄회로기판의 표면에 실장되던 디커플링 커패시터(decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 커패시턴스 특성을 갖는 별도의 유전층을 삽입하여 커패시터를 구현하는 방법으로서, 미국 산미나(Sanmina) 사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 커패시터(power distributed decoupling capacitor)를 구현하고 있다.
한편, 전자 제품의 다양한 기능과 뛰어난 성능을 만족하기 위해 부품의 작동 속도는 계속 증가하고 있으며, 부품 속도를 향상시키기 위해서 패킷(package)의 본딩 방식도 리드 프레임(lead frame), 와이어 본딩(wire bonding), 핀타입(pin type)의 본딩 방식에서 작은 크기의 볼 타입 본딩(ball type bonding) 방식, 플립칩 본딩(flip chip bonding) 방식으로 변화하고 있다.
현재 플립칩 본딩 방식을 채용하는 고속 제품의 경우 CPU 혹은 그래픽 칩 셋(graphic chip set)의 경우 클럭(clock) 주파수가 2GHz 이상의 속도로 동작하고 있다. 이러한 CPU 또는 칩셋의 경우 짧은 신호 상승 시간, 더 많은 전류를 요구하게 되며 고속으로 동작하기 위해서 IC 및 플립칩 패키지(flip chip package), 메인보드와의 신호선 간격이 계속 짧아지도록 설계되고 있다.
그러나 이와 같이 부품의 속도가 빨라질수록 전원 공급 배선에 전압 요동(voltage fluctuation)이 발생하여 결국 SSN(Simultaneous Switching Noise) 또는 Delta-I(ΔI)라는 고주파 잡음이 점점 크게 발생한다. 이와 같은 고주파 잡음(SSN)은 시스템을 지연시키거나 논리 오류를 발생시켜 시스템 성능을 약화시키고 시스템의 신뢰성을 떨어뜨린다.
이러한 SSN을 줄이기 위해서는 소자의 동작에 필요한 스위칭 속도를 바꿀 수 없을 때에는 전원공급 배선의 인덕턴스를 줄이는 것이 가장 효과적인 방법이며 전원공급 배선의 전압 요동을 줄이기 위해서는 디커플링 커패시터(decoupling capacitor)를 사용한다. 전원공급 배선에는 디커플링 칩 커패시터를 설치하여 회로의 스위칭에 필요한 전류를 직접 공급함으로써 전원공급 배선이 갖고 있는 인덕턴스를 차폐시켜서 전압 강하 효과를 현저하게 낮추고 SSN을 줄일 수 있다.
이와 같이 날로 고성능화 및 고속도화 되어 가는 전자제품의 요구에 부응하기 위해서 칩 내장형 인쇄회로기판 기술이 날로 발전하고 있으며 그 수요 또한 꾸준하게 증가하고 있는 추세이다.
본 발명은 인쇄회로기판의 내부에 칩을 실장할 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명은 칩의 위치 고정 불량을 제거할 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명은 칩에서 발생하는 열의 방출이 용이한 칩 내장형 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명은 칩의 잔류응력 또는 칩 크랙 등과 같은 문제를 해결할 수 있는 인쇄회로기판 및 그 제조방법을 제공한다.
본 발명의 일 측면에 따른 칩 내장형 인쇄회로기판 제작방법은 회로 패턴이 형성된 코어층에 캐버티를 형성하는 단계, 코어층의 일면에 테이프를 부착한 후 캐버티 내부에 칩을 삽입하여 테이프에 의해 고정하는 단계, 코어층의 타면에 캐버티가 외부로 노출되도록 레지스트를 적층한 후 칩의 둘레와 캐버티 내주면 사이에 도전성 물질을 개재시켜 칩을 캐버티 내부에 고정하는 단계, 레지스트를 제거한 후 상부 절연층을 적층하고 테이프를 제거한 후 하부 절연층을 적층하는 단계를 포함한다.
본 발명에 따른 칩 내장형 인쇄회로기판 제작방법의 실시예들은 다음과 같은 특징들을 하나 또는 그 이상 구비할 수 있다. 예를 들면, 도전성 물질은 구리 도금 또는 도전성 페이스트에 의해 형성될 수 있다. 그리고 칩은 칩패드 및 일정한 높이를 가지고 칩패드 둘레를 감싸는 둘레부를 가질 수 있다. 또한, 둘레부의 높이는 칩패드보다 큰 것이 바람직하고 둘레부는 구리 패턴일 수 있다.
상부 절연층 및 하부 절연층은 코어층에 포함되어 있는 절연층과 실질적으로 동일한 열팽창 계수를 가짐으로써 기판의 제작 공정에 의한 열에 의해 기판의 휨 또는 잔류 응력 등을 제거하는 것이 바람직하다.
본 발명의 일 측면에 따른 칩 내장형 인쇄회로기판은 캐버티를 구비하는 코어층과, 도전성 물질에 의해 캐버티의 내부에 고정되는 칩-칩은 그 일면에 칩 패드 및 칩 패드의 둘레에 형성된 둘레부를 구비함-과, 코어층의 양면에 각각 적층되는 상부 절연층 및 하부 절연층과, 상부 절연층 및 하부 절연층 상에 적층되며 칩 패드와 전기적으로 접속되는 회로층을 포함한다.
본 발명에 따른 칩 내장형 인쇄회로기판의 실시예들은 다음과 같은 특징들을 하나 또는 그 이상 구비할 수 있다. 예를 들면, 도전성 물질은 구리 도금 또는 도전성 페이스트에 의해 형성될 수 있다. 그리고 칩은 칩패드 및 일정한 높이를 가지고 칩패드 둘레를 감싸는 둘레부를 가질 수 있다. 또한, 둘레부의 높이는 칩패드보다 큰 것이 바람직하다.
상부 절연층 및 하부 절연층은 코어층에 포함되어 있는 절연층과 실질적으로 동일한 열팽창 계수를 가짐으로써 기판의 제작 공정에 의한 열에 의해 기판의 휨 또는 잔류 응력 등을 제거하는 것이 바람직하다.
이하, 본 발명에 따른 칩 내장형 인쇄회로기판 및 그 제작방법의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 절연층(11)의 양면에 회로 패턴(13)이 형성된 코어층(10)의 단면도이다.
코어층(10)에는 아래 도 2를 통해 설명하는 바와 같이 그 내부에 캐버티(cavity)가 형성되며 캐버티의 내부에 칩이 실장(embedding)된다. 코어층(10)으로는 동박 적층판(Copper Clad Lamination)을 사용할 수 있는데, 동박 적층판은 절연층(11)의 양면에 동박이 적층된 것으로서, 유리 섬유에 에폭시 수지(Epoxy Resin: 수지와 경화재의 배합물)를 침투시킨 절연재와 그 위에 적층된 동박으로 구성된다. 코어층(10)의 동박에 형성되는 회로 패턴(13)은 추후의 공정에 의해 칩 또는 외부의 회로층과 전기적으로 연결될 수 있다.
도 2는 도 1에 도시된 코어층(10)의 소정의 위치에 캐버티(15)가 형성된 상태를 도시하는 단면도이다.
도 2를 참조하면, 칩을 실장하고자 하는 위치에 칩의 높이 및 넓이 보다 약간 크게 캐버티(15)를 형성한다. 캐버티(15)를 형성하는 방법으로는 CNC 드릴링 등과 같은 기계적인 드릴링 또는 인쇄회로기판의 제조공정에서 흔히 사용되는 레이저 드릴링도 가능하다. 그리고 드릴링 공정 후에는 드릴링에 의해 발생한 스미어(smear)를 제거하기 위해서 디스미어(desmear) 공정을 수행하는 것이 바람직하다.
도 3은 도 2에 도시된 코어층(10)의 일면에 테이프(17)를 부착한 상태를 도시한 단면도이다.
도 3을 참조하면, 캐버티(15) 내부에 칩을 임시로 고정하기 위해서 코어 층(10)의 일부에 테이프(17)를 부착한다. 여기서 '임시'라는 의미는, 테이프(17)는 추후의 공정에 의해 제거되고 칩은 구리 도금 또는 페이스트 등과 같은 도전성 물질에 의해 고정되기 때문이다. 테이프(17)로는 양면 테이프 또는 점착 시트 등을 사용하며 캐버티(15)의 일면이 완전히 커버되도록 한다. 테이프(17)의 접착력 또는 점착력이 너무 강할 경우 테이프를 제거하는 과정에서 칩에 잔류 응력 또는 크랙이 발생할 수 있고, 너무 약할 경우에는 칩의 위치 고정이 어려워 추후 가공 시 위치 불량 등의 문제가 발생할 수도 있다. 따라서 일정한 접착력 또는 점착력을 가지는 테이프(17)를 사용함으로써 칩을 어느 정도 견고하게 고정할 수 있을 뿐만 아니라 제거 또한 용이하게 할 수 있다.
도 4는 도 3에 도시된 캐버티(15)의 내부에 칩(19)이 내장된 상태를 도시하는 단면도이다.
도 4를 참조하면, 캐버티(15)의 내부에는 수동소자 또는 능동소자 등의 칩(19)이 삽입되어 테이프(17)에 의해 임시로 고정된다. 칩(19)을 캐버티(15) 내부에 삽입하는 방법으로는 chip placer 또는 SMT M/C를 이용할 수 있다. 칩(19)은 증폭이나 전기 에너지의 변환과 같은 능동적 기능을 갖지 않은 저항기, 콘덴서, 코일 등과 같은 수동소자이거나 입력과 출력을 갖추고 있으면서 전기를 가한 것만으로 입력과 출력에 일정한 관계를 갖는 트랜지스터, IC, 다이오드, 연산 증폭기 등과 같은 능동소자일 수 있다. 칩(19)은 일정한 둘레를 갖는데, 칩(19)의 둘레와 캐버티(15)의 내주면 사이에는 일정한 간격이 형성된다. 칩(19)의 일면에는 도 5에 도시된 바와 같이 칩패드(21) 및 둘레부(22)가 형성되어 있다.
도 5는 본 발명의 일 실시예에 따른 칩 내장형 인쇄회로기판 제작방법에 사용되는 칩(19)의 평면도이다.
도 5를 참조하면, 칩(19)의 일면에는 칩패드(21)가 일정한 간격을 가지고 복수 개가 형성되어 있는데, 칩패드(21)는 추후의 공정에 의해 외부의 회로패턴과 연결된다. 칩(19)은 아래에서 설명하는 바와 같이 구리 도금 또는 구리 페이스트 등과 같은 도전성 물질이 캐버티(15)와 칩(19) 사이에 개재됨으로써 고정되는데, 이때 도전성 물질이 개재되는 과정에서 칩패드(21) 사이에도 유입되어 칩(19)의 불량이 발생할 수가 있다. 따라서 이와 같은 문제를 방지하기 위해서 칩(19)의 둘레에 도전성 물질의 칩임을 방지할 수 있는 둘레부(22)가 형성되어 있다. 둘레부(22)는 칩의 가장자리에서 칩(19) 둘레 전체에 걸쳐서 형성되며, 칩(19)의 제작 과정에서 구리 도금 또는 에칭 등에 의해 제작될 수 있다. 둘레부(22)의 높이는 칩패드(21)에 비해 높게 형성하는 것이 바람직한데, 이는 둘레부(22)가 테이프(17)에 고정됨으로써 도금 과정에서 도전성 물질이 칩 패드(21)의 내부로 유입되는 것을 방지할 수 있기 때문이다.
도 6은 도 4에 도시된 코어층(10)의 일면에 레지스트(23)를 적층한 상태를 도시하는 단면도이다.
도 6을 참조하면, 캐버티(15)의 상부를 제외한 코어층(10)의 상면에 레지스트(23)를 적층한다. 레지스트(23)는 캐버티(15)의 내부를 도금하거나 도전성 페이스트를 충진하는 등과 같이 도전성 물질을 개재하기 위해 적층하는 것으로 추후 도금 또는 충진이 완료되면 제거된다.
도 7은 도 6에 도시된 코어층(10)에 도금을 실시하고 레지스트(23)를 제거한 상태를 도시한 단면도이다.
도 7을 참조하면, 캐버티(15)의 내부에 구리 도금 등에 의해 칩(19)을 캐버티(15)의 내부에 고정한다. 도금액은 칩(19)의 둘레와 캐버티(15)의 내주면 사이에 개재됨으로써 칩(19)이 캐버티(15)의 내부에 견고하게 고정된다. 도금 전에는 칩(19)의 노출된 표면을 포함하여 기판 전체에 대해 불순물 또는 잔존물을 제거하기 위한 세척 공정을 수행하는 것이 바람직하다. 그리고 도금액은 칩(19)의 둘레에 형성된 둘레부(22)에 의해서 칩패드(21)에 도달하지 못하고 둘레부(22) 및 칩(19)의 둘레에 용착된다. 그리고 구리 도금을 완료한 후에는 레지스트(23)를 제거한다.
도 7에 도시된 바와 같이, 도금을 통해서 칩(19)은 캐버티(15)의 내부에 고정되기 때문에 추후의 공정에 의해 캐버티(15)의 위치가 정 위치에서 이탈할 가능성이 없게 된다. 따라서 종래의 칩 실장 과정에서 발생하는 칩의 뒤틀림 문제를 근본적으로 해결할 수 있기 때문에 추후 공정에서 인쇄회로기판의 가공 편차를 줄일 수 있다. 그리고 칩의 주위를 구리와 같은 금속으로 감싸기 때문에 칩(19)에서 발생하는 열이 외부로 쉽게 방출될 수 있을 뿐만 아니라 외부의 충격으로부터 칩(19)을 보호할 수 있다. 그리고 본 실시예에 따른 칩 내장 인쇄회로기판 제작방법은, 종래기술에서 칩을 접착력 또는 점착력이 큰 테이프를 이용하여 고정한 후 제거함으로 인해 발생하는 잔류 응력 또는 크랙을 방지할 수 있다.
본 실시예에서는 칩(19)을 고정하는 방법으로 구리 도금을 사용하였지만, 칩(19)은 구리 페이스트 등과 같은 도전성 페이스트를 칩(19)의 둘레와 캐버티(15) 의 내주면 사이에 형성된 간격에 개재함으로써 고정될 수 있다. 도전성 페이스트는 스크린 인쇄법에 의해 캐버티(15) 내부에 개재될 수 있으며, 구리(Cu)에 한정되지 않고 은, 니켈, 카본 등과 같은 도전성 페이스트가 사용될 수도 있다.
도 8은 도 7에서 코어층(10)의 일면에 상부 절연층(27)을 적층한 상태를 도시하는 단면도이고, 도 9는 도 8에서 테이프(17)를 제거한 상태를 도시한 단면도이다.
도 8을 참조하면, 구리 도금이 완료된 후 테이프(17)가 부착되어 있는 코어층(10)의 반대면에 상부 절연층(27)을 적층한다. 상부 절연층(27)은 유리 섬유에 에폭시 수지를 침투시킨 절연재를 사용하거나, 이와 같은 절연재가 동박의 일면에 적층되어 있는 RCC(Resin Coated Copper)를 사용할 수 있다. 이때 사용되는 절연재는 코어층(10)의 절연층(11)과 열팽창 계수(CTE)가 실질적으로 동일한 것을 사용할 수 있는데, 이를 통해서 추후의 공정에서 발생하는 열에 의해 기판 내부의 잔류 응력 또는 크랙 등의 발생을 방지할 수 있다. 그리고 도 9에 도시된 바와 같이 코어층(10)의 일면에 부착되어 있는 테이프(17)를 제거한다.
도 10은 도 9에서 테이프(17)를 제거한 후 하부 절연층(29)을 형성한 상태를 도시한 단면도이다.
테이프(17)를 제거하면 칩패드(21)가 외부로 노출된다. 그리고 칩패드(21)와 연결되는 외부의 회로 패턴(미도시)을 형성하기 위해서 하부 절연층(29)을 형성한다. 하부 절연층(29)은 코어층(10)의 절연층(11) 및 상부 절연층(27)과 동일한 열팽창 계수(CTE)를 가진 절연재를 이용하여 적층하며 일반적인 RCC가 사용될 수 있 다.
그리고 상부 절연층(27) 또는 하부 절연층(29) 상에는 회로층(도시하지 않음)이 형성될 수 있다. 회로층은 도통홀 등에 의해 칩패드(21)와 전기적으로 연결된다. 그 후 필요에 따라서 절연층 및 회로층을 순차적으로 적층하여 칩 내장형 인쇄회로기판을 완성하게 된다. 본 실시예에 따른 칩 내장형 인쇄회로기판의 제작방법은 칩패드(21)와 회로층을 전기적으로 연결하는 과정에서 칩(19)의 위치 불량이 발생할 가능성이 거의 없기 때문에 가공 편차를 줄일 수 있을 뿐만 아니라 기판의 불량을 줄일 수 있다.
이상에서 본 발명의 실시예를 설명하였지만, 본 발명의 다양한 변경예와 수정예도 본 발명의 기술적 사상을 구현하는 한 본 발명의 범위에 속하는 것으로 해석되어야 한다.
본 발명은 인쇄회로기판의 내부에 칩을 실장할 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명은 칩의 상하 및 좌우 편심을 없애거나 줄일 수 있는 칩 내장형 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명은 칩에서 발생하는 열의 방출이 용이한 칩 내장형 인쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명은 칩의 잔류응력 또는 칩 크랙 등과 같은 문제를 해결할 수 있는 인 쇄회로기판 및 그 제조방법을 제공할 수 있다.
본 발명은 칩 위의 절연층 두께와 주위의 패턴의 절연층 두께 편차가 발생을 줄이는 인쇄회로기판 및 그 제조방법을 제공할 수 있다.

Claims (13)

  1. 회로 패턴이 형성된 코어층에 캐버티를 형성하는 단계;
    상기 코어층의 일면에 테이프를 부착한 후 상기 캐버티 내부에 칩을 삽입하여 상기 테이프에 의해 고정하는 단계;
    상기 코어층의 타면에 상기 캐버티가 외부로 노출되도록 레지스트를 적층한 후 상기 칩의 둘레와 상기 캐버티 내주면 사이에 도전성 물질을 개재시켜 상기 칩을 상기 캐버티 내부에 고정하는 단계;
    상기 레지스트를 제거한 후 상부 절연층을 적층하고 상기 테이프를 제거한 후 하부 절연층을 적층하는 단계를 포함하는 칩 내장형 인쇄회로기판 제작방법.
  2. 제 1 항에 있어서,
    상기 도전성 물질은 구리 도금에 의해 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제작방법.
  3. 제 1 항에 있어서,
    상기 도전성 물질은 도전성 페이스트인 것을 특징으로 하는 칩 내장형 인쇄회로기판 제작방법.
  4. 제 2 항 또는 제 3 항 중 어느 하나의 항에 있어서,
    상기 칩은 칩패드와 일정한 높이를 가지고 상기 칩패드 둘레를 감싸는 둘레부를 가지는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제작방법.
  5. 제 4 항에 있어서,
    상기 둘레부의 높이는 상기 칩패드보다 큰 것을 특징으로 하는 칩 내장형 인쇄회로기판 제작방법.
  6. 제 4 항에 있어서,
    상기 둘레부는 구리 패턴인 것을 특징으로 하는 칩 내장형 인쇄회로기판 제작방법.
  7. 제 1 항에 있어서,
    상기 상부 절연층 및 상기 하부 절연층은 상기 코어층에 포함되어 있는 절연층과 실질적으로 동일한 열팽창 계수를 가지는 것을 특징으로 하는 칩 내장형 인쇄회로기판 제작방법.
  8. 캐버티를 구비하는 코어층과;
    도전성 물질에 의해 상기 캐버티의 내부에 고정되는 칩-상기 칩은 그 일면에 칩 패드 및 상기 칩 패드의 둘레에 형성된 둘레부를 구비함-과;
    상기 코어층의 양면에 각각 적층되는 상부 절연층 및 하부 절연층과;
    상기 상부 절연층 및 하부 절연층 상에 적층되며 상기 칩 패드와 전기적으로 접속되는 회로층을 포함하는 칩 내장형 인쇄회로기판.
  9. 제 8 항에 있어서,
    상기 도전성 물질은 구리 도금에 의해 형성되는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  10. 제 8 항에 있어서,
    상기 도전성 물질은 구리 페이스트인 것을 특징으로 하는 칩 내장 인쇄회로기판.
  11. 제 8 항에 있어서,
    상기 둘레부의 높이는 상기 칩패드보다 큰 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  12. 제 8 항에 있어서,
    상기 둘레부는 구리 패턴인 것을 특징으로 하는 칩 내장형 인쇄회로기판.
  13. 제 8 항에 있어서,
    상기 상부 절연층 및 상기 하부 절연층은 상기 코어층에 포함되어 있는 절연층과 실질적으로 동일한 열팽창 계수를 가지는 것을 특징으로 하는 칩 내장형 인쇄회로기판.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000056832A (ko) * 1999-02-26 2000-09-15 구자홍 방열부재를 구비한 인쇄회로기판 및 그 제조방법
KR20060061953A (ko) * 2004-12-02 2006-06-09 삼성전기주식회사 얇은 코어층을 갖는 인쇄회로기판 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000056832A (ko) * 1999-02-26 2000-09-15 구자홍 방열부재를 구비한 인쇄회로기판 및 그 제조방법
KR20060061953A (ko) * 2004-12-02 2006-06-09 삼성전기주식회사 얇은 코어층을 갖는 인쇄회로기판 제조방법

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
국내 공개특허공보 제10-2006-24708호(2006.3.17. 공개)
국내 공개특허공보 제10-2006-61953호(2006.6.9. 공개)
국내 공개특허공보 제10-2006-70935호(2006.6.26. 공개)
국내 공개특허공보 특2000-0056832호(2000.9.15. 공개)

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