KR100842389B1 - 프린트배선판 및 그 제조방법 - Google Patents

프린트배선판 및 그 제조방법 Download PDF

Info

Publication number
KR100842389B1
KR100842389B1 KR1020017005506A KR20017005506A KR100842389B1 KR 100842389 B1 KR100842389 B1 KR 100842389B1 KR 1020017005506 A KR1020017005506 A KR 1020017005506A KR 20017005506 A KR20017005506 A KR 20017005506A KR 100842389 B1 KR100842389 B1 KR 100842389B1
Authority
KR
South Korea
Prior art keywords
capacitor
resin
wiring board
printed wiring
substrate
Prior art date
Application number
KR1020017005506A
Other languages
English (en)
Other versions
KR20010092430A (ko
Inventor
이나가키야스시
아사이모토오
왕동동
야바시히데오
시라이세이지
Original Assignee
이비덴 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이비덴 가부시키가이샤 filed Critical 이비덴 가부시키가이샤
Publication of KR20010092430A publication Critical patent/KR20010092430A/ko
Application granted granted Critical
Publication of KR100842389B1 publication Critical patent/KR100842389B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H05K1/187—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding the patterned circuits being prefabricated circuits, which are not yet attached to a permanent insulating substrate, e.g. on a temporary carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82047—Reshaping, e.g. forming vias by mechanical means, e.g. severing, pressing, stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01011—Sodium [Na]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01025—Manganese [Mn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01043—Technetium [Tc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09509—Blind vias, i.e. vias having one side closed
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09536—Buried plated through-holes, i.e. plated through-holes formed in a core before lamination
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/06—Lamination
    • H05K2203/063—Lamination of preperforated insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49126—Assembling bases
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base
    • Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base

Abstract

프린트배선판(10)의 코어기판(30) 내에, 칩콘덴서(20)를 배설한다. 이에 의해, IC칩(90)과 칩콘덴서(20)와의 거리가 짧아지게 되고, 루프인덕턴스를 저감하는 것이 가능하게 된다. 제 1 수지기판(30a), 제 2 수지기판(30b), 제 3 수지기판(30c)을 적층하여 이루어지기 때문에, 코어기판(30)에 충분한 강도를 얻을 수 있다.
Figure R1020017005506
프린트배선판

Description

프린트배선판 및 그 제조방법{Printed circuit board and method of manufacturing printed circuit board}
본 발명은, IC칩 등의 전자부품을 재치하는 프린트기판 및 그 제조방법에 관한 것으로서, 특히 콘덴서를 내장하는 프린트배선판 및 그 제조방법에 관한 것이다.
현재, 팩키지 기판용의 프린트배선판에서는 IC칩으로의 전력의 공급을 원활하게 하는 등의 목적을 위하여, 칩콘덴서를 표면실장하는 경우가 있다.
칩콘덴서로부터 IC칩까지의 배선의 리액턴스 분은 주파수에 의존하기 때문에, IC칩의 구동주파수의 증가에 따라서 칩콘덴서를 표면실장시켜도 충분한 효과를 얻을 수 없었다. 이 때문에 본 출원인은 특원평 11-248311호에서 코어기판에 오목부을 형성하고, 이 오목부에 칩콘덴서를 수용시키는 기술을 제안하였다. 또 콘덴서를 기판에 묻는 기술로서는, 특개평 6-326472호, 특개평 7-263619호, 특개평 10-256429호, 특개평 11-45955호, 특개평 11-126978호, 특개평 11-312868호 등이 있다.
특개평 6-326472호에는 그래스에폭시로 이루어진 수지기판에, 콘덴서를 매립하는 기술이 개시되어 있다. 이 구성에 의하여 전원노이즈를 저감하고 동시에 칩콘 덴서를 실장하는 스페이스가 불필요하게 되고, 절연성기판을 소형화할 수 있다. 또 특개평 7-263619호에는 세라믹, 알루미나 등의 기판에 콘덴서를 묻는 기술이 개시되어 있다. 이 구성에 의해 전원층 및 접지층의 사이에 접속하는 것으로, 배선길이를 짧게 하고, 배선의 인덕턴스를 저감하고 있다.
그러나, 앞에서 말한 특개평 6-326472호, 특개평 7-263619호는 IC칩으로부터 콘덴서의 거리를 그다지 짧게 할 수 없고, IC칩의 다른 고주파수 영역에 있어서는, 현재 필요한 인덕턴스를 저감시키는 것이 불가능하였다. 특히 수지제의 다층빌드업배선판에 있어서는 세라믹으로 이루어지는 콘덴서와, 수지로 이루어지는 코어기판 및 층간수지절연층의 열팽창률이 다르기 때문에, 칩콘덴서의 단자와 비어와의 사이에 단선, 칩콘덴서와 층간수지절연층과의 사이에서 박리, 층간수지절연층에 크랙이 발생하여 장기에 걸친 높은 신뢰성을 달성하는 것이 불가능하였다.
한편, 특원평 11-248311호의 발명에서는, 콘덴서의 배설위치에 어긋남이 있을 때, 콘덴서의 단자와 비어와의 접속을 정확하게 할 수 없고, 콘덴서로부터 IC칩으로의 전력공급이 불가능하게 될 우려가 있었다.
본 발명은, 앞에서 말한 과제를 해결하기 위한 것으로, 그 목적은 콘덴서를 내장하고, 접속신뢰성을 높인 프린트배선판 및 프린트배선판의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여, 청구항 1의 프린트배선판은, 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서, 상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1의 수지기판과, 상기 콘덴서를 수용하는 개구를 가지는 제2의 수지기판, 제3의 수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고, 상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고, 상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고, 상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고, 상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되어 있는 것을 특징으로 한다.
또, 청구항 16의 프린트배선판의 제조방법은, 적어도 이하 (a)∼(f)의 공정을 구비하는 것을 기술적 특징으로 한다 :
(a) 제 1의 수지기판에 도체패드부를 형성하는 공정;
(b) 상기 제 1의 수지기판의 상기 도체패드부에, 도전성접착제를 개재하여 콘덴서를 접속하는 공정;
(c) 제 3의 수지기판과, 상기 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 상기 제 1의 수지기판을, 상기 제 1의 수지기판의 상기 콘덴서를 상기 제 2의 수지기판의 상기 개구에 수용시키고, 또한 제 3의 수지기판에 상기 제 2의 수지기판의 상기 개구를 폐색하도록 접착판을 개재시켜서 적층하는 공정;
(d) 상기 제 1의 수지기판, 상기 제 2의 수지기판 및 상기 제 3의 수지기판을 가열,가압하여 코어기판으로 하는 공정;
(e) 레이저에 의해, 상기 도체패드부에 이르는 바이어홀용 개구를 형성하는 공정;
삭제
삭제
(f) 상기 바이어홀용 개구에 바이어홀을 형성하는 공정을 적어도 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
청구항 1의 프린트배선판 및 청구항 16의 프린트배선판의 제조방법에서는, 코어기판 내에 콘덴서를 수용하는 것이 가능하고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 수지기판을 적층하여 이루어지기 때문에 코어기판에 충분한 강도를 얻을 수 있다. 또한 코어기판의 양면에 제 1 수지기판, 제 3 수지기판을 배설하는 것으로 코어기판을 평활하게 구성하기 때문에 코어기판의 상에 층간수지절연층 및 도체회로를 적절히 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시킬 수 있다.
삭제
삭제
삭제
삭제
코어기판 상에 층간수지절연층을 설치하고, 상기 층간수지절연층에 바이어홀 혹은 스루홀을 설치하여 도전층인 도체회로를 형성하는 빌드업법에 의하여 형성하는 회로를 의미하고 있다. 그들에는 세미이디티브법, 풀아디티브법의 어느 것인가를 이용하는 것이 가능하다.
공극에는 수지를 충전시키는 것이 바람직하다. 콘덴서, 코어기판 사이의 공극을 없애는 것에 의하여, 내장된 콘덴서가 움직이게 되는 것이 작게 되고, 콘덴서를 기점으로 하는 응력이 발생했다고 하여도 상기 충전된 수지에 의해 완화할 수 있다. 또 상기 수지에는 콘덴서와 코어기판과의 접착과 마이그레이션을 저하시킨다고 하는 효과도 가진다.
삭제
삭제
청구항 4에서는 코어기판 내에 복수 개의 콘덴서를 수용하기 때문에 콘덴서의 고집적화가 가능하게 된다.
청구항 5에서는 제 2의 수지기판에 도체회로가 형성되어 있기 때문에, 기판의 배선밀도를 높이고, 층간수지절연층의 층수를 줄이는 것이 가능하다.
청구항 6에서는 기판 내에 수용한 콘덴서에 가하여 표면에 콘덴서를 배설하 고 있다. 프린트배선판 내에 콘덴서가 수용되어 있기 때문에, IC칩과 콘덴서와의 거리가 짧아지고, 루프인덕턴스를 저감하여 순식간에 전원을 공급하는 것이 가능한 한편, 프린트배선판의 표면에도 콘덴서가 배설되어 있기 때문에 대용량의 콘덴서를 설치하는 것이 가능하여 IC칩에 대전력을 용이하게 공급하는 것이 가능하게 된다.
청구항 7에서는 표면의 콘덴서의 정전용량은, 내층의 콘덴서의 정전용량 이상이기 때문에 고주파영역에서는 전원공급의 부족이 없고, 소망의 IC칩의 동작이 확보된다.
청구항 8에서는 표면의 콘덴서의 인덕턴스는 내층의 콘덴서의 인덕턴스 이상이기 때문에, 고주파영역에서는 전원공급의 부족이 없고, 소망의 IC칩의 동작이 확보된다.
청구항 9에서는 금속막을 형성한 칩콘덴서의 전극으로 도금에 의해 이루어지는 바이어홀에서 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극은 메탈라이즈로 이루어지는 표면에 요철이 있지만 금속막에 의하여 표면이 평활하게 되고, 히트사이클시험을 실시하여도 전극과 접착판 등에서 단선이 생기는 경우가 없다.
콘덴서의 전극의 금속막에는 동, 니켈, 귀금속의 어느 것인가의 금속이 배설되어 있는 것이 바람직하다. 내장한 콘덴서에 주석과 아연 등의 층은 마이그레이션을 유발하기 쉽기 때문이다. 때문에 마이그레이션의 발생을 방지하는 것도 가능하다.
또 칩콘덴서의 표면에 조화처리를 실시하여도 좋다. 이것에 의하여 세라믹으 로 이루어진 칩콘덴서와 수지로 이루어진 접착층, 층간수지절연층과의 밀착성이 높고 히트사이클시험을 실시하여도 경계면에서의 접착층, 층간수지절연층의 박리가 발생하는 일이 없다.
청구항 11에서는 칩콘덴서의 전극의 피복층으로부터 적어도 일부가 노출하여 프린트배선판에 수용하고, 피복층으로부터 노출한 전극에 전기적 접속을 취하고 있다. 이 때, 피복층으로부터 노출한 금속은 주성분이 Cu로 하는 것이 바람직하다. 접속저항을 저감하는 것이 가능하기 때문이다.
청구항 12에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용하기 때문에 바이어홀을 거쳐 도통을 취하여도 외부전극이 크게 취하여 져서 배열설계의 허용범위가 넓어지기 때문에 접속불량이 없어진다.
청구항 13에서는 매트릭스 형상으로 전극이 형성된 콘덴서를 이용하기 때문에, 큰 크기의의 칩콘덴서를 코어기판에 수용하는 것이 용이하게 된다. 그 때문에 정전용량을 크게 할 수 있기 때문에, 전기적인 문제를 해결하는 것이 가능하다. 또한 여러 가지의 열부하 등을 거쳐도 프린트배선판에 휘어짐이 발생하기 어렵게 된다.
청구항 14에서는 콘덴서에 다수개 취득용의 칩콘덴서를 복수 연결시켜도 좋다. 그것에 의해서 정전용량을 적의 조정하는 것이 가능하고, 적절하게 IC칩을 동작시키는 것이 가능하다.
청구항 15에서는 절연성적찹제의 열팽창률을 수용층 보다도 작게, 즉 세라믹으로 이루어진 콘덴서에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서 코어기판과 콘덴서와의 사이에 열팽창률차에서 내응력이 발생하여도 코어기판에 크랙, 박리 등이 생기기 어렵고, 높은 신뢰성을 달성할 수 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
청구항 24에서는 표면의 콘덴서의 정전용량은 내층의 콘덴서의 정전용량 이 상이기 때문에 고주파영역에서 전원공급의 부족이 없고 소망의 IC칩의 동작을 확보할 수 있다.
청구항 25에서는 표면의 콘덴서의 인덕턴스는, 내층의 콘덴서의 인덕턴스 이상이기 때문에, 고주파영역에서 전원공급의 부족이 없고 소망의 IC칩의 동작을 확보할 수 있다.
삭제
삭제
삭제
청구항 28에서는 칩콘덴서의 전극의 피복층으로부터 적어도 일부가 노출하여 프린트배선판에 수용하고, 피복층으로부터 노출한 전극에 도금에 의하여 전기적 접속을 취하고 있다. 이 때, 피복층으로부터 노출한 금속은 주성분이 Cu로 하는 것이 바람직하다. 그 이유로서는 노출한 금속에 도금으로 금속층을 형성하여도 접속성이 높게 되고, 접속저항을 저감하는 것이 가능하기 때문이다.
청구항 29에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용하기 때문에 바이어홀을 거쳐 도통을 취하여도 외부전극이 크게 취할 수있어 배설설계의 허용범위가 넓어지기 때문에 접속불량이 없어진다.
청구항 30에서는 매트릭스 형상으로 전극이 형성된 콘덴서를 이용하기 때문에, 큰 크기의 칩콘덴서를 코어기판에 수용하는 것이 용이하게 된다. 그 때문에 정전용량을 크게 할 수 있기 때문에, 전기적인 문제를 해결하는 것이 가능하다. 또한 여러 가지의 열이력 등을 거쳐도 프린트배선판에 휘어짐이 발생하기 어렵게 된다.
청구항 31에서는 콘덴서에 다수개 취득 용의 칩콘덴서를 복수 연결시켜도 좋다. 그것에 의해서 정전용량을 적의 조정하는 것이 가능하고 적절하게 IC칩을 동작시키는 것이 가능하다.
청구항 32에서는 절연성적찹제의 열팽창률을 코어기판보다도 작게, 즉 세라믹으로 이루어진 콘덴서에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서 코어기판과 콘덴서와의 사이에 열팽창률차에서 내응력이 발생하여도 코어기판에 크랙, 박리 등이 생기기 어렵고, 높은 신뢰성을 달성할 수 있다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
청구항 42에서는 표면의 콘덴서의 인덕턴스는, 내층의 콘덴서의 인덕턴스 이상이기 때문에 고주파영역에서는 전원공급의 부족이 없고, 소망의 IC칩의 동작이 확보된다.
청구항 45에서는 칩콘덴서의 전극의 피복층으로부터 적어도 일부가 노출하여 프린트배선판에 수용하고, 피복층으로부터 노출한 전극에 도금에 의하여 전기적 접속을 취하고 있다. 이 때, 피복층으로부터 노출한 금속은 주성분이 Cu로 하는 것이 바람직하다. 그 이유로서는 노출한 금속에 도금으로 금속층을 형성하여도 접속성이 높아지고, 접속저항을 저감하는 것이 가능하기 때문이다.
삭제
삭제
삭제
청구항 46에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용하기 위하여 바이어홀을 거쳐 도통을 취하여도 외부전극이 크게 취하여 어라이먼트의 허용범위가 넓어지기 때문에 접속불량이 없어진다.
청구항 47에서는 매트릭스 형상으로 전극이 형성된 콘덴서를 이용하기 때문에, 큰 크기의 칩콘덴서를 코어기판에 수용하는 것이 용이하게 된다. 그 때문에 정전용량을 크게 할 수 있기 때문에, 전기적인 문제를 해결하는 것이 가능하다. 또한 각종 열이력 등을 거쳐도 프린트배선판에 휘어짐이 발생하기 어렵게 된다.
청구항 48에서는 콘덴서에 다수개 취득 용의 칩콘덴서를 복수 연결시켜도 좋다. 그것에 의해서 정전용량을 적의 조정하는 것이 가능하고 적절하게 IC칩을 동작시키는 것이 가능하다.
청구항 49에서는 절연성적찹제의 열팽창률을 수용층 보다도 작게, 즉 세라믹으로 이루어진 콘덴서에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서 코어기판과 콘덴서와의 사이에 열팽창률차에서 내응력이 발생하여도 코어기판에 크랙, 박리 등이 생기기 어렵고, 높은 신뢰성을 달성할 수 있다.
청구항 50의 프린트배선판의 제조방법에서는 적어도 이하 (a)∼(d)의 공정을 구비하는 것을 기술적 특징으로 한다 :
(a) 심재에 수지를 함침시켜서 구성되는 제1의 수지기판에 접착재료를 개재하여 콘덴서를 취부하는 공정;
(b) 심재에 수지를 함침시켜서 구성되는 제3의 수지기판과 상기 콘덴서를 수용하는 개구를 구비하고, 심재에 수지를 함침시켜 구성되는 제2의 수지기판과 상기 제1의 수지기판과 상기 제1의 수지기판의 상기 콘덴서를 상기 제2의 수지기판의 상기 개구에 수용시키고, 또한, 상기 제3의 수지기판을 상기 제2의 수지기판의 상기 개구를 폐색하도록 적층하여 코어기판으로 하는 공정;
(c) 레이저를 조사하여 상기 코어기판에 상기 콘덴서의 전극에 이르는 바이어홀용 개구를 형성하는 공정;
(d) 상기 바이어홀용 개구에 바이어홀을 형성하는 공정
삭제
삭제
삭제
청구항 50에서는 코어기판 내에 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다.
청구항 51의 프린트배선판의 제조방법에서는, 다음 공정을 구비하는 것을 기술적 특징으로 한다.
제50항에 있어서,
제1의 수지기판의 편면의 금속막에 바이어홀 형성용 개구를 형성하는 공정을 포함하고, 제1의 수지기판에 콘덴서를 취부하는 것이 상기 제1의 수지기판의 금속막 비형성면인 것을 특징으로 한다.
삭제
삭제
삭제
삭제
삭제
청구항 51에서는 코어기판 내에 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 한쪽 면에 금속막이 형성된 제 1 수지기판의 금속막에 에칭 등에 의해 개구를 설치하고, 개구의 위치에 레이저를 조사하는 것에 의하여 개구에서부터 노출한 수지절연층을 제거하여 바이어홀용의 개구를 설치하고 있다. 이것에 의해 바 이어홀의 개구경은, 금속막의 개구경에 존재하게 되기 때문에, 바이어홀을 적절한 개구경으로 형성하는 것이 가능하게 된다. 또 마찬가지로 바이어홀의 개구위치 정밀도도, 금속막의 개구위치에 존재하게 되기 때문에 레이저의 조사위치 정밀도는 낮아도 바이어홀을 적절한 위치에 형성하는 것이 가능하게 된다.
청구항 52의 프린트배선판의 제조방법에서는, 다음 공정을 구비하는 것을 기술적 특징으로 한다.
제51항에 있어서,
제3의 수지기판의 편면의 금속막에 바이어홀 형성용 개구를 형성하는 공정을 포함하는 것을 특징으로 한다.
청구항 52에서는 코어기판 내에 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 한쪽 면에 금속막이 형성된 제 1, 제 3의 수지기판의 금속막에 에칭 등에 의해 개구를 설치하고, 개구의 위치에 레이저를 조사하는 것에 의하여 개구에서부터 노출한 수지절연층을 제거하여, 바이어홀용 개구를 설치하고 있다. 이에 따라서 바이어홀의 개구경은 금속막의 개구경에 존재하게 되기 때문에, 바이어홀을 적절한 개구경으로 형성하는 것이 가능하게 된다. 또 마찬가지로 바이어홀 개구위치 정밀도도, 금속막의 개구위치에 존재하게 되기 때문에, 레이저의 조사위치 정밀도는 낮아져도 바이어홀을 적절한 위치에 형성하는 것이 가능하게 된다.
삭제
삭제
삭제
삭제
삭제
삭제
게다가 수지기판을 적층하여 이루어지기 때문에 코어기판에 충분한 강도를 얻을 수 있다. 또한 코어기판의 양면에 제 1 수지기판, 제 3 수지기판을 배설하는 것으로 코어기판을 평활하게 구성하기 때문에, 코어기판의 상에 층간수지절연층 및 도체회로를 적절하게 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시킬 수 있다. 또한 코어기판의 양면에 바이어홀을 설치하고 있기 때문에, IC칩과 콘덴서를 또 외부접속기판과 콘덴서를 최단의 거리로 접속하는 것이 가능하고, 외부접속기판으로부터 IC칩으로의 순식간에 대전력 공급이 가능하게 된다.
청구항 53의 프린트배선판의 제조방법에서는, 다음 공정을 구비하는 것을 기술적 특징으로 한다.
제51항에 있어서,
상기 금속막을 얇게 하는 공정을 포함하는 것을 특징으로 한다.
청구항 53에서는 코어기판 내에 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 한쪽 면에 금속막이 형성된 제 1, 제 3의 수지기판의 금속막에, 에칭 등에 의해 개구를 설치하고, 개구의 위치에 레이저를 조사하는 것에 의하여 개구에서부터 노출한 수지절연층을 제거하여, 바이어홀용 개구를 설치하고 있다. 그 후, 금속막을 에칭 등에 의해 제거한다. 이에 의해 바이어홀의 개구경은 금속막의 개구경에 존재하게 되기 때문에, 바이어홀을 적절한 개구경으로 형성하는 것이 가능하게 된다. 또 마찬가지로 바이어홀 개구위치 정밀도도, 금속막의 개구위치에 존재하게 되기 때문에, 레이저의 조사위치 정밀도는 낮아져도 바이어홀을 적절한 위치에 형성하는 것이 가능하게 된다. 또 금속막을 에칭 등에 의해 제거하는 것에 의하여 배선의 두께를 얇게 형성하는 것이 가능하기 때문에 파인피치한 배선을 형성하는 것이 가능하게 된다.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
게다가 수지기판을 적층하여 이루어지기 때문에 코어기판에 충분한 강도를 얻을 수 있다. 또한 코어기판의 양면에 제 1 수지기판, 제 3 수지기판을 배설하는 것으로 코어기판을 평활하게 구성하기 때문에, 코어기판의 상에 층간수지절연층 및 도체회로를 적절하게 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시킬 수 있다.
상기 목적을 달성하기 위하여 청구항 54의 발명에서는 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에서,
상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 단자와 접속하는 상대적으로 큰 하층비어를 형성하고,
상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층비어와 접속된 복수 개의 상대적으로 작은 상층비어를 배설한 것을 기술적 특징으로 한다.
청구항 54에서는 코어기판에 콘덴서를 내장시키고, 콘덴서 상에 콘덴서의 단자와 접속하는 상대적으로 큰 하층비어를 형성하고, 코어기판의 상면의 층간수지절연층에, 하나의 하층비어와 접속된 복수개의 상대적으로 작은 상층비어를 배설하고 있다. 이것에 의하여 콘덴서의 배설위치 차이에 대응하여 콘덴서의 단자와 하층비 어를 접속하는 것이 가능하게 되고, 콘덴서로부터 IC칩으로의 전력공급을 확실하게 행할 수 있다. 또 상대적으로 작은 상층비어를 복수 개 배설한 것에 의하여, 인덕턴스 분을 병렬 접속하면 동일한 효과를 얻을 수 있기 때문에, 전원선 및 접지선의 고주파수 특성이 높아지고, 전력 공급 부족 혹은 어스레벨의 변동에 의한 IC칩의 오동작을 방지하는 것이 가능하게 된다. 또한 배선길이를 단축하는 것이 가능하기 때문에, 루프인덕턴스를 저감하는 것이 가능하게 된다.
오목부 내에는 수지를 충전시키는 것이 바람직하다. 콘덴서, 코어기판 사이의 공극을 없애는 것에 의하여, 내장된 콘덴서의 움직임이 작아지고, 콘덴서를 기점으로 하는 응력이 발생한다고 하여도 상기 충전된 수지에 의해 완화하는 것이 가능하다. 또 상기 수지에는 콘덴서와 코어기판과의 접착과 마이그레이션을 저하시킨다고 하는 효과도 가진다.
청구항 55, 청구항 56에서는 하층비어로서 표면이 평탄한 필드비어가 이용되고 있다. 이것에 의하여 1의 하층비어에 복수개의 상층비어를 직접 접속하는 것이 가능하게 된다. 따라서 하층비어와 상층비어의 접속성을 높이는 것이 가능하고, 콘덴서로부터 IC칩으로의 전력공급을 확실하게 행하는 것이 가능하게 된다.
청구항 57에서는 코어기판에 형성된 오목부 중에 1개의 콘덴서를 수용하고 있다. 이것에 의해 코어기판 내에 콘덴서를 배치하기 때문에 IC칩과 콘덴서와의 거리가 짧아지고, 루프인덕턴스를 저감하는 것이 가능하게 된다.
청구항 58에서는 오목부에 다수개의 콘덴서를 수용시키게 되기 때문에, 콘덴서의 고집적화가 가능하게 된다.
청구항 59, 청구항 60에서는 금속막을 형성한 칩콘덴서의 전극으로 도금에 의해 이루어진 비어로 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극은 메타라이즈로 이루어지고 표면에 요철이 있지만, 금속막에 의해 표면이 평활하게 되고 비어를 형성하기 때문에, 전극 상에 피복된 수지에 통공을 형성하는 때에 수지여분을 남기지 않고, 비어와 전극과의 접속 신뢰성을 높이는 것이 가능하다. 또한 도금이 형성된 전극에, 도금에 의해 비어를 형성하기 때문에, 전극과 비어와의 접속성이 높고, 히트사이클시험을 실시하여도, 전극과 비어 사이의 단선이 생기는 경우가 없다.
칩콘덴서의 표면은 조화처리를 실시하여도 좋다. 이것에 의하여 세라믹으로 이루어진 칩콘덴서와 수지로 이루어진 접착층, 층간수지절연층과의 밀착성이 높고 히트사이클시험을 실시하여도 경계면에서의 접착층, 층간수지절연층의 박리가 발생하는 일이 없다.
청구항 61에서는 칩콘덴서의 전극의 피복층으로부터 적어도 일부가 노출하여 프린트배선판에 수용하고, 피복층으로부터 노출한 전극에 도금에 의하여 전기적 접속을 취하고 있다. 이 때, 피복층으로부터 노출한 금속은 주성분이 Cu로 하는 것이 바람직하다. 그 이유로서는 노출한 금속에 도금으로 금속층을 형성하여도 접속성이 높아지고, 접속저항을 저감할 수 있다.
청구항 62에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용하기 때문에 바이어홀을 거쳐 도통을 취하여도 외부전극이 크게 취해지고 배설설계의 허용범위가 넓어지기 때문에 접속불량이 없어진다.
청구항 63에서는 매트릭스 형상으로 전극이 형성된 콘덴서를 이용하기 때문에, 쿤 크기의 칩콘덴서를 코어기판에 수용하는 것이 용이하게 된다. 그 때문에 정전용량을 크게 할 수 있기 때문에, 전기적인 문제를 해결하는 것이 가능하다. 또한 여러 가지의 열이력 등을 거쳐도 프린트배선판에 휘어짐이 발생하기 어렵게 된다.
청구항 64에서는 콘덴서에 다수개 취득 용의 칩콘덴서를 복수 연결시켜도 좋다. 그것에 의해서 정전용량을 적의 조정하는 것이 가능하고 적절하게 IC칩을 동작시키는 것이 가능하다.
청구항 65에서는 코어기판과 콘덴서와의 사이에 수지를 충전하고 수지의 열팽창률을 코어기판 보다도 작게, 즉 세라믹으로 이루어진 콘덴서에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에 있어서 코어기판과 콘덴서와의 사이에 열팽창률차로부터 내응력이 발생하여도, 코어기판에 크랙, 박리 등이 생기기 어렵고, 높은 신뢰성을 달성할 수 있다.
청구항 66의 프린트배선판의 제조방법에서는 적어도 이하 (a)∼(e)의 공정을 구비하는 것을 기술적 특징으로 한다 :
(a) 코어기판에 콘덴서를 내장하는 공정 ;
(b) 상기 콘덴서의 상면에 수지절연층을 형성하는 공정 ;
(c) 상기 수지절연층에, 상기 콘덴서의 단자와 접속하는 상대적으로 큰 하 층비어를 형성하는 공정 ;
(d) 상기 코어기판에, 층간수지절연층을 형성하는 공정 ;
(e) 상기 층간수지절연층에, 하나의 상기 하층비어와 접속된 복수개의 상대 적으로 작은 상층비어를 배설하는 공정 ;
청구항 66에서는 코어기판에 콘덴서를 내장시키고, 콘덴서 상에 콘덴서의 단자와 접속하는 상대적으로 큰 하층비어를 형성하고, 코어기판의 상면의 층간수지절연층에, 1의 하층비어와 접속된 복수개의 상대적으로 작은 상층비어를 배설하고 있다. 이것에 의하여 콘덴서의 배설위치 차이에 대응하여 콘덴서의 단자와 하층비어를 접속하는 것이 가능하게 되고, 콘덴서로부터 IC칩으로의 전력공급을 확실하게 행할 수 있다. 또 상대적으로 작은 상층비어를 복수 개 배설한 것에 의하여, 인덕턴스 분을 병렬 접속하면 동일한 효과를 얻을 수 있기 때문에, 전원선 및 접지선의 고주파수 특성이 높아지고, 전력 공급 부족 혹은 어스레벨의 변동에 의한 IC칩의 오동작을 방지하는 것이 가능하게 된다. 또한 배선길이를 단축하는 것이 가능하기 때문에, 루프인덕턴스를 저감하는 것이 가능하게 된다.
청구항 67에서는 코어기판에 형성된 오목부 중에 1개의 콘덴서를 수용하고 있다. 이것에 의하여 코어기판 내에 콘덴서를 배치하고 있기 때문에, IC칩과 콘덴서와의 거리가 짧아지고 루프인덕턴스를 저감하는 것이 가능하게 된다.
청구항 68에서는 오목부에 다수개의 콘덴서를 수용시키게 되기 때문에 콘덴서의 고집적화가 가능하게 된다.
청구항 69에서는 심재로 되고, 수지를 함유시켜 되는 수지재료에 통공을 형성하고, 통공을 형성한 수지재료에, 수지재료를 붙이고, 오목부를 가지는 코어기판을 형성하고 있다. 이것에 의해 저부가 평탄한 오목부를 가지는 코어기판을 형성하는 것이 가능하다.
청구항 70, 71에서는 하층비어로서 표면이 평탄한 필드비어가 이용되고 있다. 이것에 의하여 하나의 하층비어에 복수개의 상층비어를 직접 접속하는 것이 가능하게 된다. 따라서 하층비어와 상층비어의 접속성을 높이는 것이 가능하고, 콘덴서로부터 IC칩으로의 전력공급을 확실하게 행하는 것이 가능하게 된다.
청구항 72의 발명에서는 오목부 내의 복수개의 콘덴서의 상면에 압력을 가하거나 혹은 두드리는 것에 의하여 콘덴서의 상면의 높이를 맞춘다. 이에 의하여 오목부 내에 콘덴서를 배설한 때에, 복수개의 콘덴서의 크기에, 분산이 있어도 높이를 맞추는 것이 가능하고, 코어기판을 평활로 하는 것이 가능하다. 따라서 코어기판의 평활성이 손상되지 않고, 상층의 층간수지절연층 및 도체회로를 적절하게 형성하는 것이 가능하기 때문에, 프린트배선판의 불량품 발생률을 저하시킬 수 있다.
도 1은 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 2는 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 3은 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 4는 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 5는 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이 다.
도 6은 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 7은 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 단면도이다.
도 8은 도 7 중의 프린트배선판의 IC칩을 탑재하고, 도터보드에 설치한 상태를 도시하는 단면도이다.
도 9는 본 발명의 제 1 실시형태와 제 1 별예에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 10은 본 발명의 제 1 실시형태의 제 1 변형례에 관계하는 프린트배선판의 제조공정도이다.
도 11은 본 발명의 제 1 실시형태의 제 1 변형례에 관계하는 프린트배선판의 단면도이다.
도 12는 IC칩으로의 공급전압과 시간과의 변화를 나타내는 그래프이다.
도 13은 제 1 실시형태의 제 1 변형례에 관계하는 프린트배선판에 수용되는 칩콘덴서의 단면도이다.
도 14는 제 1 실시형태의 제 2 변형례에 관계하는 프린트배선판에 수용되는 칩콘덴서의 평면도이다.
도 15는 제 1 실시형태의 제 2 변형례에 관계하는 프린트배선판에 수용되는 칩콘덴서의 평면도이다.
도 16은 제 1 실시형태의 제 2 변형례에 관계하는 프린트배선판에 수용되는 칩콘덴서의 평면도이다.
도 17은 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 18은 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 19는 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 단면도이다.
도 20은 도 19에 도시하는 프린트배선판에 IC칩을 탑재하고, 도터보드로 설치한 상태를 도시하는 단면도이다.
도 21은 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 22는 본 발명의 제 2 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 23은 본 발명의 제 2 실시형태에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 24는 본 발명의 제 2 실시형태의 변형례에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 25는 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 26은 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 27은 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 28은 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 29는 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 30은 본 발명의 제 3 실시형태에 관계하는 프린트배선판의 단면도이다.
도 31은 도 30 중의 프린트배선판에 IC칩을 탑재하고 도터보드로 설치한 상태를 도시하는 단면도이다.
도 32는 본 발명의 제 3 실시형태의 변형예에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 33은 본 발명의 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 34는 본 발명의 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 35는 본 발명의 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 36은 본 발명의 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판의 단면도이다.
도 37은 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이 다.
도 38은 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 39는 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 40은 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 41은 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 제조공정도이다.
도 42는 본 발명의 제 4 실시형태에 관계하는 프린트배선판의 단면도이다.
도 43은 본 발명의 제 4 실시형태에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 44(A)는 42도 중의 바이어홀(660)의 확대도이고, 도 44(B)는 44도(A)의 B 화살도이다.
도 45는 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 46은 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 47은 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 48은 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 49는 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 50은 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 51은 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정도이다.
도 52는 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
도 53은 본 발명의 제 4 실시형태의 제 2 변형예에 관계하는 프린트배선판에 IC칩을 탑재한 상태를 도시하는 단면도이다.
(제 1 실시형태)
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
먼저 본 발명의 제 1 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 7 및 도 8을 참조하여 설명한다. 도 7은 프린트배선판(10)의 단면을 도시하고, 도 8은 도 7에 도시하는 프린트배선판(10)에 IC칩(90)을 탑재하고, 도터보드(95)측으로 설치한 상태를 도시하고 있다.
도 7에 도시하는 바와 같이, 프린트배선판(10)은 복수개의 칩콘덴서(20)를 수용하는 코어기판(30)과, 빌드업배선층(80A,80B)으로부터 이루어진다. 빌드업배선층(80A,80B)은 수지층(40) 및 층간수지절연층(140,141)으로 이루어진다. 상측의 수지층(40)에는 도체회로(58) 및 바이어홀(60)이 형성되고, 상측 및 하측의 층간수지절연층(140)에는 도체회로(158) 및 바이어홀(160)이 형성되어, 상측 및 하측의 층간수지절연층(141)에는 도체회로(159) 및 바이어홀(164)이 형성되어 있다. 층간수지절연층(141)의 위에는 솔더레지스트층(70)이 형성되어 있다. 빌드업배선층(80A)과 빌드업배선층(80B)은 코어기판(30)에 형성된 스루홀(56)을 개재하여 접속되어있다.
칩콘덴서(20)는 도 7에 도시하는 바와 같이 제 1 전극(21)과 제 2 전극(22)과, 제 1, 제 2전극에 끼워진 유전체(23)로 이루어지고, 유전체(23)에는 제 1전극(21)쪽에 접속된 제 1 도전체(24)와, 제 2 전극(22) 측에 접속된 제 2 도전막(25)이 복수매 서로 마주보게 배치되어 있다.
도 8에 도시하는 바와 같이 상측의 빌드업배선층(80A)에는, IC칩(90)의 패드(91P1,92P2)로 접속하기 위하여 납땜범프(76U)가 배설되어 있다. 한편 하측의 빌드업배선층(80B)에는 도터보드(95)의 패드(94P1,94P2)로 접속하기 위하여 납땜범프(76D)가 배설되어있다.
IC칩(90)의 접지용패드(92P1)는, 범프(76U)-도체회로(159)-바이어홀(164)-도체회로(158)-바이어홀(160)-도체회로(58)-바이어홀(60)을 개재하여 칩컨덴서(20)의 제 1 전극(21)으로 접속되어있다. 한편 도터보드(95)의 접지용패드(94P1)는, 범프(76D)-바이어홀(164)-도체회로(158)-바이어홀(160)-스루홀(56)-도체회로(58)- 바이어홀(60)을 개재하여 칩콘덴서(20)의 제 1 전극(21)으로 접속되어있다.
IC칩(90)의 전원용패드(92P2)는, 패드(76U)-바이어홀(164)-도체회로(158)-바이어홀(160)-도체회로(58)-바이어홀(60)을 개재하여 칩콘덴서(20)의 제 2 전극(22)으로 접속되어있다.
한편 도터보드(95)의 전원용패드(94P2)는, 범프(76D)-바이어홀(164)-도체회로(158)-바이어홀(160)-스루홀(56)-바이어홀(60)을 개재하여 칩콘덴서(20)의 제 2 전극(22)으로 접속되어있다. 또한 도시하지 않았지만, IC칩의 신호용패드는 프린트배선판의 도체회로, 바이어홀 및 스루홀을 개재하여 도터보드의 신호용패드에 접속되어있다.
도 7에 도시하는 바와 같이, 본 실시형태의 코어기판(30)은 칩콘덴서(20)를 접속하는 도전패드부(34)가 한쪽 면에 형성된 제 1 수지기판(30a)과, 제 1 수지기판(30a)에 접착용수지층(접착판)(38a)을 개재하여 접속된 제 2 수지기판(30b)과, 제 2 수지기판(30b)에 접착용수지층(접착판)(38b)을 개재하여 접속된 제 3 수지기판(30c)으로 이루어진다. 제 2 수지기판(30b)에는 칩콘덴서(20)를 수용 가능한 개구(30B)가 형성되어 있다.
이에 따라 코어기판(30) 내에 칩콘덴서(20)를 수용하는 것이 가능하기 때문에, IC칩(90)과 칩콘덴서(20)와의 거리가 짧아지게 되어, 프린트배선판(10)의 루프인덕턴스를 저감할 수 있다. 또 제 1 수지기판(30a), 제 2 수지기판(30b), 제 3 수지기판(30c)을 적층하여 이루어지기 때문에, 코어기판(30)에 충분한 강도를 얻을 수 있다. 또한 코어기판(30)의 양면에 제 1 수지기판(30a), 제 3 수지기판(30c)을 배설하는 것으로, 코어기판(30)을 평활하게 구성하기 때문에, 코어기판(30) 상에 수지층(40, 140, 141) 및 도체회로(58, 158, 159)를 적절하게 구성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시킬 수 있다.
또한 본 실시형태에서는 도 1(D)에 도시하는 바와 같이 제 1 수지기판(30a)과 칩콘덴서(20)와의 사이에 절연성접착제(33)를 개재시키고 있다. 여기에서, 접착제(36)의 열팽창률을 코어기판(30) 보다 작게, 즉 세라믹으로 이루어지는 칩콘덴서(20)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서, 코어기판 및 접착층(40)과 칩콘덴서(20)와의 사이에 열팽창률차로부터 내응력이 발생하여도 코어기판에 크랙, 박리 등이 생기기 어렵고 높은 신뢰성을 달성 할 수 있다. 또 마이그레이션의 발생을 방지하는 것도 가능하다.
계속해서 도 7을 참조하여 앞에서 말한 프린트배선판의 제조방법에 대하여, 도 1∼도 7을 참조하여 설명한다.
(1) 두께 0.1 ㎜ 의 그래스크로스 등의 심재로 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 제 1 수지기판(30a)의 한쪽 면에 동박(32)이 라미네이트 되어있는 동장적층판을 출발재료로 한다 (도 1(A) 참조).
다음에 이 동첩적층판의 동박(32)측을 패턴형상으로 에칭하는 것에 의해 제 1 수지기판(30a)의 한쪽 면에 도전패드부(34)를 형성한다 (도 1(B) 참조)
또한 코어기판을 세라믹과 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있고, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
(2) 그 후, 도전패드부(34)에 인쇄기를 이용하여 납땜페이스트, 도전성페이스트 등의 접착재료(36)를 도포한다 (도 1(C) 참조). 이때 도포 이외에도 포팅 등을 하여도 좋다. 납땜페이스트로서는 Sn/Pb, Sn/Sb, Sn/Ag, Sn/Ag/Cu의 어느 것이든 이용할 수 있다. 그리고 도전페이스트(34) 사이에 수지충전제(33)를 배설한다 (도 1(D)참조). 이것에 의하여, 후술하는 바와 같이 칩콘덴서(20)와 제 1 수지기판(30a)과의 간극을 충전하는 것이 가능하게 된다. 다음에 도전패드부(34)에 복수개의 세라믹으로 이루어지는 칩콘덴서(20)를 재치하고 접착재료(36)를 개재하여 도전패드부(34)에 칩콘덴서(20)를 접속한다 (도 2(A) 참조). 칩콘덴서(20)는 1개든 복수개이든 좋지만, 복수개의 칩콘덴서(20)를 이용하는 것에 의해, 콘덴서의 고집적화가 가능하게 된다.
(3) 다음에 그래스크로스 등의 심재로 에폭시수지를 함침시킨 접착용수지층(접착용수지층)(38a,38b) 및 그래스크로스 등의 심재에 BT수지를 함침시켜서 경화시킨 제 2 수지기판(30b)(두께 0.4 ㎜), 제 3의 수지기판(30c)(두께 0.1 ㎜)을 준비한다. 접착용수지층(38a) 및 제 2 수지기판(30b)에는 칩콘덴서(20)를 수용 가능한 통공(38A,30B)을 형성해 둔다. 먼저 제 3 수지기판(30c)의 위에 접착용수지층(38b)을 개재하여 제 2 수지기판(30b)을 재치한다. 다음에 제 2 수지기판(30b)의 위에 접착용수지층(38a)을 개재하여 제 1 수지기판(30a)을 반전하여 재치한다. 즉 제 1 수지기판(30a)에 접속된 칩콘덴서(20)가 접착용수지층(38a) 측을 향하여, 제 2 수지기판(30b)에 형성된 통공에 칩콘덴서(20)를 수용할 수 있도록 포개어 놓는다 (도 2(B)참조). 이에 의하여 코어기판(30) 내에 칩콘덴서(20)를 수용하는 것이 가능하 게 되고, 루프인덕턴스를 저감시킨 프린트배선판을 제공하는 것이 가능하다.
(4) 그리고, 포개어놓은 기판을 열프레스를 이용하여 가압프레스하는 것에 의해, 제 1, 제 2, 제 3 수지기판(30a, 30b, 30c)을 다층상태로 일체화하고, 복수개의 칩콘덴서(20)를 가지는 코어기판(30)을 형성한다 (도 2(C) 참조). 우선 여기에서는 가압됨에 의하여 접착용수지층(38a, 38b)으로부터 에폭시수지(절연성수지)를 주위에 밀어내고, 개구(30B)와 칩콘덴서(20)와의 사이의 극간을 충전시킨다. 또한 가압과 동시에 가열됨으로서, 에폭시수지가 경화하고 접착용수지층(38a, 38b)을 접착용수지로서 개재시키는 것으로, 제 1 수지기판(30a)과 제 2 수지기판(30b)과 제 3 수지기판(30c)을 강고히 접착시킨다. 또한 본 실시형태에서는 접착용수지층에서 나오는 에폭시수지에 의해, 개구(30B) 내의 간극을 충전하지만, 그 대신에 개구(30B) 내에 충전재를 배치하여 두는 것도 가능하다.
여기에서 코어기판(30)의 평면이 평활한 제 1 수지기판(30a), 제 3 수지기판(30c)이기 때문에, 코어기판(30)의 평활성이 손상하지 않고, 후술하는 공정으로 코어기판(30)의 상에 수지층(40) 및 도체회로(58)를 적절히 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시키는 것이 가능하다. 또 코어기판(30)에 충분한 강도를 얻을 수 있다.
(5) 상기 공정을 거친 기판(30)에 후술하는 열경화형에폭시계수지시트를 온도 50 ∼ 150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고 층간수지절연층(40)을 설치한다 (도 2(D) 참조). 진공압착시의 진공도는 10 ㎜Hg 이다.
(6) 이어서 제 1 수지기판(30a) 측의 층간수지절연층(40) 및 제 1 수지기판(30a)에 레이저에 의해 도체패드부(34)로 이루는 바이어홀용개구(42)를 형성한다 (도 3(A)참조)
(7) 그리고 코어기판(30)에 드릴 또는 레이저에 의해 스루홀용 관통공(44)을 형성한다 (도 3(B)참조). 이후, 산소프라즈마를 이용하여 데스미어처리를 행한다. 혹은 과망간산 등의 약액에 의한 데스미어처리를 행하여도 좋다.
(8) 다음에 일본진공기술주식회사제의 SV-4540을 이용하여 프라즈마처리를 행하여, 코어기판(30)의 전표면에 조화면(46)을 형성한다. 이 때, 불활성가스로서는 아르곤가스를 사용하고, 전력 200 W, 가스압 0.6 Pa, 온도 70 °C 의 조건으로, 2분간 프라즈마처리를 실시한다. 그 후, Ni 및 Cu 를 타켓으로 한 스패터링을 행하여, Ni-Cu금속층(48)을 층간수지절연층(40)의 표면에 형성한다 (도 3(C) 참조). 여기에서는 스패터를 이용하고 있지만, 무전해도금에 의해 동, 니켈 등의 금속층을 형성하여도 좋다. 또 경우에 따라서는 스패터로 형성한 후에 무전해도금막을 형성시켜도 좋다. 산 혹은 산화제에 의해 조화처리를 실시하여도 좋다. 또 조화층은 0.1∼5 ㎛ 가 바람직하다.
(9) 다음에 Ni-Cu금속층(48)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(50)를 형성한다 (도 3(D) 참조). 그리고 전해도금액에 코어기판(30)을 침적하고, Ni-Cu금속층(48)을 개재하여 전류를 흘리고, 레지스트(50) 비형성부에 이하의 조건으로 전해도금을 실시하고 전해도금막(52)을 형성한다 (도 4(A) 참조).
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제(어트텍재팬제, 카파라시드HL)
19.5 ㎖/l
[전해도금조건]
전류밀도 1 A/d㎡
시간 120 분
온도 22 ± 2 °C
(10) 레지스트(50)를 5% NaOH로 박리 제거한 후, 그 레지스트(50) 하의 Ni-Cu금속층(48)을 초산과 과산화수소의 혼합액을 이용하는 에칭으로 용해제거하고, Ni-Cu금속층(48)과 전해도금막(52)으로 이루어진 두께 16 ㎛ 의 스루홀(56) 및 도체회로(58)(바이어홀(60)을 포함한다)를 형성한다. 그리고 기판을 수세하고 건조한 후 에칭액을 기판의 양면에 스프레이로 뿜어서 스루홀(56) 및 도체회로(58)(바이어홀(60)을 포함한다)의 표면을 에칭하는 것에 의해, 스루홀(56) 및 도체회로(58)(바이어홀(60)을 포함한다)의 전표면에 조화면(62)을 형성한다 (도 4(b) 참조). 에칭액으로서 이미다졸동(ⅠⅠ)착체 10중량부, 그리콜산 7중량부, 염화칼륨 5중량부 및 이온교환수 78중량부를 혼합한 것을 사용한다.
(11) 에폭시계수지를 주성분으로 하는 수지충전제(64)를, 스루홀(56) 내에 충전하고, 가열 건조를 행한다 (도 4(C) 참조).
(12) 그 후, (5)의 공정에서 이용한 열경화형에폭시계수지시트를 온도 50∼150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고 층간수지절연층(140)을 설치한다 (도 4(D) 참조). 진공압착시의 진공도는 10 ㎜Hg 이다.
(13) 이어서 층간수지절연층(140)에 레이저에 의해 바이어홀용개구(142)를 형성한다 (도 5(A) 참조)
(14) 그 후, (8)∼(10)의 공정을 반복하는 것에 의하여 층간수지절연층(140) 상에, Ni-Cu금속층(148)과 전해도금막(152)으로 이루어진 두께 16 ㎛ 의 도체회로(158)(바이어홀(160)을 포함한다) 및 조화면(158α)을 형성한다 (도 5 (B) 참조).
(15) 또한 (12)∼(14)의 공정을 반복하는 것에 의해, 상층에 층간수지절연층(141) 및 도체회로(159)(바이어홀(164)을 포함한다), 조화면(159α)을 형성한다 (도 5 (B) 참조).
(16) 다음에 디에틸렌그리콜디메틸에텔(DMDG)에 60중량 % 의 농도로 되도록 용해시킨 크레졸노볼락형 에폭시수지(일본화약제)의 에폭시기 50%를 아크릴화한 감광성 부여의 오리고머(분자량 4000) 46.67 중량부, 메틸에틸케톤에 용해시킨 80 중량 % 의 비스페놀 A형 에폭시수지(유화셀사제, 상품명;에비코트1001)15중량부,이미다졸경화제(사국화성제,상품명; 2E4MZ-CN)1.6 중량부, 감광성모노머인 다관능아크릴모노머(공영화학사제, 상품명;R604) 3중량부, 같은 다가아크릴모너머(공영사화약제, 상품명;DPE6A) 1.5중량부, 분산계소포제(산놉코사제, 상품명;S-65) 0.71중량부를 용기로 취하고, 교반, 혼합하여 혼합조성물을 조정하고, 이 혼합조성물에 대하 여 광중량개시제로서 벤조페논(관동화학제)2중량부, 광증감제로서의 미히라케톤(관동화학제) 0.2중량부를 첨가하여, 점도를 25 °C 에서 2.0 Pa·s 로 조정한 솔더레지스트조성물(유기수지절연재료)을 얻는다.
또한, 점도측정은 B형 점도계(동경계기사제, DVL-B형)로 60 rpm 의 경우는 No.4, 6 rpm 의 경우는 로터 No.3에 따랐다.
(17) 다음에 기판(30)의 양면에 상기 솔더레지스트조성물을 20 ㎛ 의 두께로 도포하고, 70 °C 로 20 분간, 70 °C 로 30 분간의 조건으로 건조처리를 한 후, 솔더레지스트개구부의 패턴이 그려진 두께 5 ㎜ 의 포토마스크를 솔더레지스트층(70)에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하여, DMTG용액으로 현상처리하여 개구(71U,71D)를 형성한다 (도 6(A) 참조).
(18) 다음에 솔더레지스트층(유기수지절연층(70))을 형성한 기판을, 염화니켈(2.31×10-1㏖/1), 차아인산나트륨(2.8×10-1㏖/1), 구연산나트륨(1.6×10-1 ㏖/1)을 포함하는 pH = 4.5 의 무전해니켈도금액에 20 분간 침지하여, 개구부(71U,71D)에 두께 5 ㎛ 의 니켈도금층(72)을 형성한다. 또한 그 기판을 시안화금칼륨(7.6×10-3㏖/1),염화암모늄(1.9×10-1㏖/1),구연산나트륨(1.2×10-1㏖/1), 차아인산나트륨(1.7×10-1㏖/1)을 포함하는 무전해금도금액에 80 °C 의 조건에서 7.5 분간 침지하고, 니켈도금층(72) 상에 두께 0.03 ㎛ 의 금도금층(74)을 형성한다 (도 6(B) 참조).
(19) 이 후, 솔더레지스트층(70)의 개구부(71U,71D)에, 납땜페이스트를 인쇄 하여, 200 °C 로 리프로하는 것에 의해, 납땜범프(납땜체)(76U,76D)를 형성한다. 이것에 의해 납땜범프(76U,76D)를 가지는 프린트배선판(10)을 얻을 수 있다 (도 7 참조).
다음에, 앞에서 말한 공정으로 완성한 프린트배선판(10)으로의 IC칩(90)의 재치 및 도터보드(95)로 설치한 것에 있어서 도 8을 참조하여 설명한다.
완성한 프린트배선판(10)의 납땜범프(76U)에 IC칩(90)의 납땜패드(92P1, 92P2)가 대응하도록, IC칩(90)을 재치하고, 리프로를 행하는 것으로 IC칩(90)의 설치를 행한다. 마찬가지로 프린트배선판(10)의 납땜범프(76D)에 도터보드(95)의 패드(94P1,94P2)가 대응하도록, 리프로하는 것으로, 도터보드(95)로 프린트배선판(10)을 설치한다.
앞에서 말한 수지필름에는 난용성수지, 가용성입자, 경화제, 그 외의 성분이 함유되어 있다. 각각에 대하여 이하에 설명한다.
본 발명의 제조방법에 있어서 사용하는 수지필름은 산 또는 산화제에 가용성의 입자(이하, 가용성입자라고 한다)가 산 또는 산화제에 난용성의 수지(이하, 난용성수지라고 한다) 중에 분산한 것이다.
또한, 본 발명에서 사용하는 「난용성」「가용성」이라고 하는 말은, 동일의 산 또는 산화제로 이루어지는 용액에 동일시간 침적한 경우에, 상대적으로 용해속도가 빠른 것을 편의상 「가용성」이라고 칭하고, 상대적으로 용해속도가 느린 것을 편의상 「난용성」이라고 칭한다.
상기 가용성입자로서는 산 또는 산화제에 가용성의 수지입자(이하, 가용성수 지입자), 산 또는 산화제에 가용성의 무기입자(이하, 가용성무기입자), 산 또는 산화제에 가용성의 금속입자(이하, 가용성금속입자) 등을 들 수 있다.
이들의 가용성입자는 독립적으로 이용하여도 좋고, 2 종류 이상 겸용하여도 좋다.
상기 가용성입자의 형상은 특히 한정되지 않고, 구상, 파쇄상 등을 들 수 있다. 또 상기 가용성입자의 형상은 같은 형상으로 하는 것이 바람직하다. 균일한 조도의 요철을 가지는 조화면을 형성하는 것이 가능하기 때문이다.
상기 가용성입자의 평군입경으로서는 0.1 ∼ 10 ㎛ 가 바람직하다. 이 입경 범위에 있으면 2 종류 이상의 다른 입경의 것을 함유하여도 좋다. 즉, 평균입경이 0.1 ∼ 0.5 ㎛ 의 가용성입자와 평균입경이 1 ∼ 3 ㎛의 가용성입자를 함유하는 등이다. 이것에 의해 보다 복잡한 조화면을 형성하는 것이 가능하고, 도체회로와의 밀착성에도 뛰어나다. 또한 본 발명에 있어서 가용성입자의 입경은 가용성입자의 가장 긴 부분의 길이이다.
상기 가용성수지입자로서는 열경화성수지, 열가소성수지 등으로 이루어지는 것을 들 수 있고, 산 또는 산화제로 이루어지는 용액에 침적한 경우에, 상기 난용성수지 보다도 용해속도가 빠른 것이라면 특히 한정되지 않는다.
상기 가용성수지입자의 구체적 예로서는 예를 들면 에폭시수지, 페놀수지, 페녹시수지, 포리이미드수지, 폴리페니렌수지, 폴리오레핀수지, 불소수지 등으로 이루어지는 것을 들 수 있고, 이들의 수지의 일종으로 이루어지는 것이라도 좋고, 2 종 이상의 수지의 혼합물로 이루어지는 것이어도 좋다.
또 상기 가용성수지입자로서는 고무로 이루어지는 수지입자를 이용하는 것도 가능하다. 상기 고무로서는 예를 들면 폴리부타디엔고무, 에포키시변성, 우레탄변성,(메타)아크리로니트릴변성 등의 각종 변성폴리부다디엔고무, 칼복실기를 함유한 (메타)아크리로니트릴·부다디엔고무 등을 들 수 있다.
이들의 고무를 사용하는 것에 의해 가용성수지입자가 산 혹은 산화제에 용해하기 쉽게 된다. 결국, 산을 이용하여 가용성수지입자를 용해하는 때에는, 강산이외의 산에서도 용해할 수 있고, 산화제를 이용하여 가용성수지입자를 용해하는 때에는, 비교적 산화력이 약한 과망간산염이라도 용해할 수 있다. 또 크롬산을 이용한 경우에도, 저농도로 용해하는 것이 가능하다. 그 때문에 산과 산화제가 수지표면에 잔류하는 경우가 없고 후술하는 바와 같이 조화면 형성 후, 염화팔라디움 등의 촉매를 부여하는 때에, 촉매가 부여되지 않거나 촉매가 산화되거나 하는 경우가 없다.
상기 가용성무기입자로서는 예를 들면 알루미늄화합물, 칼슘화합물, 칼륨화합물, 마그네슘화합물 및 규소화합물로 이루어지는 군에서 선택되는 적어도 한 종류로 이루어지는 입자 등을 들 수 있다.
상기 알미늄화합물로서는 예를 들면 알루미나, 수산화알루미늄 등을 들 수 있고, 상기 칼슘화합물로서는 예를 들면 탄산칼슘, 수산화칼슘 등을 들 수 있고, 상기 칼륨화합물로서는 탄산칼륨 등을 들 수 있고, 상기 마그네슘화합물로서는 마그네시아, 도로마이트, 염기성탄산마그네숨 등을 들 수 있고, 상기 규소화합물로서는 시리카, 제오라이트 등을 들 수 있다. 이들은 독립적으로 이용하여도 좋고, 2 종류 이상 겸용하여도 좋다.
상기 가용성금속입자로서는 예를 들면 동, 니켈, 철, 아연, 납, 금, 은, 알루미늄, 마그네슘, 칼륨 및 규소로 이루어지는 군에서 선택되는 적어도 한 종류로 이루어지는 입자 등을 들 수 있다. 또 이들의 가용성금속입자는 절연성을 확보하기 위하여, 표층이 수지 등에 의해 피복되어 있어도 좋다.
상기 가용성입자를 2종류 이상 혼합하여 이용하는 경우, 혼합하는 2종류의 가용성입자의 편성으로서는 수지입자와 무기입자와의 편성이 바람직하다. 양자 모두 도전성이 낮기 때문에 수지필름의 절연성을 확보하는 것이 가능한 것과 함께, 난용성수지와의 사이에서 열팽창의 조정을 도모하기 쉽고, 수지필름으로 이루어지는 층간수지절연층에 크랙이 발생하지 않고, 층간수지절연층과 도체회로와의 사이에서 박리가 발생하지 않기 때문이다.
상기 난용성수지로서는 층간수지절연층에 산 또는 산화제를 이용하여 조화면을 형성하는 때에, 조화면의 형상을 유지할 수 있는 것이라면 특히 한정되지 않고, 예를 들면, 열경화성수지, 열가소성수지, 이들의 복합체 등을 들 수 있다. 또 이들의 수지에 감광성을 부여한 감광성수지이어도 좋다. 감광성수지를 이용하는 것에 의해 층간수지절연층에 노광, 현상처리를 이용하여 비어용 개구를 형성할 수 있다.
이들 중에는, 열경화성수지를 함유하고 있는 것이 바람직하다. 그것에 의해 도금액 혹은 여러 가지의 가열처리에 의해서도 조화면의 형상을 유지하는 것이 가능하기 때문이다.
상기 난용성수지의 구체적인 예로서는 예를 들면 에폭시수지, 페놀수지, 페 녹시수지, 포리이미드수지, 폴리페니렌수지, 폴리오레핀수지, 불소수지 등을 들 수 있다. 이들의 수지는 단독으로 이용하여도 좋고, 2 종류 이상을 겸용하여도 좋다.
또한 1분자 중에 2개 이상의 에폭시기를 가지는 에폭시수지가 보다 바람직하다. 전술의 조화면을 형성하는 것이 가능할 뿐만 아니라. 내열성 등도 뛰어나기 때문에, 히트사이클조건 하에서도 금속층에 응력의 집중이 발생하지 않고, 금속층의 박리 등이 어렵기 때문이다.
상기 에폭시수지로서는 예를 들면 크레졸노볼락형에폭시수지, 비스페놀A형에폭시수지, 비스페놀F형에폭시수지, 페놀노볼락형에폭시수지, 알킬페놀노볼락형에폭시수지, 비페놀F형에폭시수지, 나프타렌형에폭시수지, 디시크로펜타디엔형에폭시수지, 페놀류와 페놀성수산기를 가지는 방향족알데히드와의 축합물인 에폭시화물, 트리그리시딜이소시아누레이트, 지환식에폭시수지 등을 들 수 있다. 이들은 독립적으로 이용하여도 좋고, 2 종류 이상을 겸용하여도 좋다. 그것에 의해 내열성 등이 뛰어나게 된다.
본 발명에서 이용하는 수지필름에 있어서 상기 가용성입자는 상기 난용성수지 중에 거의 균일하게 분산되어 있는 것이 바람직하다. 균일한 조도의 요철을 가지는 조화면을 형성하는 것이 가능하고, 수지필름에 비어와 스루홀을 형성하여도 그 위에 형성하는 도체회로의 금속층의 밀착성을 확보하는 것이 가능하기 때문이다. 또 조화면을 형성하는 표층부에만 가용성입자를 함유하는 수지필름을 이용하여도 좋다. 그것에 의하여 수지필름의 표층부 이외는 산 또는 산화제에 노출되는 경우가 없기 때문에, 층간수지절연층을 개재한 도체회로 사이의 절연성이 확실하게 유지된다.
상기 수지필름에 있어서 난용성수지 중에 분산하고 있는 가용성입자의 배합량은, 수지필름에 대하여 3 ∼ 40 중량 % 가 바람직하다. 가용성입자의 배합량이 3 중량 % 미만에서는, 소망의 요철을 가지는 조화면을 형성하는 것이 가능하지 않은 경우가 있고, 40 중량 % 를 넘으면 산 또는 산화제를 이용하여 가용성입자를 용해한 때에, 수지필름의 심부까지 용해해 버리고, 수지필름으로 이루어지는 층간수지절연층을 개재한 도체회로 사이의 절연성을 유지할 수 없고, 단락의 원인이 되는 경우가 있다.
상기 수지필름은 상기 가용성입자, 상기 난용성수지 이외에, 경화제, 그 외의 성분 등을 함유하고 있는 것이 바람직하다.
상기 경화제로서는 예를 들면 이미다졸계경화제, 아민계경화제, 구아니딘계경화제, 이들 경화제의 에폭시어덕트와 이들 경화제를 마이크로캅셀화한 것, 트리페닐호스핀, 테트라페닐호스포니움·테트라페닐보레이트 등의 유기호스핀계화합물 등을 들 수 있다.
상기 경화제의 함유량은 수지필름에 대하여 0.05 ∼ 10 중량 % 인 것이 바람직하다. 0.05 중량 % 미만에서는 수지필름의 경화가 불충분하기 때문에, 산과 산화제가 수지필름에 투입하는 정도가 커지게 되고, 수지필름의 절연성이 손상되는 경우가 있다. 한편 10 중량 % 를 넘으면, 과잉의 경화제성분이 수지의 조성을 변성시키는 경우가 있고, 신뢰성의 저하를 초래해버리는 경우가 있다.
상기 그 외의 성분으로서는 예를 들면 조화면의 형성에 영향을 주지 않는 무 기화합물 혹은 수지 등의 필러를 들 수 있다. 상기 무기화합물로서는 예를 들면 시리카, 아루미나, 도로마이트 등을 들 수 있고, 상기 수지로서는 예를 들면 폴리이미드수지, 폴리아크릴수지, 폴리아미드이미드수지, 폴리페니렌수지, 메라닌수지, 오레핀계수지 등을 들 수 있다. 이들 필러를 함유시키는 것에 의하여, 열팽창계수의 정합과 내열성, 내약품성의 향상 등을 도모하여 프린트배선판의 성능을 향상시키는 것이 가능하다.
또 상기 수지필름은 용제를 함유하고 있어도 좋다. 상기 용제로서는 예를 들면 아세톤, 메틸에틸케톤, 시크로헥사논 등의 케톤류, 초산에틸, 초산부틸, 세로솔부아세테이트와 톨루엔, 키시렌 등의 방향족탄화수소 등을 들 수 있다. 이들은 단독으로 이용하여도 좋고, 2 종류 이상 겸용하여도 좋다.
(제 1 실시형태의 제 1 별예)
본 발명의 제 1 실시형태의 제 1 별예에 관계하는 프린트배선판에 대하여 도 9를 참조하여 설명한다. 제 1 실시형태의 제 1 별예의 프린트배선판은 상술한 제 1 실시형태와 거의 동일하다. 단, 제 1 별예의 프린트배선판에서는 도전성접속핀(96)이 배설되어 상기 도전성접속핀(96)을 개재하여 도터보드와의 접속을 취하도록 형성되어 있다.
또 상술한 제 1 실시형태에서는 코어기판(30)에 수용되는 칩콘덴서(20) 만을 구비하고 있지만, 제 1 별예에서는 표면 및 이면에 대용량의 칩콘덴서(86)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서는 IC칩 측에 대전력을 공급하기 위하여, 제 1 별예에서는 프린트배선판에 전원용 칩콘덴서(20) 및 칩콘덴서(86)을 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여 도 12를 참조하여 설명한다.
도 12는 종축에는 IC칩으로 공급되는 전압을, 횡축에는 시간을 취하고 있다. 여기에서 이점쇄선(C)은 전원용 콘덴서를 구비하지 않은 프린트배선판의 전압변동을 도시하고 있다. 전원용 콘덴서를 구비하지 않은 경우에는 크게 전압이 감쇠한다.파선(A)는 표면에 칩콘덴서를 실장한 프린트배선판의 전압변동을 도시하고 있다. 상기 이점쇄선(C)와 비교하여 전압은 크게 떨어지지 않지만, 루프길이가 길어지기 때문에, 조정속도로서 전원공급이 충분히 행해지지 않는다. 즉, 전력의 공급개시 시에 전압이 강하하고 있다. 또 이점쇄선(B)는 도 8을 참조하여 상술한 칩콘덴서를 내장하는 프린트배선판의 전압강하를 도시하고 있다. 루프길이는 단축할 수 있지만 코어기판(30)에 용량이 큰 칩콘덴서를 수용하는 것이 불가능하기 때문에, 전압이 변동하고 잇다. 여기에서 실선(E)은 도 9를 참조하여 상술한 코어기판 내의 칩콘덴서(20)를, 또 표면에 대용량의 칩콘덴서(86)를 실장하는 제 1 별예의 프린트배선판의 전압변동을 도시하고 있다. IC칩의 근방에 칩콘덴서(20)를, 또 대용량(및 상대적으로 큰 인덕턴스)의 칩콘덴서(86)를 구비하는 것으로, 전압변동을 최소로 억제하고 있다.
(제 1 실시형태의 제 1 변형예)
다음에 본 발명의 제 1 실시형태의 제 1 변형예에 관계하는 프린트배선판에 대하여, 도 11을 참조하여 설명한다.
이 제 1 변형예의 프린트배선판의 구성은, 상술한 제 1 실시형태와 거의 동일하다. 단, 제 1 변형예의 프린트배선판(14)에서는 제 1 수지기판(30a), 제 3 수지기판(30c)의 한쪽 면의 도체회로(35)가 형성되어, 칩 코덴서(20)를 수용하는 개구(30B)를 설치한 제 2 수지기판(30b)의 양면에 도체회로(37)가 형성되어 있다.이 제1 실시형태에서는 제1수지기판(30a), 제3수지기판(30c)의 한쪽 면에 도체회로(35)가 형성되고, 제2수지기판(30b)의 양면에 도체회로(37)가 형성되어 있기 때문에, 배선밀도를 높이는 것이 가능하고, 빌드업하는 층간수지절연층의 층수를 줄이는 것이 가능한 이점이 있다.
또 제 1 변형예의 프린트배선판에서는 칩콘덴서(20)가 도 13(A)에 도시하는 바와 같이 제 1, 제 2 전극(21,22)의 피복층(도시하지 않음)을 완전하게 박리한 후, 동도금막(29)에 의해 피복하고 있다. 그리고 동도금막(29)에서 피복한 제 1, 제 2전극(21,22)에 동도금으로 이루어진 바이어홀(50)로 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(21,22)은, 메탈라이즈로 이루어진 표면에 요철이 있다. 이것에 대하여 제 1 변형예에서는 동도금막(29)에 의하여 제 1, 제 2 전극(21, 22)의 표면이 평활하게 되고, 마이그레이션의 발생도 없고, 콘덴서의 전극에서의 문제점을 일으키지 않는다.
또한, 상기 동도금막(29)은 칩콘덴서의 제조단계에서 금속층(26)의 표면에 피복된 니켈/주석층(피복층)을, 프린트배선판으로의 탑재 단계에서 박리한 후 설치한다. 그 대신에 칩콘덴서(20)의 제조단계에서, 금속층(26) 상에 직접 동도금막(29)을 피복하는 것도 가능하다. 즉, 제 1 변형예에서는 제 1 실시형태와 동일하게 레이저로 전극의 동도금막(29)으로 이르는 개구를 설치한 후, 데스미어처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(29)의 표면에 산화막이 형성되어 있어도 상기 레이저 및 데스미어처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 도 13(B)에 도시하는 바와 같이 콘덴서(20)의 제 1 전극(21), 제 2 전극(22)의 피복(28)의 일부를 제거하여 이용하는 것도 가능하다. 제 1 전극(21), 제 2 전극(22)을 노출시키는 것으로 접속성을 높이는 것이 가능하기 때문이다.
또한 칩콘덴서(20)의 세라믹으로 이루어진 유전체(23)의 표면에는 조화층(23α)이 설치되어 있다. 이 때문에 세라믹으로 이루어진 칩콘덴서(20)와 수지로 이루어진 제 1 수지기판(30a)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 제 1 수지기판(30a)의 박리가 발생하는 경우가 없다. 이 조화층(23α)은, 소성 후에 칩콘덴서(20)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 제 1 변형예에서는 콘덴서의 표면에 조화처리를 실시하여 수지와의 밀착성을 높였지만, 이 대신에 콘덴서의 표면에 시란커플링처리를 실시하는 것도 가능하다.
본 발명의 제 1 변형예에 관계하는 프린트배선판의 제조공정에 대하여, 도 10 및 도 11을 참조하여 설명한다.
(1) 두께 0.1 ㎜ 의 그래스크로스 등의 심재에 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 제 1 수지기판(30a)을 준비한다. 제 1 수지기판(30a)에는 한쪽 면에 도전패드부(34)에, 또 한쪽 면에는 도체회로(35)가 형성되어 있다. 다음에, 도전패드부(34)에 복수개의 칩콘덴서(20)를 납땜, 도전성페이스트 등의 접착재료(36)를 개재하여 재치하고, 칩콘덴서(20)를 도전패드부(34)에 접속한다 (도 10(A) 참조).
(2) 다음에 그래스크로스 등의 심재에 에폭시수지를 함침시킨 접착용수지층(접착용수지층)(38a,38b) 및 그래스크로스 등의 심재에 BT수지를 함침시켜서 경화시킨 제 2 수지기판(30b)(두께 0.4 ㎜ ), 제 3의 수지기판(30c)(두께 0.1 ㎜ )을 준비한다. 접착용수지층(38a) 및 제 2 수지기판(30b)에는 칩콘덴서(20)를 수용 가능한 통공(38A,30B)을 형성해 둔다. 또 제 2 수지기판(30b)의 양면에 도체회로(37)를 형성하고, 제 3 수지기판(30c)의 한쪽 면에 도체회로(35)를 형성해 둔다. 우선, 제 3 수지기판(30c)의 도체회로(35)가 형성되어 있지 않은 면에, 접착용수지층(38b)을 개재하여 제 2 수지기판(30b)을 재치한다. 제 2 수지기판(30b) 위에 접착용수지층(38a)을 개재하여 제 1 수지기판(30a)을 반전하여 재치한다. 즉 제 1 수지기판(30a)에 접속된 칩콘덴서(20)가 제 2 수지기판(30b)에 형성된 개구(30B)로 수용되도록 포개어 놓는다 (도 10 (B) 참조).
(3) 그리고 포개어놓은 기판을 열프레스를 이용하여 가압프레스하는 것에 의해, 제 1, 제 2, 제 3 수지기판(30a,30b,30c)을 다층상태로 일체화하고, 복수개의 칩콘덴서(20)를 가지는 코어기판(30)을 형성한다 (도 10 (C) 참조). 우선 가압함에 의하여 접착용수지층(38a, 38b)으로부터 에폭시수지(절연성수지)를 주위에 밀어내고, 개구(30B)와 칩콘덴서(20)와의 사이의 극간을 충전시킨다. 또한 가압과 동시에 가열함으로서, 에폭시수지가 경화하고 접착용수지층(38a,38b)을 접착용수지로서 개 재시키는 것으로, 제 1 수지기판(30a)과 제 2 수지기판(30b)과 제 3 수지기판(30c)을 강고히 접착시킨다.
(4) 상기 공정을 거친 기판에, 열경화형에폭시계수지시트를 온도 50 ∼ 150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하여 층간수지절연층(40)을 설치한다 (도 10 (D) 참조). 진공압착시의 진공도는 10 ㎜Hg 이다.
(5) 이어서 기판(30)의 상면 및 하면에, 레이저에 의해 도체패드부(34) 및 도체회로(35,37)에 접속하는 바이어홀용개구(42)를 형성한다 (도 10 (E) 참조).
이후의 공정은 상술한 제 1 실시형태의 (7)∼(19)과 동일하기 때문에 설명을 생략한다.
(제 1 실시형태의 제 2 변형예)
계속해서 제 1 실시형태의 제 2 변형예에 관계하는 프린트배선판의 구성에 대하여 도 14를 참조하여 설명한다.
이 제 2 변형예의 프린트배선판의 구성은 상술한 제 1 실시형태와 거의 동일하다. 단, 코어기판(30)으로 수용되는 칩콘덴서(20)가 다르다. 도 14는 칩콘덴서의 평면도를 도시하고 있다. 도 14(A)는 다수개를 취할 수있는 재단 전의 칩콘덴서를 도시하고, 도면 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는 도 14(B)에 평면도를 도시하는 바와 같이, 칩콘덴서의 측연에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 14(C)는 제 2 변형예의 다수개 취득용의 재단 전의 칩콘덴서를 도시하고, 도면 중에서 일점쇄선은 재단선 을 도시하고 있다. 제 2 변형예의 프린트배선판에서는 도 14(D)에 평면도에 도시하는 바와 같이 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 2 변형예의 프린트배선판에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 2 변형예의 제 1 별예에 관계하는 프린트배선판 도 15를 참조하여 설명한다.
도 15는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용했지만, 제 1 별예에서는 대용량의 큰 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 큰 크기(mass storage)의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 16을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 16(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 면도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 16(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 16(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득 용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 크게 하여 이용하고 있다.
이 제 2 별예에서는 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
제 1 실시형태의 제조방법에 의해 코어기판 내에 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 수지기판을 적층하여 이루어지기 때문에 코어기판에 충분한 강도를 얻을 수 있다. 또한 코어기판의 양면에 제 1 수지기판, 제 3 수지기판을 배설하는 것으로 코어기판을 평활하게 구성하기 때문에, 코어기판의 상에 층간수지절연층 및 도체회로를 적절히 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시키는 것이 가능하다.
또 코어기판과 콘덴서 사이에 수지가 충전되어 있기 때문에, 콘덴서 등이 유발하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘덴 서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다. 그 때문에 신뢰성시험을 실시하여도 소망의 성능을 지키는 것이 가능한 것이다.
또 콘덴서를 동에 의해 피시키고 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
(제 2 실시형태)
본 발명의 제 2 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 19 및 도 20을 참조하여 설명한다. 도 19는 프린트배선판(210)의 단면을 도시하고, 도 20은 도 19에 도시하는 프린트배선판(210)에 IC칩(290)을 탑재하여 도터보드(295) 측으로 설치한 상태를 도시하고 있다.
도 19에 도시하는 바와 같이, 프린트배선판(210)은 칩콘덴서(220)를 수용하는 코어기판(230)과 빌드업배선층(280A,280B)으로 이루어진다. 빌드업배선층(280A)과 빌드업배선층(280B)은 스루홀(256)을 개재하여 접속되어 있다.
빌드업배선층(280A,280B)은 층간수지절연층(240,340)으로 이루어진다. 상측의 빌드업배선층(280A) 측의 층간수지절연층(240)에는 도체회로(358) 및 칩콘덴서(220)의 제 1 전극(221)과 제 2 전극(222)에 접속된 바이어홀(260)이 형성되며, 층간수지절연층(340)에는 도체회로(358) 및 바이어홀(360)이 형성되어 있다.
한편,하측의 빌드업배선층(280B) 측의 층간수지절연층(240)에는 도체회로(258)가 형성되며, 층간수지절연층(340)에는 도체회로(358) 및 바이어홀(360)이 형성되어 있다. 빌드업배선층(280A,280B)의 층간수지절연층(340) 상에는, 솔더레지스트층(270)이 형성되어 있다.
칩콘덴서(220)는 도 19에 도시하는 바와 같이, 제 1 전극(221)과, 제 2 전극(222), 제1, 제 2 전극에 끼워진 유전체(23)로 이루어지고, 유전체(23)에는 제 1 전극(221) 측에 접속된 제 1 도전막(224)과, 제 2 전극(222) 측에 접속된 제 2 도전막(225)이 복수매 서로 마주보게 배치되어 있다.
도 20에 도시하는 바와 같이 상측의 빌드업배선층(280A)에는 IC칩(290)의 패드(292E,292P,292S)로 접속하기 위한 납땜범프(276U)가 배설되어 있다. 한편, 하측의 빌드업배선층(280B)에는 도터보드(295)의 패드(294E,294P,294S)로 접속하기 위한 납땜범프(276D)가 배설되어 있다.
도 20 중에 도시하는, IC칩(290)의 신호용 패드(292S)는 범프(276U)-도체회로(358)-바이어홀(360)-스루홀(256)-바이어홀(360)-범프(276D)를 개재하여 도터보드(295)의 신호용 범프(294S)로 접속되어 있다.
IC칩(290)의 접지용패드(292E)는, 범프(276U)-바이어홀(360)-도체회로(258)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 1 전극(221)으로 접속되어 있다. 한편 도터보드(295)의 접지용패드(294E)는 범프(276D)-바이어홀(360)-스루홀(256)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 1 전극(221)으로 접속되어 있다.
IC칩(290)의 전원용패드(292P)는 범프(276U)-바이어홀(360)-도체회로(258)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 2 전극(222)으로 접속되어 있다. 한편, 도터보드(295)의 전원용패드(294P)는 범프(276D)-바이어홀(360)-스루홀(256)-바이어홀(260)을 개재하여 칩콘덴서(220)의 제 2 전극(222)으로 접속되어 있다.
도 19에 도시하는 바와 같이, 본 실시형태의 코어기판(230)은 제 1 수지기판(230a)과, 제 1 수지기판(230a)에 접착용수지층(접착판)(238a)을 개재하여 접속된 제 2 수지기판(230b)과,
제 2 수지기판(230b)에 접착용수지층(접착판)(238b)을 개재하여 접속된 제 3 수지기판(230c)으로 이루어진다. 제 1 수지기판(230a), 제 2 수지기판(230b), 제 3 수지기판(230c)의 양면에는 도체회로(235)가 형성되어 있다. 또 코어기판(230)에는 스폿페이싱(SPOT FACING)가공에 의하여 팁 콘덴서(220)를 수용 가능한 오목부(334)이 형성되어 오목부(334)에는 칩콘덴서(220)가 수용되어 있다.
이것에 의해 코어기판(230) 내에 칩콘덴서(220)를 수용하는 것이 가능하기 때문에, IC칩(290)과 칩콘덴서(220)와의 거리가 짧아지고, 프린트배선판(210)의 루프인덕턴스를 저감시키게 된다. 또 양면에 도체회로(235)가 배설된 제 1, 제 2, 제 3 수지기판(230a,230b,230c)을 적층하여 코어기판(230)을 형성하고 있기 때문에, 코어기판(230) 내에서의 배선밀도가 높아지고, 층간수지절연층의 층수를 줄이는 것이 가능하게 된다.
또한 제 2 실시형태에서는 도 18(A)에 도시하는 바와 같이 코어기판(230)의 통공(34)의 하면과, 칩콘덴서(220)와의 사이에 접착제(236)를 개재시켜, 통공(337)의 측면과 칩콘덴서(220)와의 사이에 수지충전제(233)를 충전하고 있다. 여기에서 접착제(236) 및 수지충전제(233)의 열팽창률을, 코어기판(230)보다도 작게 즉, 세라믹으로 이루어지는 칩콘덴서(220)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서 코어기판(230)과 칩콘덴서(220)와의 사이에 열팽창률차에 기인하는 내응력이 발생하여도, 코어기판(230)에 크랙, 박리 등이 생기기 어려워, 높은 신뢰 성을 달성할 수 있다. 또 마이그레이션의 발생을 방지하는 것도 가능하다.
계속해서 도 19를 참조하여 상술한 프린트배선판의 제조방법에 대하여, 도 17 ∼ 도 19를 참조하여 설명한다.
(1) 두께 0.3 ㎜ 의 그래스크로스 등의 심재에 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 수지기판(231a)의 양면에 동박(232)이 라미네이트 되어있는 동장적층판(231M)을 출발재료로 한다 (도 17(A)). 이 동첩적층판(231M)의 동박(232)을 패턴형상으로 에칭하는 것에 의해 양면에 도체회로(235)를 구비하는 제 1, 제 2, 제 3 수지기판(230a, 230b, 230c)을 형성한다 (도 17(B)). 그리고 제 3 수지기판(230C)과 제 2 수지기판(230b)을 그래스크로스 등의 심재로 에폭시수지를 함침시킨 접착용수지층(238b)을 개재하여 적층한다. 마찬가지로 제 2 수지기판(230b)과 제 1 수지기판(230a)을 접착용수지층(238a)을 개재하여 적층한다 (도 17 (C)).
또한, 코어기판으로서 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있고, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
(2) 그리고 포개어놓은 기판을 열프레스를 이용하여 가압프레스하는 것에 의해, 제 1, 제 2, 제 3 수지기판(230a,230b,230c)을 다층상태로 일체화하여, 코어기판(230)을 형성한다 (도 17 (D)).
우선, 여기에서는 가압함에 의하여, 접착용수지층(238a,238b)의 에폭시수지(절연성수지)를 주위로 밀어내고, 에폭시수지를 제 1, 제 2, 제 3 수지기판(230a,230b,230c)에 밀착시킨다. 또한 가압과 동시에 가열함으로서, 에폭시수지가 경화하고 접착용수지층(238a,238b)을 접착판으로서 개재시킴에 의하여, 제 1 수지기판(230a)과 제 2 수지기판(230b)과 제 3 수지기판(230c)을 강고히 접착시킨다.
(3) 다음에 코어기판(230)에 스폿페이싱가공으로 칩콘덴서(220) 수용용의 오목부(334)를 형성한다 (도 17 (E)). 여기에서는 스폿페이싱에 의해 콘덴서수용용의 오목부를 설치하고 있지만, 개구를 설치한 절연수지기판과 개구를 설치하지 않은 수지절연기판을 맞대어 합하는 것으로, 수용부를 구비한 코어기판을 형성하는 것도 가능하다.
(4) 그 후 오목부(334)의 저면에, 인쇄기를 이용하여 열경화계 혹은 UV경화계의 접착재료(236)를 도포한다 (도 18 (A)). 이 때, 도포 이외에도 포팅 등을 하여도 좋다.
다음에, 칩콘덴서(220)를 접착재료(236) 상에 재치한다 (도 18 (B)). 칩콘덴서(220)는 1 개여도 복수개여도 좋지만, 복수개의 칩콘덴서(220)를 이용하는 것에 의해, 콘덴서의 고집적화가 가능하게 된다.
(5) 그 후, 오목부(334) 내에, 열경화성수지를 충전하고 가열 경화하여 수지층(233)을 형성한다 (도 18 (C)). 이 때 열경화성수지로서는 에폭시, 페놀, 폴리이미드, 트리아딘이 좋다. 이것에 의해 오목부(334) 내의 칩콘덴서(220)를 고정하고, 칩콘덴서(220)와 오목부(334)의 벽면과의 극간을 충전한다.
(6) 상기 공정을 거친 기판(230)에 후술하는 열경화형에폭시계수지시트를 온 도 50 ∼ 150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고 층간수지절연층(240)을 설치한다 (도 18 (D)). 진공압착시의 진공도는 10 ㎜Hg 이다.
이하의 공정은 상술한 제 1 실시형태의 (7) ~ (9)과 동일하기 때문에, 설명을 생략한다.
다음에 상술한 공정에서 완성한 프린트배선판(210)으로의 IC칩(290)의 재치 및 도터보드(295)로의 설치에 대하여, 도 20을 참조하여 설명한다. 완성한 프린트배선판(210)의 납땜범프(276U)에 IC칩(290)의 납땜패드(292E,292P,292S)가 대응하도록, IC칩(290)을 재치하고 리프로를 행하는 것으로 IC칩(290)의 설치를 행한다.
마찬가지로, 프린트배선판(210)의 납땜범프(276D)에 도터보드(295)의 범프(294E,294P,294S)가 대응하도록, 리프로하는 것으로, 도터보드(295)로 프린트배선판(210)을 설치한다.
앞에서 말한 층간수지절연층(240,340)을 형성하는 열경화형에폭시계수지시트에는 난용성수지, 가용성입자, 경화제, 그 외의 성분이 함유되어 있다. 각각에 대하여는 앞에서 말한 제 1 실시형태와 동일하기 때문에 설명을 생략한다.
(제 2 실시형태의 제 1 변형예)
다음에 본 발명의 제 2 실시형태의 제 1 변형예에 관계하는 프린트배선판(212)에 대하여 도 23을 참조하여 설명한다. 앞에서 말한 제 2 실시형태에서는 BGA(볼그리드어레이)를 배설하였다. 이 제 2 실시형태의 제 1 변형예의 프린트배선판의 구성은 도 23에 도시하는 바와 같이 도전성접속핀(296)을 개재하여 접속을 취한 PGA 방식으로 구성되어 있다.
또 상술한 제 2 실시형태에서는 코어기판(230)에 스폿페이싱가공에 의해 칩콘덴서(220)를 수용하는 오목부(334)를 설치하여, 칩콘덴서(220)를 수용하였다. 제 2 실시형태의 제 1 변형예에서는 통공(230A)을 설치한 제 1 수지기판(230a) 및 통공을 설치하지 않은 제 2, 제 3 수지기판(230b,230c)을 접착용수지층(접착판)(238a,238b)을 개재하여 맞대어 붙이는 것으로,
칩콘덴서(220)를 수용하는 오목부(335)을 구비한 코어기판(230)을 형성하고, 오목부(335) 내에 복수개의 칩콘덴서(220)를 수용한다.
본 발명의 제 2 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정에 대하여, 도 21 및 도 22를 참조하여 설명한다.
(1) 두께 0.3 ㎜ 의 그래스크로스 등의 심재에 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 수지기판(231a)의 양면에 동박(232)이 라미네이트 되어있는 동장적층판(231M)을 출발재료로 한다 (도 21 (A)). 이 동첩적층판(231M)의 동박(232)을 패턴형상으로 에칭하는 것에 의해 양면에 도체회로(235)를 구비하는 제 2, 제 3 수지기판(230b, 230c)을 형성한다. 또 패턴 형상으로 에칭하는 것과 함께, 통공(230A)을 형성하는 것으로 도체회로(235)를 구비하는 제 1 수지기판(230a)을 형성한다 (도 21 (B)). 그리고 제 3 수지기판(230c)과 제 2 수지기판(230b)을 그래스크로스 등의 심재에 에폭시수지를 함침시킨 접착용수지층(접착판)(238b)을 개재하여 적층한다. 마찬가지로 제 2 수지기판(230b)과 통공(230A)이 형성된 제 1 수지기판(230a)을 통공(238A)이 형성된 접착용수지층(접착판)(238a)을 개재하여 적층한다 (도 21 (C)).
(2) 그리고 포개어놓은 기판을 열프레스를 이용하여 가압프레스하는 것에 의해, 제 1, 제 2, 제 3 수지기판(230a, 230b, 230c)을 다층상태로 일체화하고, 칩콘덴서(220)를 수용하는 오목부(335)를 구비한 코어기판(230)을 형성한다 (도 21 (D)). 우선 여기에서는 가압함에 의하여 접착용수지층(238a,238b)의 에폭시수지(절연성수지)를 주위로 밀어내고, 에폭시수지를 제 1, 제 2, 제 3 수지기판(230a,230b,230c)에 밀착시킨다. 또한 가압과 동시에 가열함으로서, 에폭시수지가 경화하고 접착용수지층(238a,238b)을 접착판으로서 개재시키는 것으로, 제 1 수지기판(230a)과 제 2 수지기판(230b)과 제 3 수지기판(230c)을 강고히 접착시킨다.
(3) 그 후, 오목부(335)의 저면에, 인쇄기를 이용하여 열경화계 혹은 UV경화계의 접착재료(236)를 도포한다 (도 21 (E)). 이 때, 도포이외에도 포팅 등을 하여도 좋다.
(4) 다음에 복수개의 칩콘덴서(220)를 접착재료(236) 상에 재치한다 (도 22 (B) 참조). 코어기판에 복수개의 칩콘덴서(220)를 수용하는 것에 의해, 콘덴서의 고집적화가 가능하게 된다.
(5) 그 후, 오목부(335) 내의 칩콘덴서(220) 사이에, 열경화성수지를 충전하고, 가열 경화하여 수지층(233)을 형성한다 (도 22 (B) 참조). 이 때 열경화성수지로서는 에폭시, 페놀, 폴리이미드, 트리아딘이 좋다. 이것에 의해 오목부(335) 내의 칩콘덴서(220)를 고정하고, 칩콘덴서(220)와 오목부(335)의 벽면과의 극간을 충전한다.
(6) 상기 공정을 거친 기판(230)에 열경화형에폭시계수지시트를 온도 50 ∼ 150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고, 에폭시계수지로 이루어지는 층간수지절연층(240)을 설치한다 (도 22 (C)).
(7) 이어서 수지기판(230a) 측의 층간수지절연층(240)에, 레이저에 의해 칩 콘덴서(220)의 제 1 단자(221), 제 2 단자(222)로 이르는 바이어홀용개구(42)를 형성한다 (도 22 (D)).
이하의 공정은 상술한 제 1 실시형태의 (8) ~ (21)과 동일하기 때문에, 설명을 생략한다.
(제 2 실시형태의 제 2 변형예의 제 1 별예)
계속해서 본 발명의 제 2 실시형태의 제 1 변형예의 제 1 별예에 관계하는 프린트배선판에 대하여, 도 24를 참조하여 설명한다. 제 1 별예의 프린트배선판은 앞에서 말한 제 2 실시형태의 제 1 변형예와 거의 같다. 단, 제 2 실시형태의 제 1 변형예에서는 코어기판(230)에 수용되는 칩콘덴서(220) 만을 구비하고 있지만, 제 1 별예에서는 표면 및 이면에 대용량의 칩콘덴서(286)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서 IC칩 측에 대전력을 공급하기 위하여, 변형예에서는 프린트배선판에 전원용 칩콘덴서(220) 및 칩콘덴서(286)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여 도 12를 참조하여 설명한다.
도 12는, 종축에는 IC칩으로 공급되는 전압을, 횡축에는 시간을 취하고 있다. 여기에서 이점쇄선(C)은 전원용 콘덴서를 구비하지 않은 프린트배선판의 전압 변동을 도시하고 있다. 전원용 콘덴서를 구비하지 않은 경우에는 크게 전압이 감쇠한다.
파선(A)은 표면에 칩콘덴서를 실장한 프린트배선판의 전압변동을 도시하고 있다. 상기 이점쇄선(C)과 비교하여 전압은 크게 떨어지지 않지만, 루프길이가 길어지기 때문에, 조정속도로서의 전원공급이 충분히 행해지지 않는다. 즉, 전력의 공급개시 시에 전압이 강하하고 있다. 또 이점쇄선(B)는 도 23을 참조하여 상술한 칩콘덴서를 내장하는 프린트배선판의 전압강하를 도시하고 있다. 루프길이는 단축할 수 있지만, 코어기판(230)에 용량이 큰 칩콘덴서를 수용하는 것이 불가능하기 때문에, 전압이 변동하고 있다. 여기에서 실선(E)은 도 24를 참조하여 상술한 코어기판 내의 칩콘덴서(220)를, 또 표면에 대용량의 칩콘덴서(286)를 실장하는 변형예의 프린트배선판의 전압변동을 도시하고 있다. IC칩의 근방에 칩콘덴서(220)를, 또 대용량(및 상대적으로 큰 인덕턴스)의 칩콘덴서(286)를 구비하는 것으로, 전압변동을 최소로 억제하고 있다.
또 제 2 실시형태의 제 1 별예에서는, 칩콘덴서(220)가 도 13(A)에 도시하는 바와 같이 제 1, 제 2 전극(221,222)의 피복층(도시하지 않음)을 완전하게 박리한 후, 동도금막(29)에 의해 피복하고 있다. 그리고 동도금막(29)으로 피복한 제 1, 제 2전극(221,222)에 동도금으로 이루어진 바이어홀(260)에서 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(221,222)은, 메탈라이즈로 이루어진 표면에 요철이 있다. 이 때문에 금속층을 노출시킨 상태에서 이용하면, 접속층(240)에 비관통공(242)을 천설하는 공정에 있어서, 상기 요철에 수지가 남는 경우가 있다. 이 때에는 상기 수지여분에 의해 제 1, 제 2 전극(221,222)과 바이어홀(260)과의 접속불량이 발생하는 경우가 있다. 이것에 대하여 변형예에서는 동도금막(29)에 의하여 제 1, 제 2 전극(221,222)의 표면이 평활하게 되고, 전극 상에 피복된 층간수지절연층(240)에 비관통공(42)을 천공설치하는 때에, 수지여분이 남지 않고, 바이어홀(260)을 형성한 때의 전극(221, 222)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(29)이 형성된 전극(221,222)에, 도금에 의해 바이어홀(260)을 형성하기 때문에, 전극(221,222)과 바이어홀(260)과의 접속성이 높고, 히트사이클시험을 실시하여도 전극(221,222)과 바이어홀(260)과의 사이에서 단선이 생기는 일이 없다. 마이그레이션의 발생도 없고, 콘덴서의 바이어홀의 접속부에서의 불일치를 일으키지 않는다.
또한 상기 동도금막(29)은 칩콘덴서의 제조단계에서 금속층(26)의 표면에 피복된 니켈/주석층(피복층)을, 프린트배선판으로의 탑재 단계로 박리한 후 설치한다. 그 대신에 칩콘덴서(220)의 제조단계에서 금속층(26)의 상에 직접 동도금막(29)을 피복하는 것도 가능하다. 즉, 제 1 변형예에서는 제 2 실시형태와 동일하게 레이저로 전극의 동도금막(29)으로 이르는 개구를 설치한 후, 데스미어처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(29)의 표면에 산화막이 형성되어 있어도, 상기 레이저 및 데스미어처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 칩콘덴서(220)의 세라믹으로 이루어진 유전체(23)의 표면에는 조화층(23α)이 설치되어 있다. 이 때문에 세라믹으로 이루어진 칩콘덴서(220)와 수지로 이루어진 층간수지절연층(240)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 층간수지절연층(240)의 박리가 발생하는 경우가 없다. 이 조화층(23α)은, 소성 후에 칩콘덴서(220)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것도 가능하다. 또한 제 1 변형예에서는 콘덴서의 표면에 조화처리를 실시하고 수지와의 밀착성을 높였지만, 이 대신에 콘덴서의 표면에 실란커플링처리를 실시하는 것도 가능하다.
또한 도 13(B)에 도시하는 바와 같이 콘덴서(220)의 제 1 전극(21), 제 2 전극(22)의 피복(28)의 일부를 제거하여 이용하는 것도 가능하다. 제 1 전극(21), 제 2 전극(22)을 노출시키는 것으로 도금으로 이루어지는 바이어홀과의 접속성을 높이는 것이 가능하기 때문이다.
(제 2 실시형태의 제 2 변형예)
계속해서 제 2 실시형태의 제 2 변형예에 관계하는 프린트배선판의 구성에 대하여 도 14를 참조하여 설명한다.
이 제 2 변형예의 프린트배선판의 구성은 앞에서 말한 제 1 실시형태와 거의 동일하다. 단, 코어기판(30)으로 수용되는 칩콘덴서(20)가 다르다. 도 14는 칩콘덴서의 평면도를 도시하고 있다. 도 14(A)는 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는 도 14(B)에 평면도를 도시하듯이, 칩콘덴서의 측연에 가장자리에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 14(C)는 제 2 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 제 2 변형예의 프린트배선판에서는 도 14(D)에 평면도를 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 2 변형예의 프린트배선판에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 2 변형예의 제 1 별예에 관계하는 프린트배선판 도 15를 참조하여 설명한다.
도 15는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용했지만, 제 1 별예에서는 대용량의 큰 크기의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 대용량의 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 16을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 16(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 16(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 16(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 대용량으로서 이용하고 있다.
이 제 2 별예에서는 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
이상 설명한 바와 같이 제 2 실시형태에 의하면 코어기판 내의 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 도체회로가 형성된 수지기판을 복수 개 적층하여 코어기판을 형성하고 있기 때문에, 코어기판 내의 배선밀도가 높아지고, 층간수지절연층의 층수를 줄이는 것이 가능하게 된다.
또 코어기판과 콘덴서 사이에 수지가 충전되어 있기 때문에, 콘덴서 등에 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘덴서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다. 그 때문에 신뢰성시험을 실시하여도 소망의 성능을 지키는 것이 가능한 것이다.
또 콘덴서를 동에 의해 피복시키고 있는 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
(제 3 실시형태)
본 발명의 제 3 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 30 및 도 31을 참조하여 설명한다. 도 30은 프린트배선판(410)의 단면을 도시하고 도 31은 도 30에 도시하는 프린트배선판(410)에 IC칩(490)을 탑재하고, 도터보드(495) 측으로 설치한 상태를 도시하고 있다.
도 30에 도시하는 바와 같이, 프린트배선판(410)은 복수개의 칩콘덴서(420)를 수용하는 코어기판(430)과, 빌드업배선층(480A,480B)으로 이루어진다. 빌드업배선층(480A,480B)은 층간수지절연층(540,541)으로 이루어진다. 빌드업배선층(480A, 480B)의 층간수지절연층(540)에는 도체회로(558) 및 바이어홀(560)이 형성되고, 층간수지절연층(541)에는 도체회로(559) 및 바이어홀(564)이 형성되어 있다. 층간수지절연층(541) 상에는 솔더레지스트층(470)이 형성되어 있다. 코어기판(430)에는 칩콘덴서(420)와 접속하는 바이어홀(460) 및 도체회로(458)가 배설되어 있다. 빌드업배선층(480A)과 빌드업배선층(480B)은 코어기판(430)에 형성된 스루홀(456)을 개재하여 접속되어 있다.
칩콘덴서(420)는 도 30에 도시하는 바와 같,이 제 1 전극(421)과 제 2 전극(422)과 제 1, 제 2 전극에 끼워진 유전체(423)로 이루어지고, 유전체(423)에는 제 1 전극(421) 측에 접속된 제 1 도전막(424)과, 제 2 전극(422) 측에 접속된 제 2 도전막(425)이 복수매 서로 마주보게 배치되어 있다.
도 31에 도시하는 바와 같이, 상측의 빌드업배선층(480A)에는, IC칩(490)의 패드(492E,492P,492S)로 접속하기 위한 납땜범프(476U)가 배설되어 있다. 한편 하측의 빌드업배선층(480B)에는 도터보드(495)의 패드(494E1,494E2,494P1,494P2, 494S)로 접속하기 위하여 납땜범프(476D)가 배설되어있다.
IC칩(490)의 신호용패드(492S)는, 범프(476U)-도체회로(559)-바이어홀(564)-도체회로(558)-바이어홀(560)-스루홀(456)-바이어홀(560)-도체회로(558)-바이어홀(564)-도체회로(559)-범프(476D)를 개재하여, 도터보드(495)의 신호용패드(494S)로 접속되어 있다.
IC칩(490)의 접지용패드(492E)는, 범프(476U)-바이어홀(564)-도체회로(558)-바이어홀(560)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 1 전극(421)으로 접속되어있다. 한편 도터보드(495)의 접지용패드(494E1)는, 범프(476D)-바이어홀(564)-도체회로(558)-바이어홀(560)-스루홀(456)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 1 전극(421)으로 접속되어있다. 또 접지용패드(494E2)는 범프(476D)-바이어홀(564)-도체회로(558)-바이어홀(560)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 1 전극(421)으로 접속되어 있다.
IC칩(490)의 전원용패드(492P)는, 범프(476U)-바이어홀(564)-도체회로(558)-바이어홀(560)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 2 전극(422)으로 접속되어있다. 한편 도터보드(495)의 전원용패드(494P1)는, 범프(476D)-바이어홀(564)-도체회로(558)-바이어홀(560)-스루홀(456)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 2 전극(422)으로 접속되어있다. 또 전원용패드(494P2)는 범프(476D)-바이어홀(564)-도체회로(558)-바이어홀(560)-도체회로(458)-바이어홀(460)을 개재하여 칩콘덴서(420)의 제 2 전극(422)으로 접속되어 있다. 이 실시형태에서는 스루홀(456)을 개재하여 칩콘덴서(420)의 제 1, 제 2 전극(421,422)으로 도터보드(495) 측으로부터 접속하지만, 스루홀을 개재하여 접속을 생략하는 것도 가능하다.
도 30에 도시하는 바와 같이, 본 실시형태의 코어기판(430)은 칩콘덴서(420)가 접속재료를 개재하여 접속된 제 1 수지기판(430a)과, 제 1 수지기판(430a)에 접착용수지층(접착판)(438a)을 개재하여 접속된 제 2 수지기판(430b)과, 제 2 수지기판(430b)에 접착용수지층(접착판)(438b)을 개재하여 접속된 제 3 수지기판(430c)으로 이루어진다. 제 2 수지기판(430b)에는 칩콘덴서(420)를 수용 가능한 개구(430B)가 형성되어 있다.
이에 따라 코어기판(430) 내에 팁 콘덴서(420)를 수용하는 것이 가능하기 때문에, IC칩(490)과 칩콘덴서(420)와의 거리가 짧아지게 되어, 프린트배선판(410)의 루프인덕턴스를 저감할 수 있다. 또 제 1 수지기판(430a), 제 2 수지기판(430b), 제 3 수지기판(430c)을 적층하여 이루어지기 때문에, 코어기판(430)에 충분한 강도를 얻을 수 있다. 또한 코어기판(430)의 양면에 제 1 수지기판(430a), 제 3 수지기판(430c)을 배설하는 것으로, 코어기판(430)을 평활하게 구성하기 때문에, 코어기판(430) 상에 층간수지절연층(540,541) 및 도체회로(558,559), 바이어홀(560,564)을 적절하게 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시킬 수 있다.
또, 이 실시형태에서는 코어기판(430)의 양면에 바이어홀(460)을 설치하고 있기 때문에, IC칩(490)과 칩콘덴서(420)를, 또 도터보드(495)와 칩콘덴서(420)를 최단의 거리로 접속하는 것이 가능하고 도터보드에서 IC칩으로의 순식간에 대전력공급이 가능하게 된다.
또한 본 실시형태에서는 도 25(D)에 도시하는 바와 같이 제 1 수지기판(430a)과 칩콘덴서(420)와의 사이에 절연성접착제(436)를 개재시키고 있다. 여기에서, 접착제(436)의 열팽창률을 코어기판(430) 보다 작게, 즉 세라믹으로 이루어지는 칩콘덴서(420)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에서, 코어기판 및 접착층(436)과 칩콘덴서(420)와의 사이에 열팽창률차로부터 내응력이 발생하여도 코어기판에 크랙, 박리 등이 생기기 어려워 높은 신뢰성을 달성 할 수 있다. 또 마이크레이션의 발생을 방지하는 것도 가능하다.
계속해서 도 30을 참조하여 앞에서 말한 프린트배선판의 제조방법에 대하여, 도 25 ∼ 도 30을 참조하여 설명한다.
(1) 두께 0.1 ㎜ 의 그래스크로스 등의 심재에 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 수지기판의 한쪽 면에 동박(432)이 라미네이트 되어있는 편면동장적층판(430M)(제 1 수지기판(430a) 및 제 3 수지기판(430c))을 출발재료로 한다 (도 25 (A) 참조).
다음에, 이 동첩적층판(430M)의 동박(432)을 패턴형상으로 에칭하는 것에 의해, 동박(432)에 바이어홀형성용개구(432a)를 형성한다 (도 25 (B) 참조).
(2) 그 후, 제 1 수지기판(430a)의 동박(432)이 라미네이트되어 있지 않은 면에, 인쇄기를 이용하여 열경화계 또는 UV경화계의 접착재료(436)를 도포한다 (도 25 (C) 참조). 이 때, 도포이외에도 포팅 등을 하여도 좋다.
다음에 접착재료(436) 상에 복수개의 세라믹으로 이루어지는 칩콘덴서(420)를 재치하고, 접착재료(436)를 개재하여 제 1 수지기판(430a)에 칩콘덴서(420)를 접착한다 (도 25 (D) 참조). 칩콘덴서(420)는 1 개든 복수 개이든 좋지만 복수개의 칩콘덴서(420)를 이용하는 것에 의해, 콘덴서의 고집적화가 가능하게 된다.
(3) 다음에 그래스크로스 등의 심재에 에폭시수지를 함침시킨 접착용수지층(접착용수지층)(438a,438b) 및 그래스크로스 등의 심재에 BT수지를 함침시켜서 경화시킨 제 2 수지기판(430b)(두께 0.4 ㎜ )을 준비한다. 접착용수지층(438a) 및 제 2 수지기판(430b)에는, 칩콘덴서(420)를 수용 가능한 개구(36A,430B)를 형성해 둔다. 먼저, 동박(432)이 라미네이트된 면을 아래로 한 제 3 수지기판(430c) 상에, 접착용수지층(438b)을 개재하여 제 2 수지기판(430b)을 재치한다. 다음에 제 2 수지기판(430b) 상에 접착용수지층(438a)을 개재하여, 제 1 수지기판(430a)을 반전하여 재치한다. 즉 제 1 수지기판(430a)에 접속된 칩콘덴서(420)가 접착용수지층(438a) 측을 향하여, 제 2 수지기판(430b)에 형성된 개구(430B)에 칩콘덴서(420)를 수용할 수 있도록 포개어 놓는다 (도 26 (A) 참조). 이에 의하여 코어기판(430) 내에 칩콘덴서(420)를 수용하는 것이 가능하게 되어, 루프인덕턴스를 저감시킨 프린트배선판을 제공하는 것이 가능하다.
또한 코어기판을 세라믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있고, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
(4) 그리고 포개어놓은 기판을 열프레스를 이용하여 가압프레스함에 의하여, 제 1, 제 2, 제 3 수지기판(430a,430b,430c)을 다층상태로 일체화하고, 복수개의 칩콘덴서(420)를 가지는 코어기판(430)을 형성한다 (도 26 (B) 참조).
여기에서는 우선 가압함으로서, 접착용수지층(438a,438b)으로부터 에폭시수지(절연성수지)를 주위로 밀어내고, 개구(430B)와 칩콘덴서(420)와의 사이의 극간을 충전시킨다. 또한 가압과 동시에 가열함으로서, 에폭시수지가 경화하고 접착용수지층(438a,438b)을 접착용수지(접착판)로서 개재시키는 것으로, 제 1 수지기판(430a)과 제 2 수지기판(430b)과 제 3 수지기판(430c)을 강고히 접착시킨다. 또한 본 실시형태에서는 접착용수지층으로부터 나오는 에폭시수지로서, 개구(430B) 내의 간극을 충전하지만, 그 대신에 개구(430B) 내에 충전재를 배치하여 두는 것도 가능하다.
여기에서 코어기판(430)의 양면에 평활한 제 1 수지기판(430a), 제 3 수지기판(430c)이 배치되기 때문에, 코어기판(430)의 평활성이 손상되지 않고, 후술하는 공정에서 코어기판(430)의 상에 층간수지절연층(540,541) 및 도체회로(558,559), 바이어홀(560,564)을 적절히 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시키는 것이 가능하다. 또 코어기판(430)에 충분한 강도를 얻을 수 있다.
(5) 이어서, 레이저를 조사하여 동박(432)의 바이어홀형성용개구(432a)로부터 노출하는 부위를 제거하고, 칩콘덴서(420)의 제 1 전극(421) 및 제 2 전극(422)으로 이르는 바이어홀용개구(442)를 형성한다. 즉, 동박(432)을 콘포멀마스크로서 이용하고, 레이저에 의해 코어기판(430)에 바이어홀용개구(442)를 형성한다. 그 후, 동일한 공정을 기판의 다른 방향의 면에도 행한다 (도 26 (C) 참조).
이에 의해 바이어홀의 개구경은 동박(432)의 바이어홀형성용개구(432a)의 개구경에 의존하게 되기 때문에, 바이어홀을 적절한 위치에 형성하는 것이 가능하게 된다.
(6) 그리고 코어기판(430)에 드릴 또는 레이저에 의해 스루홀용 관통공(444)을 형성한다 (도 26 (D) 참조). 이후, 산소프라즈마를 이용하여 데스미어처리를 행한다. 혹은 과망간산 등의 약액에 의한 데스미어처리를 행하여도 좋다.
(7) 다음에 일본진공기술주식회사제의 SV-4540 을 이용하여 프라즈마처리를 행하여, 코어기판(430)의 전 표면에 조화면을 형성한다. 이 때, 불활성가스로서는 아르곤가스를 사용하고, 전력 200 W, 가스압 0.6 Pa, 온도 70 °C 의 조건으로, 2분간 프라즈마처리를 실시한다. 그 후, Ni 및 Cu를 타켓으로 한 스패터링을 행하여, Ni-Cu금속층(448)을 코어기판(430)의 표면에 형성한다 (도 27 (A) 참조). 여기에서는 스패터를 이용하고 있지만, 무전해도금에 의해 동, 니켈 등의 금속층을 형성하여도 좋다. 또 경우에 따라서는 스패터를 형성한 때에 무전해도금막을 형성시켜도 좋다. 산 혹은 산화제에 의해 조화처리를 실시하여도 좋다. 또 조화층은 0.1 ∼ 5 ㎛ 가 바람직하다.
(8) 다음에 Ni-Cu금속층(448)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(450)를 형성한다. 그리고 전해도금액에 코어기판(430)을 침적하고, Ni-Cu금속층(448)을 개재하여 전류를 흘 리고, 레지스트(450) 비형성부에 이하의 조건으로 전해도금을 실시하고 전해도금막(452)을 형성한다 (도 27 (B) 참조).
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제(어트텍재팬제, 카파라시드HL)
19.5 ㎖/l
[전해도금조건]
전류밀도 1 A/d㎡
시간 120 분
온도 22 ± 2 °C
(9) 레지스트(450)를 5% NaOH로 박리 제거한 후, 그 레지스트(450) 하의 Ni-Cu금속층(448) 및 동박(432)을 초산 및 유산과 과산화수소의 혼합액을 이용하는 에칭으로 용해제거하고, 동박(432) 및 Ni-Cu금속층(448), 전해도금막(452)으로 이루어진 도체회로(458) (바이어홀(460)을 포함한다) 및 스루홀(456)을 형성한다. 그리고 기판을 수세하고 건조한 후, 에칭액을 기판의 양면에 스프레이로 뿜어서, 도체회로(458) (바이어홀(460)을 포함한다) 및 스로홀(456)의 표면을 에칭하는 것에 의해, 도체회로(458) (바이어홀(460)을 포함한다) 및 스루홀(456)의 전 표면에 조화면(462)을 형성한다 (도 27 (C) 참조). 에칭액으로서 이미다졸동(ⅠⅠ)착체 10 중량부, 그리콜산 7 중량부, 염화칼륨 5 중량부 및 이온교환수 78 중량부를 혼합한 것을 사용한다.
(10) 에폭시계수지를 주성분으로 하는 수지충전제(464)를, 기판(430)의 양면에 인쇄기를 이용하여 도포하는 것에 의해, 도체회로(458) 사이 또는 스루홀(456) 내에 충전하고, 가열 건조를 행한다. 즉 이 공정에 의해 수지충전제(464)가 도체회로(458)의 사이, 바이어홀(460), 스루홀(456) 내에 충전된다 (도 27 (D) 참조).
(11) 상기 (10)의 처리를 끝낸 기판(430)의 한쪽 면을, 벨트연마지(삼공리화학사제)를 이용한 벨트샌더연마에 의해 도체회로(458)의 표면과 스루홀(456)의 랜드 표면(456a)에 수지충전제(464)가 남지 않도록 연마하고 이어서 상기 벨트샌더연마에 의한 손상을 제거하기 위해 버프연마를 행한다.
이러한 일련의 연마를 기판(430)의 다른 방향의 면에 있어서도 동일하게 행한다. 그리고 충전한 수지충전제(464)의 가열 경화시킨다. 이렇게 하여 스루홀(456) 등에 충전된 수지충전제(464)의 표층부 및 도체회로(458) 상면의 조화면(462)을 제거하여 기판(430) 양면을 평활화하고, 수지충전제(464)와 도체회로(458)가 조화면(462)을 개재하여 강고하게 밀착하고, 또 스루홀(456)의 내벽면과 수지충전제(464)가 조화면(462)을 개재하여 강고히 밀착한 배선기판을 얻는다.
다음에 기판(430)의 양면에, 상기 (9)를 이용한 에칭액과 동일 에칭액을 스프레이로 뿜어서, 일단 평탄화된 도체회로(458)의 표면과 스루홀(456)의 랜드표면(456a)을 에칭하는 것에 의해, 도체회로(458)의 전 표면에 조화면(458a)을 형성한다 (도 28 (A) 참조).
(12) 상기 공정을 거친 기판(430)에, 후술하는 열경화형에폭시계수지시트를 온도 50 ∼ 150 °C 까지 승온하면서 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고, 층간수지절연층(540)을 설치한다 (도 28 (B) 참조). 진공압착시의 진공도는 10 ㎜Hg 이다.
(13) 이어서 층간수지절연층(540)에 레이저에 의해 바이어홀용개구(542)를 형성한다 (도 28 (C) 참조).
(14) 다음에 (7)의 공정에서 이용한, 일본진공기술주식회사제의 SV-4540 을 이용하여 프라즈마처리를 행하여, 층간수지절연층(540)의 표면에 조화면(540a)을 형성한다 (도 28 (D) 참조). 여기에서도 산 혹은 산화제에 의하여 조화처리를 실시하여도 좋다. 또 조화층은 0.1 ∼ 5 ㎛ 가 바람직하다.
(15) 그 후, (7)의 공정과 동일하게, Ni 및 Cu 를 타켓으로 한 스패터링을 행하여, Ni-Cu금속층(548)을 층간수지절연층(540)의 표면에 형성한다 (도 29 (A) 참조). 여기에서는 스패터를 이용하고 있지만, 무전해도금에 의해 동, 니켈 등의 금속층을 형성하여도 좋다. 또 경우에 따라서는 스패터로 형성한 후에 무전해도금막을 형성시켜도 좋다.
(16) 다음에 (8)의 공정과 동일하게 Ni-Cu금속층(548)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(544)를 형성한다. 그리고 전해도금액에 기판을 침적하고, Ni-Cu금속층(548)을 개재하여 전류를 흘리고, 레지스트(544) 비형성부에 전해도금을 실시하여 전해도금막(552)을 형성한다 (도 29 (B) 참조).
(17) 그 후 (9)의 공정과 동일한 처리를 하여, Ni-Cu금속층(548) 및 전해도금막(552)으로 이루어지는 도체회로(558) (바이어홀(560)을 포함한다)를 형성한다. 그리고 기판을 수세하고 건조한 후, 에칭액을 기판의 양면에 스프레이로 뿜어서 에칭하는 것에 의해 도체회로(558)(바이어홀(560)을 포함한다)의 전 표면에 조화면(154)을 형성한다 (도 29 (C) 참조).
(18) 또한 (12)∼(17)의 공정을 반복하는 것에 의하여, 상층에 층간수지절연층(541) 및 도체회로(559) (바이어홀(564)을 포함한다), 조화면(565)을 형성한다 (도 29 (D) 참조).
이후의 공정은 앞에서 말한 제 1 실시형태의 (16) ∼ (19) 와 동일하기 때문에 설명을 생략한다.
또 앞에서 말한 공정으로 완성한 프린트배선판(410)으로의 IC칩(490)의 재치 및 도터보드(495)로의 설치에 대하여, 제 1 실시형태와 동일하기 때문에 설명을 생략한다.
(제 3 실시형태의 제 1 별예)
본 발명의 제 3 실시형태의 제 1 별예에 관계하는 프린트배선판에 대하여 도 32를 참조하여 설명한다. 제 1 별예의 프린트배선판은 상술한 제 3 실시형태와 거의 동일하다. 단, 제 1 별예의 프린트배선판에서는 도전성핀(496)이 배설되어 상기 도전성핀(496)을 개재하여 도터보드와의 접속을 취하도록 형성되어 있다.
또 상술한 제 3 실시형태에서는 코어기판(430)에 수용되는 칩콘덴서(420) 만을 구비하고 있지만, 제 1 별예에서는 표면 및 이면에 대용량의 칩콘덴서(486)가 실장되어 있다.
IC칩은 순식간에 대전력을 소비하여 복잡한 연산처리를 행한다. 여기에서는 IC칩 측에 대전력을 공급하기 위하여, 변형예에서는 프린트배선판에 전원용 칩콘덴서(420) 및 칩콘덴서(486)를 구비하고 있다. 이 칩콘덴서에 의한 효과에 대하여 도 12를 참조하여 설명한다.
도 12는 종축에는 IC칩으로 공급되는 전압을, 횡축에는 시간을 취하고 있다. 여기에서 이점쇄선(C)은 전원용 콘덴서를 구비하지 않은 프린트배선판의 전압변동을 도시하고 있다. 전원용 콘덴서를 구비하지 않은 경우에는 크게 전압이 감쇠한다.
파선(A)은 표면에 칩콘덴서를 실장한 프린트배선판의 전압변동을 도시하고 있다. 상기 이점쇄선(C)과 비교하여 전압은 크게 떨어지지 않지만, 루프길이가 길어지기 때문에, 조정된 속도로의 전원공급이 충분히 행해지지 않는다. 즉, 전력의 공급개시 시에 전압이 강하하고 있다. 또 이점쇄선(B)는 도 31을 참조하여 상술한 칩콘덴서를 내장하는 프린트배선판의 전압강하를 도시하고 있다. 루프길이는 단축할 수 있지만, 코어기판(430)에 용량이 큰 칩콘덴서를 수용하는 것이 불가능하기 때문에, 전압이 변동하고 잇다. 여기에서 실선(E)은 도 32를 참조하여 상술한 코어기판 내의 칩콘덴서(420)를, 또 표면에 대용량의 칩콘덴서(486)를 실장하는 변형예의 프린트배선판 전압변동을 도시하고 있다. IC칩의 근방에 칩콘덴서(420)를, 또 대용량 (및 상대적으로 큰 인덕턴스)의 칩콘덴서(486)를 구비하는 것으로, 전압변동을 최소로 억제하고 있다.
(제 3 실시형태의 제 1 변형예)
계속해서 본 발명의 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판(414)에 대하여, 도 36을 참조하여 설명한다. 이 제 3 실시형태의 제 1 변형예의 프린트배선판의 구성은, 상술한 제 3 실시형태와 거의 동일하다. 도 30을 참조하여 상술한 제 3 실시형태에서는 도체회로(458)가 동박(432) 및 Ni-Cu금속층(448), 전해도금막(452)의 3층으로 구성되어 있다. 이에 대하여 제 3 실시형태의 제 1 변형예의 프린트배선판(412)에서는 도체회로(458)가 무전해도금막(443)과 전해도금막(452)의 2층으로 구성되어 있다. 즉, 동박(432)을 제거하여 두께를 얇게 하는 것으로, 도체회로(458)를 파인피치로 형성하고 있다.
또 제 3 실시형태의 제 1 변형예의 프린트배선판(414)에서는, 칩콘덴서(420)를 수용하는 개구(430B)를 설치한 제 2 수지기판(430b)의 양면에, 도체회로(435)가 형성되어 있다. 이 제 3 실시형태의 제 1 변형예에서는 제 2 수지기판(430b)의 양면에 도체회로(435)가 형성되어 있기 때문에, 코어기판(430) 내의 배선밀도를 높이는 것이 가능하고, 빌드업하는 층간수지절연층의 층수를 줄이는 것이 가능하게 된다.
또 제 3 실시형태의 제 1 변형예의 프린트배선판에서는 칩콘덴서(420)가, 도 13(A)에 도시하는 바와 같이 제 1, 제 2 전극(421, 422)의 피복층(도시하지 않음)을 완전하게 박리한 후, 동도금막(29)에 의해 피복하고 있다. 그리고 동도금막(29)으로 피복한 제 1, 제 2전극(421, 422)에 동도금으로 이루어진 바이어홀(460)로 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(421,422)은, 메탈라이즈로 이 루어진 표면에 요철이 있다. 이 때문에 금속층을 노출시킨 상태에서 이용하면, 제 1 수지기판(430a)에 비관통공(442)을 천설하는 공정에서 상기 요철에 수지가 남는 경우가 있다. 이 때에는 상기 수지여분에 의해 제 1, 제 2 전극(421, 422)과 바이어홀(460)과의 접속불량이 발생하는 경우가 있다. 이에 대하여 제 3 실시형태의 제 1 변형예에서는 동도금막(29)에 의해서 제 1, 제 2 전극(421,422)의 표면이 평활하게 되고, 전극 상에 피복된 제 1 수지기판(430a)에 개구(442)를 천공설치한 때에 수지여분이 남지 않고, 바이어홀(460)을 형성한 때의 전극(421,422)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(29)이 형성된 전극(421,422)에 도금에 의해 바이어홀(460)을 형성하기 때문에, 전극(421,422)과 바이어홀(460)과의 접속성이 높고 히트사이클시험을 실시하여도 전극(421,422)과 바이어홀(460)과의 사이에서 단선이 생기는 경우가 없다. 마이그레이션의 발생도 없고, 콘덴서의 바이어홀의 접속부에서의 문제를 일으키지 않는다.
또한 상기 동도금막(29)은 칩콘덴서의 제조단계에서 금속층(26)의 표면에 피복된 니켈/주석층(피복층)을, 프린트배선판으로의 탑재 단계로 박리한 후 설치한다. 그 대신에 칩콘덴서(420)의 제조단계에서 금속층(26)의 상에 직접 동도금막(29)을 피복하는 것도 가능하다. 즉, 제 3 실시형태의 제 1 변형예에서는 제 3 실시형태와 동일하게 레이저로 전극의 동도금막(29)으로 이르는 개구를 설치한 후, 데스미어처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서, 동도금막(29)의 표면에 산화막이 형성되어 있어도, 상기 레이저 및 데스미어처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 칩콘덴서(420)의 세라믹으로 이루어진 유전체(423)의 표면에는 조화층(23α)이 설치되어 있다. 이 때문에 세라믹으로 이루어진 칩콘덴서(420)와 수지로 이루어진 접착층(438a,438b)과의 밀착성이 높고, 히트사이클시험을 실시하여도 경계면에서의 제 1 수지기판(430a)의 박리가 발생하는 일이 없다. 이 조화층(23α)은, 소성 후에 칩콘덴서(420)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 제 3 실시형태의 제 1 변형예에서는 콘덴서의 표면에 조화처리를 실시하고 수지와의 밀착성을 높였지만, 이 대신에 콘덴서의 표면에 실란커플링처리를 실시하는 것도 가능하다.
또한 도 13(B)에 도시하는 바와 같이 콘덴서(420)의 제 1 전극(21), 제 2 전극(22)의 피복(28)의 일부를 제거하여 이용하는 것도 가능하다. 제 1 전극(21), 제 2 전극(22)을 노출시키는 것으로서 도금으로 이루어지는 바이어홀과의 접속성을 높이는 것이 가능하기 때문이다.
본 발명의 제 3 실시형태의 제 1 변형예에 관계하는 프린트배선판의 제조공정에 대하여, 도 33∼도 35를 참조하여 설명한다.
(1) 두께 0.1 ㎜ 의 그래스크로스 등의 심재에 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 수지기판의 한쪽 면에 동박(432)이 라미네이트 되어있는 편면동장적층판(430M) (제 1 수지기판(430a) 및 제 3 수지기판(430c))을 준비한다. 또 두께 0.4 ㎜ 의 그래스크로스 등의 심재에 BT(비스머레이미드트리아딘)수지를 함침시켜서 경화시킨 수지기판의 양면에 동박(432)이 라미네이트 되어있는 양면 동장적층판(430N) (제 2 수지기판(430b)을 준비한다 (도 33 (A) 참조).
(2) 다음에 이 동첩적층판(430M)의 동박(432)을 패턴형상으로 에칭하는 것에 의해, 동박(432)에 바이어홀형성용개구(432a)를 형성한다. 마찬가지로 양면동장적층판(430N)의 동박(432)을 패턴형상으로 에칭하고, 도체회로(435)를 형성한다 (도 33 (B) 참조). 제 3 실시형태의 제 1 변형예에서는, 제 2 수지기판(430b)의 양면에 도체회로(435)가 형성되어 있기 때문에, 코어기판의 배선밀도를 높이는 것이 가능하고, 빌드업하는 층간수지절연층의 층수를 줄이는 것이 가능한 이점이 있다.
(3) 그 후, 제 1 수지기판(430a)의 동박(432)이 라미네이트되어 있지 않은 면에, 인쇄기를 이용하여 열경화계 또는 UV경화계의 접착재료(436)를 도포한다 (도 33 (C) 참조). 이 때, 도포이외에도 포팅 등을 하여도 좋다.
다음에 접착재료(436) 상에 복수개의 세라믹으로 이루어지는 칩콘덴서(420)를 재치하고, 접착재료(436)를 개재하여, 제 1 수지기판(430a)에 칩콘덴서(420)를 접착한다 (도 33 (D) 참조). 칩콘덴서(420)는 1 개든 복수 개이든 좋지만 복수개의 칩콘덴서(420)를 이용하는 것에 의해, 콘덴서의 고집적화가 가능하게 된다.
(4) 다음에 그래스크로스 등의 심재에 에폭시수지를 함침시킨 접착용수지층(접착용수지층)(438a,438b)및 제 2 수지기판(430b)을 준비한다. 접착용수지층(438a) 및 제 2 수지기판(430b)에는 칩콘덴서(420)를 수용 가능한 개구(36A,430B)를 형성해 둔다. 먼저 동박(432)이 라미네이트된 면을 아래로 한 제 3 수지기판(430c)의 위에, 접착용수지층(438b)을 개재하여 제 2 수지기판(430b)을 재치한다. 다음에 제 2 수지기판(430b)의 위에 접착용수지층(438a)을 개재하여, 제 1 수지기판(430a)을 반전하여 재치한다. 즉 제 2 수지기판(430b)에 형성된 개구(430B)에 칩콘덴서(420)를 수용할 수 있도록 포개어 놓는다 (도 34 (A) 참조). 이에 의하여 코어기판(430) 내에 칩콘덴서(420)를 수용하는 것이 가능하게 되어, 루프인덕턴스를 저감시킨 프린트배선판을 제공하는 것이 가능하다.
(5) 그리고 포개어놓은 기판을 열프레스를 이용하여 가압프레스함에 의해, 제 1, 제 2, 제 3 수지기판(430a,430b,430c)을 다층상태로 일체화하고, 복수개의 칩콘덴서(420)를 가지는 코어기판(430)을 형성한다 (도 34 (B) 참조).
또한, 본 실시형태에서는 접지용수지층으로부터 나오는 에폭시수지에 의해 개구(430B) 내의 극간을 충전하지만, 이 대신에 개구(430B) 내에 충전재를 배치해 두는 것도 가능하다.
여기에서 코어기판(430)의 양면이 평활한 제 1 수지기판(430a), 제 3 수지기판(430c)이 배치되기 때문에, 코어기판(430)의 평활성이 손상되지 않고, 후술하는 공정에서 코어기판(430)의 상에 층간수지절연층(540,541) 및 도체회로(558,559), 바이어홀(560,564)을 적절히 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시키는 것이 가능하다. 또 코어기판(430)에 충분한 강도를 얻을 수 있다.
(6) 이어서, 기판 상에서 레이저를 조사하여 동박(432)의 바이어홀형성용개구(432a)에서 노출하는 부위를 제거하고, 칩콘덴서(420)의 제 1 전극(421) 및 제 2 전극(422)으로 이르는 바이어홀용개구(442)를 형성한다. 즉, 동박(432)을 콘포멀마스크로서 이용하고, 레이저에 의해 코어기판(430)에 바이어홀용개구(442)를 형성한다. 그 후, 동일의 고정을 기판의 다른 방향의 면에도 행한다 (도 34 (C) 참조). 이에 의해 바이어홀의 개구경은 동박(432)의 바이어홀형성용개구(432a)의 개구경에 의존하게 되기 때문에, 바이어홀을 적절한 개구경으로 형성하는 것이 가능하게 된다.
또,마찬가지로 바이어홀의 개구위치 정밀도도 동박(432)의 바이어홀형성용개구(432a)의 개구위치에 의존하게 되므로, 레이저의 조사위치 밀정도는 낮아도 바이어홀을 적절한 위치에 형성하는 것이 가능하게 된다.
(7) 그 후, 코어기판(430)의 양면에 동박(432)을 에칭액을 이용하여 에칭하는 것에 의해 제거한다. 이에 의해 후술하는 공정에서 도체회로(458)의 두께를 얇게 형성할 수 있고, 파인피치로 형성하는 것이 가능하게 된다.
다음에 코어기판(430)에 드릴 또는 레이저에 의해 스루홀용 관통공(444)을 형성한다 (도 34 (D) 참조). 이후, 산소프라즈마를 이용하여 데스미어처리를 행한다. 혹은 과망간산 등의 약액에 의한 데스미어처리를 행하여도 좋다.
(8) 다음에 일본진공기술주식회사제의 SV-4540 을 이용하여 프라즈마처리를 행하여, 코어기판(430)의 전 표면에 조화면을 형성한다 (도 35 (A) 참조). 이 때, 불활성가스로서는 아르곤가스를 사용하고, 전력 200 W, 가스압 0.6 Pa, 온도 70 °C 의 조건으로, 2분간 프라즈마처리를 실시한다. 산 혹은 산화제에 의해 조화처리를 실시하여도 좋다. 또 조화층은 0.1∼5 ㎛ 가 바람직하다.
(9) 다음에 이하 조성의 무전해동도금수용액 중에 기판(430)을 침적하여, 조화면(446) 전체에 두께 0.6 ∼ 3.0 ㎛ 의 무전해동도금막(443)을 형성한다 (도 35 (B) 참조).
[무전해도금수용액]
NiSO4 0.003 ㏖/l
주석산 0.200 ㏖/l
유산동 0.0430 ㏖/l
HCHO 0.050 ㏖/l
NaOH 0.100 ㏖/l
α,α'-비피리딜 40 ㎎/l
폴리에틸렌그리콜(PEG) 0.10 g/l
[무전해도금조건]
35 °C 의 액온도에서 40 분
여기에서 무전해도금을 이용하고 있지만, 스패터에 의해 동, 니켈 등의 금속층을 형성하여도 좋다. 또 경우에 따라서는 스패터로 형성한 후에, 무전해도금막을 형성시켜도 좋다.
(10) 시판의 감광성드라이필름을 무전해동도금막(443)에 붙이고, 마스크를 재치하여 100 mJ/㎠ 으로 노광하고, 0.8 % 탄산나트륨수용액으로 현상처리하는 것에 의해, 두께 30 ㎛ 의 도금레지스트(450)를 설치한다. 다음에 기판(430)을 50 °C 의 물로 씻어서 탈지하고, 25 °C 의 물로 수세한 후, 유산으로 씻은 후, 이하의 조건으로 전해동도금을 실시하여, 두께 20 ㎛ 의 전해동도금막(452)을 형성한다 (도 35 (C) 참조).
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제 19.5 ㎖/l
(어트텍재팬제, 카파라시드HL)
[전해도금조건]
전류밀도 1 A/d㎡
시간 65 분
온도 22 ± 2 °C
(11) 도금레지스트(450)를 5% NaOH로 박리 제거한 후, 그 도금레지스트(450) 하의 무전해도금막(443)을 유산과 과산화수소의 혼합액으로 에칭처리하여 용해제거하고, 무전해동도금막(443)과 전해동도금막(452)으로 이루어지는 두께 18 ㎛ 의 도체회로(458) (바이어홀(460)을 포함한다) 및 스루홀(456)을 형성한다 (도 35 (D) 참조). 제 3 실시형태의 제 1 변형예에서는 앞에서 말한 바와 같이 미리 동박(432)을 제거하는 것으로, 도체회로(458)의 두께를 얇게 할 수 있고, 파인피치로 형성하는 것이 가능하게 된다. 또한 여기에서는 동박(432)을 완전하게 제거를 박리하였지만, 라이트에칭에 의해 동박(432)을 얇게 하는 것으로도, 도체회로(458)의 두께를 얇게 할 수 있고, 파인피치로 형성하는 것이 가능하게 된다.
이하의 공정은 앞에서 말한 제 3 실시형태의 (10) ∼ (18)과 동일하기 때문에 설명을 생략한다.
앞에서 말한 실시형태의 제 1 변형예에서는 코어기판의 양면에 바이어홀을 설치하였지만, 한쪽 면에만 바이어홀을 형성하는 것도 가능하다. 또 코어기판(430)의 표면의 동박(432)의 개구(432a)를 콘포멀마스크로서 이용하지만, 코어기판(430)의 콘포멀마스크를 이용하지 않고 레이저를 조사하여 콘덴서로 이르는 개구를 설치하는 것도 가능하다.
(제 3 실시형태의 제 2 변형예)
계속해서 제 1 실시형태의 제 2 변형예에 관계하는 프린트배선판의 구성에 대하여 도 14를 참조하여 설명한다.
이 제 2 변형예의 프린트배선판의 구성은, 상술한 제 1 실시형태와 거의 동일하다. 단, 코어기판(30)으로 수용되는 칩콘덴서(20)가 다르다. 도 14는 칩콘덴서의 평면도를 도시하고 있다. 도 14(A)는 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는 도 14(B)에 평면도를 도시하듯이, 칩콘덴서의 측연에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 14(C)는 제 2 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 제 2 변형예의 프린트배선판에서는 도 14(D)에 평면도를 도시하듯이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 2 변형예의 프린트배선판에서는 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 2 변형예의 제 1 별예에 관계하는 프린트배선판 도 15를 참조하 여 설명한다.
도 15는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용했지만, 제 1 별예에서는 대용량의 큰 크기의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 대용량의 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 16을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 16(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 16(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 16(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 큰 크기로서 이용하고 있다.
이 제 2 별예에서는 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문 에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
제 3 실시형태의 구조에 의해, 코어기판 내에 콘덴서를 수용하는 것이 가능하게 되고, IC칩과 콘덴서와의 거리가 짧아지기 때문에, 프린트배선판의 루프인덕턴스를 저감할 수 있다. 또 수지기판을 적층하여 이루어지기 때문에 코어기판에 충분한 강도를 얻을 수 있다. 또한 코어기판의 양면에 제 1 수지기판, 제 3 수지기판을 배설하는 것으로 코어기판을 평활하게 구성하기 때문에, 코어기판의 상에 층간수지절연층 및 도체회로를 적절히 형성하는 것이 가능하고, 프린트배선판의 불량품 발생률을 저하시킬 수 있다.
또 제 3 실시형태의 제조방법에 의해, 바이어홀의 개구경은 금속막의 개구경에 의존하게 되기 때문에, 바이어홀을 적절한 개구경으로 형성하는 것이 가능하게 되다. 또 마찬가지로 바이어홀의 개구위치 정밀도도 금속막의 개구위치에 의존하게 되기 때문에, 레이저의 조사위치 정밀도는 낮아도 바이어홀을 적절한 위치에 형성하는 것이 가능하게 된다.
콘덴서의 하부로부터도 접속하는 것이 가능하게 되기 때문에, 루프인덕턴스의 거리를 짧게 하고, 배설 자유도를 증가시키는 구조라고 할 수 있다.
또 코어기판과 콘덴서 사이에 수지가 충전되어 있기 때문에, 콘덴서 등에 기인하는 응력이 발생하여도 완화되고, 마이그레이션의 발생이 없다. 그 때문에 콘덴 서의 전극과 바이어홀의 접속부로의 박리와 용해 등의 영향이 없다. 그 때문에 신뢰성시험을 실시하여도 소망의 성능을 지키는 것이 가능한 것이다.
또 콘덴서를 동에 의해 피복시키고 있는 경우에도, 마이그레이션의 발생을 방지하는 것이 가능하다.
(제 4 실시형태)
본 발명의 제 4 실시형태에 관계하는 프린트배선판의 구성에 대하여, 도 42 ∼ 도 44를 참조하여 설명한다. 도 42는 프린트배선판(610)의 단면을 도시하고, 도 43은 도 42에 도시하는 프린트배선판(610)에 IC칩(690)을 탑재하여 도터보드(694) 측으로 설치한 상태를 도시하고 있다. 도 44(A)는 도 42 중의 바이어홀(660)의 확대도이고, 도 44(B)는 도 44(A) 중의 바이어홀(660)에 복수개의 바이어홀(760)을 배설한 상태를 화살표(B) 측에서 본 상태를 도시하는 모식도이다.
도 42에 도시하는 바와 같이 프린트배선판(610)은 복수개의 칩콘덴서(620)를 수용하는 코어기판(630)과, 빌드업배선층(680A,680B)으로 이루어진다.
코어기판(630)에 수용된 복수개의 칩콘덴서(620)의 전극(621,622)에는, 상대적으로 큰 바이어홀(660)이 접속되어 있다. 또 빌드업배선층(680A,680B)은 층간수지절연층(740,741)으로 이루어진다. 층간수지절연층(740)에는 도체회로(758) 및 상대적으로 작은 바이어홀(760)이 형성되고, 층간수지절연층(741)에는 도체회로(759) 및 상대적으로 작은 바이어홀(764)이 형성되어 있다. 층간수지절연층(741) 상에는 솔더레지스트층(670)이 배설되어 있다.
칩콘덴서(620)는 도 13(A)에 도시하는 바와 같이, 제 1 전극(621)과 제 2 전 극(622), 제 1, 제 2전극에 끼워진 유전체(23)로 이루어지고, 유전체(23)에는 제 1전극(621)쪽에 접속된 제 1 도전체(24)와, 제 2 전극(622)쪽으로 접속된 제 2 도전막(25)이 복수 매 서로 마주보게 배치되어 있다. 또한 도 13(B)에 도시하는 바와 같이, 콘덴서(620)의 제 1 전극(21), 제 2 전극(22)의 피복(28)의 일부를 제거하여 이용하는 것도 가능하다. 제 1 전극(21), 제 2 전극(22)을 노출시키는 것으로 도금으로 이루어진 바이어홀과의 접속성을 높이는 것이 가능하기 때문이다.
도 43에 도시하는 바와 같이, 상측의 빌드업배선층(680A)의 바이어홀(764)에는, IC칩(690)의 패드(692)로 접속하기 위하여 납땜범프(676U)가 형성되어 있다. 한편 하측의 빌드업배선층(680B)의 바이어홀(764)에는 도터보드(695)의 패드(694)로 접속하기 위하여 납땜범프(676D)가 배설되어있다.
코어기판으로서는 수지로 이루어진 것을 이용하였다. 예를 들면 그래스에폭시수지함침기재, 페놀수지함침기재 등의 일반적인 프린트배선판으로 이용되는 수지기재를 이용할 수 있다. 그러나 또한 코어기판을 세라이나믹이나 AIN 등의 기판을 이용하는 것은 불가능하였다. 상기 기판은 외형가공성이 나쁘고, 콘덴서를 수용하는 것이 불가능한 경우가 있으며, 수지로 충전시켜도 공극이 생겨 버리기 때문이다.
또 칩콘덴서(620)를 코어기판(630)에 형성된 오목부(734)에 복수개 수용하기 때문에, 칩콘덴서(620)를 고밀도로 배치하는 것이 가능하다. 또한 오목부(734)에 복수개의 칩콘덴서(620)를 수용하기 때문에, 칩콘덴서(620)의 높이를 맞출 수 있다. 이 때문에 칩콘덴서(620) 상의 수지층(640)을 균일한 두께로 할 수 있기 때문 에, 바이어홀(660)을 적절히 형성하는 것이 가능하게 된다. 게다가 IC칩(690)과 칩콘덴서(620)와의 거리가 짧아지기 때문에, 루프인덕턴스를 저감할 수 있다.
또 도 42 및 도 43의 바이어홀(660)의 확대도인 도 44(A)에 도시하는 바와 같이 상측의 빌드업배선층(680A)의 바이어홀(760)은, 1의 바이어홀(660)에 복수개 접속하고 있다. 도 44(B)에 도시하듯이 큰 바이어홀(660)은, 내경 125 ㎛, 랜드경 165 ㎛ 에, 작은 바이어홀(760)은 내경 25 ㎛, 랜드경 65 ㎛로 형성하고 있다. 한편 칩콘덴서(620)는 사각형으로 형성되어 있고, 제 1 전극(621) 및 제 2 전극(621)도 일변 250 ㎛ 의 사각형으로 형성되어 있다. 이 때문에 칩콘덴서(620)의 배설위치가 수십 ㎛ 어긋나 있어도, 칩콘덴서(620)의 제 1 전극(621) 및 제 2 전극(622)과 바이어홀(660)과의 접속을 취하는 것이 가능하게 되고, 칩콘덴서(620)에서 IC칩(690)으로의 전력 공급을 확실히 행하는 것이 가능하다. 또 바이어홀(760)을 복수개 배설한 것에 의해, 인덕턴스분을 병렬접속한 것과 동일한 효과를 얻을 수 있기 때문에, 전원선 및 접지선의 고주파수 특성이 높아지고, 전력공급부족 혹은 어스레벨의 변동에 의한 IC칩의 오작동을 방지하는 것이 가능하게 된다. 또한 IC칩에서 칩콘덴서(620)까지의 배선길이를 단축하는 것이 가능하기 때문에, 루프인덕턴스를 저감하는 것이 가능하게 된다.
도 42에 도시하는 바와 같이 바이어홀(660)에는 도금을 충전하여 표면이 평탄한 필드바이어홀로서 형성되어 있다. 이것에 의해, 바이어홀(660) 상에 복수개의 바이어홀(760)을 직접 접속하는 것이 가능하게 된다. 따라서 바이어홀(660)과 바이어홀(760)과의 접속성을 높이는 것이 가능하고, 칩콘덴서(620)에서 IC칩(690)으로 의 전력공급을 확실히 행하는 것이 가능하게 된다. 또한 본 실시형태에서는 도금충전으로 필드바이어홀을 형성하였지만, 이 대신에 바이어홀(660)로서는 내부에 수지를 충전한 후, 표면에 금속막이 배설된 필드바이어홀을 이용하여도 좋다.
또한 수지충전제(633) 및 피치콘덴서(620) 하부의 접착재료(636)의 열팽창률을, 코어기판(630) 및 수지절연층(640) 보다도 작게, 즉 세라믹으로 이루어지는 칩콘덴서(620)에 가깝도록 설정하고 있다. 이 때문에 히트사이클시험에 있어서, 코어기판(630) 및 수지절연층(640)과 칩콘덴서(620)와의 사이에 열팽창율차에서 내응력이 발생하여도, 코어기판(630) 및 수지절연층(640)에 크랙, 박리 등이 생기기 어려워, 높은 신뢰성을 달성할 수 있다.
또 칩콘덴서(620) 사이의 수지층(633)에, 스루홀(656)을 형성하고 있기 때문에, 세라믹으로 이루어지는 칩콘덴서(620)를 신호선이 통과하지 않기 때문에, 고 유전체에 의한 인피던스 불연속에 의한 반사 및 고 유전체 통과에 의한 전송운반 지연이 발생하지 않는다.
칩콘덴서(620)는 도 13(A)에 도시하는 바와 같이 제 1 전극(621) 및 제 2 전극(622)을 구성하는 금속층(26)의 표면에 동도금막(29)을 피복하고 있다. 도금막의 피복은 전해도금, 무전해도금 등의 도금으로 형성되어 있다. 그리고 도 42에 도시하는 바와 같이 동도금막(29)을 피복한 제 1, 제 2 전극(621,622)에 동도금으로 이루어지는 바이어홀(660)로 전기적 접속을 취하고 있다. 여기에서 칩콘덴서의 전극(621,622)은, 메탈라이즈로 이루어져서 표면에 요철이 있다. 이 때문에 금속층(26)을 박리노출한 상태에서 이용하면, 후술하는 수지절연층(640)에 개구(639)를 천공설치하는 공정에 있어서, 상기 요철에 수지가 남는 경우가 있다. 이 때에는 상기 수지여분에 의해 제 1, 제 2 전극(621,622)과 바이어홀(660)과의 접속불량이 발생하는 경우가 있다. 이에 대하여 본 실시형태에서는 동도금막(29)에 의해 제 1, 제 2 전극(621,622)의 표면이 평활하게 되고, 전극상에 피복된 수지절연층(640)에 개구(639)를 천설하는 때에 수지여분이 남지 않고 바이어홀(660)을 형성한 때의 전극(621,622)과의 접속신뢰성을 높일 수 있다.
또한 동도금막(29)이 형성된 전극(621,622)에, 도금에 의해 바이어홀(660)을 형성하기 때문에, 전극(621,622)과 바이어홀(660)과의 접속성이 높고, 히트사이클시험을 실시하여도 전극(621,622)과 바이어홀(660)과의 사이에서 단선이 생기는 일이 없다.
또한 상기 동도금막(29)은 칩콘덴서의 제조단계에서 금속층(26)의 표면에 피복된 니켈/주석층을, 프린트배선판으로의 탑재 단계에서 박리한 후 설치한다. 그 대신에 칩콘덴서(620)의 제조단계에서 금속층(26)의 상에 직접 동도금막(29)을 피복하는 것도 가능하다. 즉, 본 실시형태에서는 레이저로 전극의 동도금막(29)으로 이르는 개구를 설치한 후, 데스미어 처리 등을 행하고, 바이어홀을 동도금에 의해 형성한다. 따라서 동도금막(29)의 표면에 산화막이 형성되어 있어도 상기 레이저 및 데스미어 처리로 산화막을 제거할 수 있기 때문에, 적정하게 접속을 취할 수 있다.
또한 칩콘덴서(620)의 세라믹으로 이루어진 유전체(23)의 표면에는 조화층(23α)을 설치하여도 좋다. 이에 따라 세라믹으로 이루어진 칩콘덴서(620)와 수지로 이루어지는 수지절연층(640)과의 밀착성이 높고, 히트사이클시험을 실시하여도 계면에서의 수지절연층(640)의 박리가 발생하는 경우가 없다. 이 조화층(23α)은, 소성 후에 칩콘덴서(620)의 표면을 연마하는 것에 의해, 또 소성 전에 조화처리를 실시하는 것에 의해 형성할 수 있다. 또한 본 실시형태에서는 콘덴서의 표면에 조화처리를 실시하고, 수지와의 밀착성을 높였지만, 그 대신에 콘덴서의 표면에 실란커플링 처리를 실시하는 것도 가능하다.
계속해서 도 42를 참조하여 상술한 프린트배선판의 제조방법에 대하여, 도 37 ∼ 도 42를 참조하여 설명한다.
(1) 우선, 절연수지기판으로 이루어진 코어기판(630)을 출발재료로 한다 (도 37(A) 참조). 다음에 코어기판(630)의 한쪽 면에, 스폿페이싱가공, 혹은 절연수지에 통공을 설치하여 프레스, 맞추어 붙이는 것에 의해 콘덴서배설용의 오목 부(734)를 형성한다 (도 37 (B) 참조). 이 때 오목부(734)는 복수개의 콘덴서를 배설할 수 있는 영역보다도, 넓고 크게 형성한다. 이것에 의해 복수개의 콘덴서를 코어기판(630)으로 확실히 배설할 수 있도록 한다.
(2) 그 후, 오목부(734)에 인쇄기를 이용하여 접착재료(636)를 도포한다 (도 37 (C) 참조). 혹은 포팅, 다이포팅, 접착시트를 붙이는 등의 방법에 의해 오목부에 접착재료를 도포하는 것이 가능하다. 접착재료(636)는 열팽창률이 코어기판 보다도 작은 것을 이용한다. 다음에 오목부(734)에 세라믹으로 이루어지는 복수개의 칩콘덴서(620)를 접착재료(636)를 개재하여 접착한다 (도 37 (D) 참조). 여기에서 저부가 평탄한 오목부(734)에 복수개의 칩콘덴서(620)를 배설하는 것에 의해, 복수 개의 칩콘덴서(620)의 높이를 맞춘다. 따라서 후술하는 공정에서 코어기판(630)의 상에 수지절연층(640)을 균일한 두께로 형성할 수 있고, 바이어홀(660)을 적절히 형성하는 것이 가능하게 된다.
그리고 복수개의 칩콘덴서(620)의 상면이 같은 높이가 되도록, 칩콘덴서(620)의 상면을 누르거나 혹은 두드려서 높이를 맞춘다 (도 37 (E) 참조). 이 공정에 의해 오목부(734) 내에 복수개의 칩콘덴서(620)를 배설한 때에, 복수개의 칩콘덴서(620)의 크기에 분산이 있어도, 높이를 완전하게 맞추는 것이 가능하여 코어기판(630)을 평활히 할 수 있다.
(3) 그 후, 오목부(734) 내의 칩콘덴서(620) 사이에, 열경화성수지를 충전하고, 가열경화하여 수지층(633)을 형성한다 (도 38 (A) 참조). 이때, 열경화성수지로서는 에폭시, 페놀, 폴리이미드, 트리아딘이 좋다. 이것에 의해 오목부(734) 내의 칩콘덴서(620)를 고정하는 것이 가능하다. 수지층(633)은, 열팽창률이 코어기판보다도 작은 것을 이용한다.
이 이외에도 열가소성수지 등의 수지를 이용하여도 좋다. 또 수지 중에 열팽창률을 정합시키기 위하여, 필러를 함침시켜도 좋다. 그 필러의 예로서는 무기필러, 세라믹필러, 금속필러 등이 있다.
(4) 또한 그 위에서부터 후술하는 에폭시계수지 혹은 폴리오레핀계수지를 인쇄기를 이용해 도포하여 수지절연층(640)을 형성한다 (도 38 (B) 참조). 또한 수지를 도포하는 대신에 수지필름을 붙여도 좋다.
그 이외에는 열경화성수지, 열가소성수지, 감광성수지, 열경화성수지와 열가 소성수지의 복합체, 감광성수지와 열가소성수지의 복합체 등의 수지를 1종 이상 이용하는 것이 가능하다. 그들을 2 층 구성으로 하여도 좋다.
(5) 다음에 레이저에 의해 수지절연층(640)에 상대적으로 큰 바이어홀용 개구(639)를 형성한다 (도 38 (C) 참조). 그 후, 데스미어 처리를 행한다. 레이저 대신에 노광·현상 처리를 이용하는 것도 가능하다. 그리고 수지층(633)에 드릴 또는 레이저에 의해 스루홀용의 통공(644)을 형성하고, 가열경화한다 (도 38 (D) 참조). 경우에 따라서는 산 혹은 산화제 혹은 약액에 의한 조화처리, 프라즈마 처리에 의한 조화처리를 실시하여도 좋다. 그에 따라서 조화층의 밀착성을 확보할 수 있다.
(6) 그 후, 무전해동도금에 의해 동도금막(729)을 수지절연층(640)의 표면에 형성한다 (도 39 (A) 참조). 무전해도금 대신에 Ni 및 Cu를 타켓으로 한 스패터링을 행하여, Ni-Cu금속층을 형성하여도 좋다. 또 경우에 따라서는 스패터로 형성한 후에 무전해도금막을 형성시켜도 좋다.
(7) 다음에 동도금막(729)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(649)를 형성한다. 그리고 전해도금액에 코어기판(630)을 침적하고, 동도금막(729)을 개재하여 전류를 흘리고, 레지스트(649) 비형성부에 전해도금(651)을 충전한다 (도 39 (B) 참조).
(8) 이어서 도금레지스트(649)를 5 % NaOH로 박리 제거한 후, 그 도금레지스트(649) 하의 동도금막(729)을 유산과 과산화수소의 혼합액으로 에칭처리하여 용해제거하고, 동도금막(729)과 전해동도금(651)으로 이루어진 필드바이어홀구조인 상대적으로 큰 바이어홀(660) 및 스루홀(656)을 형성한다. 그 큰 바이어홀경은 100 ∼ 600 ㎛ 의 범위인 것이 바람직하다. 특히 125 ∼ 350 ㎛ 인 것이 바람직하다. 이 경우는 165 ㎛ 으로 형성시켰다. 스루홀은 250 ㎛ 으로 형성시켰다. 그리고 기판(630)의 양면에 에칭액을 스프레이로 뿜어서 바이어홀(660)의 표면 및 스루홀(656)의 랜드 표면을 에칭하는 것에 의해, 바이어홀(660) 및 스루홀(656)의 전표면에 조화면(660α)을 형성한다 (도 39 (C) 참조).
(9) 그후 스루홀(656) 내에 에폭시계수지를 주성분으로 하는 수지충전제(664)를 충전하고, 건조한다 (도 39 (D) 참조).
(10) 상기 공정을 거친 기판(630)의 양면에, 두께 50 ㎛ 의 열경화형에폭시계수지시트를 온도 50 ~ 150 도 섭씨싸지 승온시키면 압력 5 ㎏/㎠ 으로 진공압착 라미네이트하고, 에폭시계수지로 되는 층간수지절연층(740)을 설치한다 (도 40 (A) 참조). 진공압착시의 진공도는 10 ㎜Hg 이다. 에폭시계수지 대신에 시크로오레핀계수지를 이용하는 것도 가능하다.
(11) 다음에, CO2 가스레이저로 층간수지절연층(740)에 65 ㎛ 의 상대적으로 작은 바이어홀용개구(642)를 설치한다.(도 40도 (B)참조) 상대적으로 작은 바이어홀 직경은 25 ~ 100 ㎛ 의 범위인 것이 바람직하다. 이 후 산소프라즈마를 이용하여 데스미어를 행한다.
(12) 다음에 일본진공기술주식회사제의 SV4540 을 이용하여 프라즈마처리를 행하여, 층간수지절연층(740)의 표면을 조화하고, 조화면(646)을 형성한다 (도 40 (C) 참조). 이 때, 불활성가스로서는 아르곤가스를 사용하고, 전력 200 W, 가스압 0.6 Pa, 온도 70 °C 의 조건으로, 2분간 프라즈마처리를 실시한다. 산 혹은 산화제에 의하여 조화처리를 실시하여도 좋다. 또 조화층은 0.1 ∼ 5 ㎛ 이 바람직하다.
(13) 다음에, 같은 장치를 이용하여, 내부의 아르곤가스를 교환한 후, Ni 및 Cu를 타켓으로 한 스패터링을 기압 0.6 Pa, 온도 80 °C, 전력 200 W, 시간 5 분간의 조건에서 행하고, Ni-Cu금속층(648)을 층간수지절연층(740)의 표면에 형성한다. 이 때, 형성된 Ni-Cu금속층(648)의 두께는 0.2 ㎛ 이다 (도 40(D) 참조). 무전해도금 등의 도금막 혹은 스패터 상에 도금막을 실시하여도 좋다.
(14) 상기 처리를 마친 기판(630)의 양면에 시판의 감광성드라이필름을 붙이고 포토마스크필름을 재치하여 100 mJ/㎠ 으로 노광한 후, 0.8 % 탄산나트륨으로 현상처리하여 두께 15 ㎛ 의 도금레지스트(650)를 설치한다. 다음에 이하의 조건으로 전해도금을 실시하여 두께 15 ㎛ 의 전해도금막(652)을 형성한다 (도 41 (A) 참조). 또한 전해도금수용액 중의 첨가제는 어트텍재팬사제의 카파라시드HL이다.
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제 19.5 ㎖/l
(어트텍재팬제, 카파라시드HL)
[전해도금조건]
전류밀도 1 A/d㎡
시간 65 분
온도 22 ± 2 °C
(15) 도금레지스트(650)를 5% NaOH로 박리 제거한 후, 그 도금레지스트 하의 Ni-Cu금속층(648)을 초산 및 유산과 과산화수소의 혼합액을 이용해 에칭으로 용해제거하고, Ni-Cu금속층(648)과 전해도금막(652)으로 이루어지는 도체회로(758) 및 바이어홀(660) 상에 접속한 복수개의 상대적으로 작은 바이어홀(760)을 형성한다 (도 41 (B) 참조). 본 실시형태에서는 바이어홀(660)을 필드바이어홀 구조로 하는 것에 의해, 바이어홀(660)에 복수개의 바이어홀(760)을 직접 접속하는 것이 가능하게 된다.
이하의 공정은 상수한 제 1 실시형태의 (16) ∼ (19)과 동일하기 때문에 설명을 생략한다.
다음에 상술하는 공정에서 완성한 프린트배선판(610)(도 42 참조)으로의 IC칩의 재치 및 도터보드로의 설치에 대하여 도 43을 참조하여 설명한다. 완성한 프린트배선판(610)의 납땜범프(676U)에 IC칩(690)의 납땜패드(692)가 대응하도록, IC칩(690)을 재치하고 리프로를 행하는 것으로 IC칩(690)의 설치를 행한다. 마찬가지로 프린트배선판(610)의 납댐범프(767D)에 도터보드(695)의 패드(694)가 대응하도록 리프로 하는 것으로 도터보드(695)로 프린트배선판(610)을 설치한다.
상술한 에폭시계수지에는 난용성수지, 가용성입자, 경화제, 그 외의 성분이 함유되어 있다. 각각에 대하여서는 제 1실시형태와 동일하기 때문에 설명을 생략한다.
(제 4 실시형태의 제 1 변형예)
계속해서 본 발명의 제 4 실시형태의 제 1 변형예에 관계하는 프린트배선판(612)에 대하여, 도 52를 참조하여 설명한다. 상술한 제 4 실시형태에서는 BGA를 배설한 경우에서 설명한다. 제 4 실시형태의 제 1 변형예에서는 제 4 실시형태와 거의 동일하지만 도 52에 도시하는 바와 같이 도전성접속핀(696)을 개재하여 접속을 취하는 PGA방식으로 구성되어 있다.
이어서 도 32를 참조하여 상술한 프린트배선판의 제조방법에 대하여, 도 45 ∼ 도 52를 참조하여 설명한다.
(1) 우선 에폭시수지를 함침시킨 접착용수지층(638)을 4 매 적층하여 이루어지는 적층판(730α)에 칩콘덴서 수용용의 통공(733α)을 형성한다. 또 그 한편에서 접착용수지층(638)을 2 매 적층하여 이루어지는 적층판(730β)을 준비한다 (도 45 (A) 참조). 여기에서 접착용수지층(638)으로서는 에폭시 이외에도 BT, 페놀수지 혹은 그래스크로스 등의 보강재를 함유한 것을 이용할 수 있다.
(2) 다음에 적층판(730α)과 적층판(730β)을 압착하고 가열하여 경화시키는 것으로, 복수개의 칩콘덴서(620)를 수용 가능한 오목부(735)를 구비한 코어기판(630)을 형성한다 (도 45 (B) 참조).
(3) 그리고 오목부(735)의 콘덴서 배설위치에 포팅(디스펜서)을 이용하여 접착재료(636)를 도포한다 (도 45 (C) 참조). 혹은 인쇄, 다이포팅, 접착시트를 붙이는 등의 방법에 의하여 오목부에 접착재료를 도포할 수 있다. 그 후, 오목부(735) 내에 세라믹으로 이루어지는 복수개의 칩콘덴서(620)를 접착재료(636)를 개재하여 수용한다 (도 45 (D) 참조).
(4) 그 후, 오목부(735) 내의 칩콘덴서(620) 사이에 열경화성수지를 충전하고, 가열경화하여 수지층(633)을 형성한다 (도 46 (A) 참조). 이 때, 열경화성수지로서는 에폭시, 페놀, 폴리이미드, 트리아딘이 좋다. 이것에 의해 오목부(735) 내의 칩콘덴서(620)를 고정하는 것이 가능하다.
(5) 또한, 앞에서 말한 에폭시계 혹은 폴리오레핀계로 이루어지는 수지를 인쇄기를 이용하여 도포하고 수지절연층(640)을 형성한다 (도 46 (B) 참조). 또한 수지를 도포하는 대신에 수지필름을 붙여도 좋다.
(6) 다음에 노광·현상처리 또는 레이저에 의해 수지절연층(640)에 상대적으로 큰 바이어홀용 개구(639)를 형성한다 (도 46 (C) 참조). 그 큰 바이어홀경은 100 ∼ 600 ㎛ 의 범위인 것이 바람직하다. 특히 125 ∼ 350 ㎛ 인 것이 바람직하다. 이 경우는 165 ㎛ 으로 형성시켰다. 그리고 수지층(633)에 드릴 또는 레이저에 의해, 250 ㎛ 경의 스루홀용의 통공(644)을 형성하고 가열경화한다 (도 46 (D) 참조).
(7) 그리고 기판(630)에 팔라디움촉매를 부여한 후, 무전해도금액에 코어기판을 침적하고, 균일하게 무전해도금막(745)을 석출시킨다 (도 47 (A) 참조).그 후 무전해도금막(745)을 형성한 개구(639)의 내부에 수지충전제를 충전하고 건조한다. 이것에 의해 개구(639)의 내부에 수지층(747)을 형성한다 (도 47 (B) 참조).
(8) 그 후, 무전해도금막(745)의 표면에 감광성드라이필름을 붙이고, 마스크를 재치하여 노광·현상처리하고, 소정 패턴의 레지스트(649)를 형성한다. 그리고 무전해도금액에 코어기판(630)을 침적하고, 무전해도금막으로 이루어진 덮개도금(751)을 형성한다 (도 47 (C) 참조).
(9) 상기 공정 후, 레지스트(649)를 5 % NaOH로 박리 제거한 후, 레지스트(649) 하의 무전해도금막(745)을 유산과 과산화수소혼합액으로 에칭하여 제거하고, 필드바이어홀 구조인 상대적으로 큰 바이어홀(661) 및 스루홀(656)을 형성한다 (도 47 (D) 참조). 바이어홀(661)을 필드바이어홀 구조로 하는 것에 의해, 후술하는 공정에서 1의 바이어홀(661)에 복수개의 바이어홀(760)을 직접 접속하는 것이 가능하게 된다.
(10) 그리고 기판(630)을 수세, 산성탈지한 후, 소프트에칭하고, 이어서 에칭액을 기판(630)의 양면에 스프레이로 뿜어서, 바이어홀(661)의 표면과 스루홀(656)의 랜드 표면과 내벽을 에칭하여, 바이어홀(661) 및 스루홀(656)의 전표면에 조화면(663)을 형성한다 (도 48 (A) 참조). 에칭액으로서는 이미다졸동(ⅠⅠ)착체 10 중량부, 그리콜산 7 중량부, 염화칼륨 5 중량부로 이루어지는 에칭액(메크사제, 메크에치본드)을 사용한다.
(11) 다음에 비스페놀F형에폭시모노머(유화셜사제, 분자량:310, YL983U) 100 중량부, 표면에 실란커플링제가 코팅된 평균입경이 1.6 ㎛ 로, 최대입자의 직경이 15 ㎛ 이하의 SiO2 구상입자(어드텍사제, CRS 1101-CE) 170 중량부 및 레벨링제(산높코사제 페레놀 S4) 1.5 중량부를 용기에 가지고 교반혼합하는 것에 의해, 그 점도가 23±1 °C 로 45 ∼ 49 Pa·S의 수지충전제(664)를 조제한다. 또한 경화제로서 이미다졸경화제(사국화성사제, 2E4MZ-CN) 6.5 중량부를 이용하였다.
그 후 스루홀(656) 내에 수지충전제(664)를 충전하여 건조한다 (도 48 (B) 참조).
(12) 다음에 비스페놀A형에폭시수지(에폭시 당량 469, 유화셀에폭시사제 에피코트 1001) 30 중량부, 크레졸로볼락형에폭시수지(에폭시 당량 215, 대일본인크화학공업사제 에피크론 N-673) 40 중량부, 트리아딘구조함유페놀노볼락수지(페놀성수산기당량 120, 대일본인크화학공업사제 페노라이트 KA-7052) 30 중량부를 에틸디그리콜아세테이트 20 중량부, 솔벤트나프타 20 중량부에 교반하면서 가열용해시키고, 거기에서 말단에폭시화폴리부타디엔고무(나가세화성공업사제 데나렉스 R-45EPT) 15 중량부와 2-페놀-4, 5-비스(히드록시메틸) 이미다졸 분쇄품 1.5 중량부, 미분쇄시리카 2 중량부, 실리콘계소포제 0.5 중량부를 첨가하고 에폭시수지조성물을 조제한다.
얻어진 에폭시수지조성물을 두께 38 ㎛ 의 PET 필름 상에 건조 후의 두께가 50 ㎛ 로 되도록 롤코터를 이용하여 도포한 후, 80 ∼120 °C 로 10 분간 건조시키는 것에 의해, 층간수지절연층용 수지필름을 제작한다.
(13) 기판의 양면에, (12)로 제작한 기판(630)보다 조금 큰 층간수지저연층용 수지필름을 기판(630) 상에 재치하고, 압력 4 kgf/㎠, 온도 80 °C, 압력시간 10 초의 조건으로 가압착하여 재단한 후, 또한 이하의 방법에 의해 진공라미네이터장치를 이용하여 붙이는 것에 의해 층간수지절연층(740)을 형성한다 (도 48 (C) 참조). 즉, 층간수지절연층용 수지필름을 기판(630) 상에 진공도 0.5 Torr, 압력 4 kgf/㎠, 온도 80 °C, 압착시간 60 초의 조건으로 본압착하고, 그 후 170°C에서 30 분간 열경화시킨다.
(14) 다음에 층간수지절연층(740) 상에 두께 1.2 ㎜ 의 관통공(757a)이 형성된 마스크(757)를 개재하여, CO2 가스레이저로 층간수지절연층(740)에 65 ㎛ 의 상대적으로 작은 바이어홀용 개구(642)를 설치한다 (도 48 (D) 참조). 상대적으로 작은 바이어홀경은 25 ∼ 100 ㎛ 의 범위인 것이 바람직하다. (15) 바이어홀용 개구(642)를 형성한 기판(630)을, 60 g/l 의 과망간산을 포함하는 80 °C 의 용액에 10 분간 침적하고, 층간수지절연층(740)의 표면에 존재하는 에폭시수지입자를 용해 제거하는 것에 의해, 바이어홀용 개구(642)의 내벽을 포함하는 층간수지절연층(740)의 표면을 조화면(642)으로 한다 (도 49 (A) 참조). 산 혹은 산화제에 의하여 조화처리를 실시하여도 좋다. 또 조화층은 0.1 ∼ 5 ㎛ 이 바람직하다.
(16) 다음에, 상기 처리를 마친 기판(630)을, 중화용액(시프레이사제)에 침적한 후 수세한다. 또한 조화면처리(조화깊이 3 ㎛)한 상기 기판(630)의 표면에 팔라디움촉매를 부여하는 것에 의해 층간수지절연층(740)의 표면 및 바이어홀용 개구(642)의 내벽면에 촉매핵을 부착시킨다.
(17) 다음에, 이하 조성의 무전해동도금수용액 중에 기판(630)을 침적하여 조화면(646) 전체에 두께 0.6 ∼ 3.0 ㎛ 의 무전해동도금막(763)을 형성한다 (도 49 (B) 참조).
[무전해도금수용액]
NiSO4 0.003 ㏖/l
주석산 0.200 ㏖/l
유산동 0.030 ㏖/l
HCHO 0.050 ㏖/l
NaOH 0.100 ㏖/l
α,α'-비피리딜 40 ㎎/l
폴리에틸렌그리콜(PEG) 0.10 g/l
[무전해도금조건]
35 °C 의 액온도에서 40 분
(18) 시판의 감광성드라이필름을 무전해동도금막(643)에 붙이고, 마스크를 재치하여 100 mJ/㎠ 으로 노광하고, 0.8 % 탄산나트륨수용액으로 현상처리하는 것에 의해, 두께 30 ㎛ 의 도금레지스트(650)를 설치한다. 이어서 기판(630)을 50 °C 의 물로 씻어서 탈지하고, 25 °C 의 물로 수세한 후, 거기에 유산으로 세정한 후, 이하의 조건으로 전해도금을 실시하여, 두께 20 ㎛ 의 전해동도금막(652)을 형성한다 (도 49 (C) 참조).
[전해도금수용액]
유산 2.24 ㏖/l
유산동 0.26 ㏖/l
첨가제 19.5 ㎖/l
(어트텍재팬제, 카파라시드HL)
[전해도금조건]
전류밀도 1 A/d㎡
시간 65 분
온도 22 ± 2 °C
(19) 도금레지스트(650)를 5% NaOH로 박리 제거한 후, 그 도금레지스트(650) 하의 무전해동도금막(763)을 유산과 과산화수소의 혼합액으로 에칭처리하여 용해제거하고, 무전해동도금막(763)과 전해동도금막(652)으로 이루어지는 두께 18 ㎛ 의 도체회로(758) 및 상대적으로 작은 바이어홀(760)을 형성한다 (도 49 (D) 참조). 그 후 (10)과 동일한 처리를 행하여 제 2 동착체와 유기산을 함유하는 에칭액에 의해, 조화면(662)을 형성한다 (도 50 (A) 참조).
(20) 이어서 상기 (13) ∼ (19)의 공정을 반복하는 것에 의하여, 또한 상층의 층간수지절연층(741) 및 도체회로(759) 및 바이어홀(764)을 형성한다 (도 50 (B) 참조).
(21) 다음에 제 1 실시형태와 동일하게 솔더레지스트조성물(유기수지절연재료)을 얻는다.
(22) 다음에 다층배선기판의 양면에, (21)로 조제한 솔더레지스트조성물을 20 ㎛ 의 두께로 도포한다. 그 후 70 °C에서 20 분간, 70 °C에서 30 분간의 조건으로 건조처리를 행한 후, 솔더레지스트 개구부의 패턴이 그려진 두께 5 ㎜ 의 포토마스크를 솔더레지스트층조성물에 밀착시켜서 1000 mJ/㎠ 의 자외선으로 노광하고, DMTG 용액으로 현상처리하여 개구(671U,671D)를 형성한다.
그리고 또한 80 °C에서 1 시간, 100 °C에서 1시간, 120 °C에서 1시간, 150 °C에서 3 시간의 조건으로 각각 가열처리를 행하여 솔더레지스트조성물을 경화시키고, 개구(671U,671D)를 가지는 두께 20 ㎛ 의 솔더레지스트층(670)을 형성한다 (도 51 (A) 참조). 상기 솔더레지스트조성물로서는 시판의 솔더레지스트조성물을 사용하는 것도 가능하다.
(23) 다음에, 솔더레지스트층(670)을 형성한 기판을, 제 1 실시형태와 동일한 무전해니켈도금액에 침적하여, 개구부(671U,671D)에 두께 5 ㎛ 의 니켈도금층(672)을 형성한다. 또한 그 기판을 제 1 실시형태와 동일한 무전해금도금액에 침적하여 니켈도금층(672) 상에 두께 0.03 ㎛ 의 금도금층(674)을 형성한다 (도 51 (B) 참조).
(24) 이 후, 기판의 IC칩을 재치하는 면의 솔더레지스트층(670)의 개구(671U)에, 주석-철을 함유하는 납땜페이스트를 인쇄한다. 또한 다른 면의 개구부(671D) 내에 도전성접착제(697)로서 납땜페이스트를 인쇄한다. 다음에 도전성접속핀(696)을 적당한 핀유지장치에 설치하여 지지하고, 도전성접속핀(696)의 고정부(698)를 개구부(671D) 내의 도전성접착제(697)에 접속시킨다. 그리고 리프로를 행하여 도전성접속핀(696)을 도전성접착제(697)에 고정한다.
또, 도전성접속핀(696)의 설치방법으로서는 도전성접착제(697)를 볼 형상 등으로 형성한 것을 개구부(671D) 내에 넣거나, 혹은 고정부(698)에 도전성접착제(697)를 접합시켜서 도전성접속핀(696)을 설치하고, 그 후에 리프로시켜도 좋다.
그 후, 프린트배선판(612)의 개구(671U)측의 납땜범프(676U)에 IC칩(690)의 납땜패드(692)가 대응하도록, IC칩(690)을 재치하고, 리프로를 행하는 것으로 IC칩(690)의 설치를 행한다 (도 53 참조).
(제 4 실시형태의 제 2 변형예)
계속해서 본 발명의 제 4 실시형태의 제 2 변형예에 관계하는 프린트배선판에 대하여, 도 53을 참조하여 설명한다. 제 4 실시형태의 제 2 변형예의 프린트배선판(614)은 상술한 제 4 실시형태와 거의 동일하다. 단 이 제 4 실시형태의 제 2 변형예의 프린트배선판(614)에서는 코어기판(630)에 형성된 오목부(736)에 한 개의 칩콘덴서(620)가 수용되어있다. 코어기판 (630) 내에 칩콘덴서(620)를 배치하기 때문에, IC칩(690)과 칩콘덴서(620)와의 거리가 짧아지고, 루프인덕턴스를 저감하는 것이 가능하게 된다.
(제 4 실시형태의 제 3 변형예)
계속해서 제 4 실시형태의 제 3 변형예에 관계하는 프린트배선판의 구성에 대하여 도 14를 참조하여 설명한다.
이 제 3 변형예의 프린트배선판의 구성은 상술한 제 1 실시형태와 거의 동일하다. 단 코어기판(30)으로의 수용되는 칩콘덴서(20)가 다르다. 도 14는 칩콘덴서의 평면도를 도시하고 있다. 도 14(A)는 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도시하고 있다. 상술한 제 1 실시형태의 프린트배선판에서는 도 14(B)에 평면도를 도시하는 바와 같이, 칩콘덴서의 측연에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다. 도 14(C)는 제 3 변형예의 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 재단선을 도 시하고 있다. 제 3 변형예의 프린트배선판에서는 도 14(D)에 평면도에서 도시하는 바와 같이, 칩콘덴서의 측연의 내측에 제 1 전극(21) 및 제 2 전극(22)을 배설하고 있다.
이 제 3 변형예의 프린트배선판에서는, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다.
계속해서 제 3 변형예의 제 1 별예에 관계하는 프린트배선판 도 15를 참조하여 설명한다.
도 15는 제 1 별예에 관계하는 프린트배선판의 코어기판에 수용되는 칩콘덴서(20)의 평면도를 도시하고 있다. 상술한 제 1 실시형태에서는 복수개의 소용량의 칩콘덴서를 코어기판에 수용했지만, 제 1 별예에서는 대용량의 큰 크기의 칩콘덴서(20)를 코어기판에 수용하고 있다. 여기에서 칩콘덴서(20)는 제 1 전극(21)과 제 2 전극(22)과, 유전체(23)와, 제 1 전극(21)으로 접속된 제 1 도전막(24)과, 제 2 전극(22)측에 접속된 제 2 도전막(25)과, 제 1 도전막(24) 및 제 2 도전막(25)으로 접속되어 있지 않은 칩콘덴서의 상하면의 접속용 전극(27)으로 이루어진다. 이 전극(27)을 개재하여 IC칩 측과 도터보드 측이 접속되어 있다.
이 제 1 변형예의 프린트배선판에서는 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 일이 없다.
도 16을 참조하여 제 2 별예에 관계하는 프린트배선판에 대하여 설명한다. 도 16(A)은 다수개 취득 용의 재단 전의 칩콘덴서를 도시하고, 도 중에서 일점쇄선은 통상의 재단선을 도시하고, 도 16(B)은 칩콘덴서의 평면도를 도시하고 있다. 도 16(B)에 도시하는 바와 같이, 이 제 2 별예에서는 다수개 취득 용의 칩콘덴서를 복수 개(도 중의 예에서는 3매) 연결시켜서 큰 크기의 것으로 이용하고 있다.
이 제 2 별예에서는 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 용량이 큰 칩콘덴서를 이용하는 것이 가능하다. 또 큰 크기의 칩콘덴서(20)를 이용하기 때문에, 히트사이클을 반복하여도 프린트배선판에 휘어짐이 발생하는 경우가 없다.
상술한 실시형태에서는 칩콘덴서를 프린트배선판에 내장시켰지만, 칩콘덴서 대신에 세라믹판에 도전체막을 설치하여 이루어지는 판 형상의 콘덴서를 이용하는 것도 가능하다.
또 상술한 제 4 실시형태에서는 코어기판에 수용되는 칩콘덴서만을 구비하고 있지만, 제 1 실시형태의 제 1 별예와 같이 표면 및 / 또는 이면에 대용량의 칩콘덴서를 실장하는 것도 가능하다.
도 12를 참조하여 상술한 바와 같이 코어기판 내, 즉 IC칩의 근방에 칩콘덴서(20)를, 또 대용량(및 상대적으로 큰 인덕턴스)의 칩콘덴서를 표면 및 이면에 구비하는 것으로, 전압변동을 최소로 억제하는 것이 가능하다.
여기에서 제 4 실시형태의 프린트배선판에서, 코어기판 내에 매립된 칩콘덴서(620)의 인덕턴스와, 프린트배선판의 이면(도터보드 측의 면)에 실장한 칩콘덴서의 인덕턴스를 측정한 값을 이하에 도시한다.
콘덴서 1 개(단체)의 경우
매립형 137 pH
이면실장형 287 pH
콘덴서를 8 개 병렬로 접속한 경우
매립형 60 pH
이면실장형 72 pH
이상과 같이 콘덴서를 단체(1개)로서 이용하여도, 용량을 증대시키기 위하여 병렬로 접속한 경우에도, 칩콘덴서를 내장하는 것으로 인덕턴스를 저감할 수 있다.
다음에 신뢰성시험을 행한 결과에 대하여 설명한다. 여기에서는 제 4 실시형태의 프린트배선판에 있어서, 1개의 칩콘덴서의 정전용량의 변화율을 측정하였다.
정전용량변화율
(측정주파수 100 Hz) (측정주파수 1 kHz)
Steam 168 시간: 0.3 ％ 0.4 ％
HAST 100 시간: -0.9 ％ -0.9 ％
TS 1000 cycles: 1.1 ％ 1.3 ％
스팀시험은 증기에 맞추어 습도 100 ％ 로 유지하였다. 또 HAST시험에서는 상대온도 100 ％, 인가전압 1.3 V, 온도 121 °C에서 100 시간 방치하였다. TS시험에서는 -125 °C에서 30 분, 55 °C에서 30분 방치하는 시험을 1000 회 반복하였다.
상기 신뢰성시험에 있어서, 칩콘덴서를 내장하는 프린트배선판에 있어서도 기존의 콘덴서표면실장형과 동등한 신뢰성을 달성할 수 있다는 것을 알았다. 또 상술한 바와 같이, TS시험에 있어서 세라믹으로 이루어지는 콘덴서와 수지로 이루어지는 코어기판 및 층간수지절연층의 열팽창률이 다르기 때문에, 내부응력이 발생하여도 칩콘덴서의 전극과 바이어홀과의 사이에 단선, 칩콘덴서와 층간수지절연층과의 사이에서 박리, 층간수지절연층에 크랙이 발생하지 않고, 장기간에 걸쳐 높은 신뢰성을 달성할 수 있는 것을 판명하였다.
제 4 실시형태의 구성에서는 도체회로와 콘덴서의 사이에 제 4 실시형태의 바이어홀이 형성되어 있기 때문에, 전원공급부족에 따른 동작지연이 없고, 소망의 성능을 유지하는 것이 가능하며, 신뢰성시험을 행하여도 문제를 일으키지 않았다.
또 상기 바이어홀에 의해 층간절연층의 바이어홀을 형성하여도, 위치 어긋남을 일으켜도 그 허용범위가 넓어지기 때문에, 전기접속성을 확보할 수 있다.

Claims (72)

  1. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1의 수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2의 수지기판, 제3의 수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되어 있는 것을 특징으로 하는 프린트배선판.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서, 상기 콘덴서는 복수개인 것을 특징으로 하는 프린트배선판.
  5. 제 1 항에 있어서, 상기 제 2 의 수지기판에 도체회로가 형성되어 있는 것을 특징으로 하는 프린트배선판의 제조방법.
  6. 제 1 항에 있어서, 상기 프린트배선판의 표면에 콘덴서를 실장한 것을 특징으로 하는 프린트배선판.
  7. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 프린트배선판의 표면에 콘덴서를 실장하여 구성되고,
    상기 표면의 칩콘덴서의 정전용량은, 내층의 칩콘덴서의 정전용량 이상인 것을 특징으로 하는 프린트배선판.
  8. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 프린트배선판의 표면에 콘덴서를 실장하여 구성되고,
    상기 표면의 칩콘덴서의 인덕턴스는, 내층의 칩콘덴서의 인덕턴스 이상인 것을 특징으로 하는 프린트배선판.
  9. 제 1 항에 있어서, 상기 콘덴서의 전극에 금속막을 형성하고, 상기 금속막은 동, 니켈, 귀금속 중 하나로 형성되는 도금막인 것을 특징으로 하는 프린트배선판.
  10. 삭제
  11. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 콘덴서의 전극의 피복층의 적어도 일부를 노출시키고, 상기 피복층에서 노출한 전극에 전기접속을 취한 것을 특징으로 하는 프린트배선판.
  12. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 콘덴서로서, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  13. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 콘덴서로서, 매트릭스 형상으로 전극을 형성한 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  14. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 콘덴서로서, 다수개 취득 용의 칩콘덴서를 복수 개 연결시켜서 이용한 것을 특징으로 하는 프린트배선판.
  15. 제1전극과 제2전극을 가지는 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 구성되는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이 편면에 도체패드부를 가지는 제1수지기판과,
    상기 콘덴서를 수용하는 개구를 가지는 제2수지기판, 제3수지기판을 접착판을 개재시켜 적층하여 구성되는 코어기판이고,
    상기 프린트배선판은 IC칩 탑재용인 땜납범프를 가지고,
    상기 도체패드부와 상기 콘덴서의 전극은 도전성 접착제를 개재하여 접속되고,
    상기 도체패드부와 상기 도체회로는 상기 도체패드부에 이르는 바이어홀을 개재하여 접속되고,
    상기 땜납범프와 상기 콘덴서의 전극은 상기 도전성 접착제, 상기 도전성 패드부, 상기 바이어홀과 상기 도체회로를 개재하여 접속되고,
    상기 제 1의 수지기판과, 상기 콘덴서는, 절연성접착제로 접합되며, 절연성접착제는 상기 제 1의 수지기판보다도 열팽창률이 작은 것을 특징으로 하는 프린트배선판.
  16. (a) 제 1의 수지기판에 도체패드부를 형성하는 공정;
    (b) 상기 제 1의 수지기판의 상기 도체패드부에, 도전성접착제를 개재하여 콘덴서를 접속하는 공정;
    (c) 제 3의 수지기판과, 상기 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 상기 제 1의 수지기판을, 상기 제 1의 수지기판의 상기 콘덴서를 상기 제 2의 수지기판의 상기 개구에 수용시키고, 또한 제 3의 수지기판에 상기 제 2의 수지기판의 상기 개구를 폐색하도록 접착판을 개재시켜서 적층하는 공정;
    (d) 상기 제 1의 수지기판, 상기 제 2의 수지기판 및 상기 제 3의 수지기판을 가열,가압하여 코어기판으로 하는 공정;
    (e) 레이저에 의해, 상기 도체패드부에 이르는 바이어홀용 개구를 형성하는 공정;
    (f) 상기 바이어홀용 개구에 바이어홀을 형성하는 공정을 적어도 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 프린트배선판의 표면에 콘덴서가 실장되고,
    상기 표면의 칩콘덴서의 정전용량은 내층의 칩콘덴서의 정전용량 이상인 것을 특징으로 하는 프린트배선판.
  25. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 프린트배선판의 표면에 콘덴서가 실장되고,
    상기 표면의 칩콘덴서의 인덕턴스는 내층의 칩콘덴서의 인덕턴스 이상인 것을 특징으로 하는 프린트배선판.
  26. 삭제
  27. 삭제
  28. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 콘덴서의 전극의 피복층의 적어도 일부를 노출시키고, 상기 피복층으로부터 노출한 전극에 도금에 의해 전기접속을 취한 것을 특징으로 하는 프린트배선판.
  29. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 콘덴서로서, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  30. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 콘덴서로서 매트릭스 형상으로 전극을 형성한 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  31. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 콘덴서로서, 다수개 취득 용의 칩콘덴서를 복수개 연결시켜서 이용한 것을 특징으로 하는 프린트배선판.
  32. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고, 상기 코어기판 내에 콘덴서가 수용되고,
    상기 코어기판에 콘덴서는 절연성접착제에 의해 접합되고, 절연성접착제는 전기 코어기판 보다도 열팽창률이 작은 것을 특징으로 하는 프린트배선판.
  33. 코어기판 상에, 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판은, 도체회로를 형성한 복수 매의 수지기판을 맞추어 붙여서 되고,
    상기 코어기판 내에 형성된 오목부 중에 콘덴서가 수용되고,
    상기 코어기판에 콘덴서는 절연성접착제에 의해 접합되고, 절연성접착제는 전기 코어기판 보다도 열팽창률이 작은 것을 특징으로 하는 프린트배선판.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 프린트배선판의 표면에 콘덴서가 실장되고,
    상기 표면의 칩콘덴서의 정전용량은, 내층의 칩콘덴서의 정전용량 이상인 것을 특징으로 하는 프린트배선판.
  42. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 프린트배선판의 표면에 콘덴서가 실장되고,
    상기 표면의 칩콘덴서의 인덕턴스는, 내층의 칩콘덴서의 인덕턴스 이상인 것을 특징으로 하는 프린트배선판.
  43. 삭제
  44. 삭제
  45. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 콘덴서의 전극의 피복층의 적어도 일부를 노출시키고, 상기 피복층으로부터 노출한 전극에 도금에 의해 전기접속을 취한 것을 특징으로 하는 프린트배선판.
  46. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 콘덴서로서, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  47. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 콘덴서로서, 매트릭스 형상으로 전극을 형성한 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  48. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 콘덴서로서 다수 개 취득 용의 칩콘덴서를 복수 개 연결시켜서 이용한 것을 특징으로 하는 프린트배선판.
  49. 콘덴서를 수용하는 코어기판에, 층간수지절연층과 도체회로를 교호로 적층하여 이루어지는 프린트배선판에 있어서,
    상기 콘덴서를 수용하는 코어기판이, 제 1의 수지기판과, 콘덴서를 수용하는 개구를 가지는 제 2의 수지기판과, 제 3의 수지기판을 접착판을 개재시켜서 적층하여 이루어지고, 상기 코어기판의 양면에 상기 콘덴서의 단자와 접속하는 바이어홀이 배설되고,
    상기 제 1의 수지기판과, 상기 콘덴서는 절연성접착제로 접합되고, 절연성접착제는 상기 제 1의 수지기판 보다도 열팽창률이 작은 것을 특징으로 하는 프린트배선판.
  50. (a) 심재에 수지를 함침시켜서 구성되는 제1의 수지기판에 접착재료를 개재하여 콘덴서를 취부하는 공정;
    (b) 심재에 수지를 함침시켜서 구성되는 제3의 수지기판과 상기 콘덴서를 수용하는 개구를 구비하고, 심재에 수지를 함침시켜 구성되는 제2의 수지기판과 상기 제1의 수지기판과 상기 제1의 수지기판의 상기 콘덴서를 상기 제2의 수지기판의 상기 개구에 수용시키고, 또한, 상기 제3의 수지기판을 상기 제2의 수지기판의 상기 개구를 폐색하도록 적층하여 코어기판으로 하는 공정;
    (c) 레이저를 조사하여 상기 코어기판에 상기 콘덴서의 전극에 이르는 바이어홀용 개구를 형성하는 공정;
    (d) 상기 바이어홀용 개구에 바이어홀을 형성하는 공정을 적어도 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
  51. 제50항에 있어서,
    제1의 수지기판의 편면의 금속막에 바이어홀 형성용 개구를 형성하는 공정을 포함하고, 제1의 수지기판에 콘덴서를 취부하는 것이 상기 제1의 수지기판의 금속막 비형성면인 것을 특징으로 하는 프린트배선판의 제조방법.
  52. 제51항에 있어서,
    제3의 수지기판의 편면의 금속막에 바이어홀 형성용 개구를 형성하는 공정을 포함하는 것을 특징으로 하는 프린트배선판의 제조방법.
  53. 제51항에 있어서,
    상기 금속막을 얇게 하는 공정을 포함하는 것을 특징으로 하는 프린트배선판의 제조방법.
  54. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀을 배설한 것을 특징으로 하는 프린트배선판.
  55. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 하층바이어홀은, 도금이 충전되어 이루어지는 표면이 평탄한 필드바이어홀인 것을 특징으로 하는 프린트배선판.
  56. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 하층바이어홀은, 내부에 수지가 충전되며 표면에 금속막이 형성되어 이루어지는 필드바이어홀인 것을 특징으로 하는 프린트배선판.
  57. 제 54 항에 있어서, 상기 콘덴서는, 상기 코어기판에 형성된 오목부 중에 한 개 수용되어 있는 것을 특징으로 하는 프린트배선판.
  58. 제 54 항에 있어서, 상기 콘덴서는 상기 코어기판에 형성된 오목부 중에 복수개 수용되어 있는 것을 특징으로 하는 프린트배선판.
  59. 제 54 항에 있어서, 상기 콘덴서의 전극에 금속막을 형성하고, 상기 금속막 을 형성시킨 전극으로 도금에 의해 전기적 접속을 취한 것을 특징으로 하는 프린트배선판.
  60. 제 59 항에 있어서, 상기 칩콘덴서의 전극에 형성한 금속막은, 동을 주로 하는 도금막인 것을 특징으로 하는 프린트배선판.
  61. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 콘덴서의 전극의 피복층이 적어도 일부를 노출시키고, 상기 피복층으로부터 노출한 전극에 도금에 의해 전기접속을 취한 것을 특징으로 하는 프린트배선판.
  62. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 콘덴서로서, 바깥 가장자리의 내측에 전극이 형성된 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  63. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 콘덴서로서, 매트릭스 형상으로 전극이 형성된 칩콘덴서를 이용한 것을 특징으로 하는 프린트배선판.
  64. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 콘덴서로서, 다수 개 취득 용의 칩콘덴서를 복수 개 연결시켜서 이용한 것을 특징으로 하는 프린트배선판.
  65. 코어기판에 수지절연층과 도체회로를 적층하여 이루어지는 프린트배선판에 있어서,
    상기 코어기판에 콘덴서를 내장시키고, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하며, 상기 코어기판의 상면의 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀이 배설되고,
    상기 코어기판과 콘덴서와의 사이에, 코어기판 보다도 열팽창률이 작은 수지를 충전한 것을 특징으로 하는 프린트배선판.
  66. (a) 코어기판에, 콘덴서를 내장하는 공정;
    (b) 상기 콘덴서의 상면에 수지절연층을 형성하는 공정;
    (c) 상기 수지절연층에, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하는 공정;
    (d) 상기 코어기판의 상면에, 층간수지절연층을 형성하는 공정;
    (e) 상기 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀을 배설하는 공정을 적어도 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
  67. 제 66 항에 있어서, 상기 (a) 공정의 전에, 상기 코어기판에 오목부를 형성하고, 상기 오목부 중에 상기 콘덴서를 1개 수용하는 공정을 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
  68. 제 66 항에 있어서, 상기 (a) 공정의 전에, 상기 코어기판에 오목부를 형성하고, 상기 오목부 중에 상기 콘덴서를 복수 개 수용하는 공정을 구비하는 것을 특 징으로 하는 프린트배선판의 제조방법.
  69. 제 66 항에 있어서, 상기 (a) 공정의 전에, 수지판에 통공을 형성하고, 상기 통공을 형성한 수지판에, 수지판을 붙여서, 오목부를 가지는 코어기판을 형성하는 공정을 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
  70. (a) 코어기판에, 콘덴서를 내장하는 공정;
    (b) 상기 콘덴서의 상면에 수지절연층을 형성하는 공정;
    (c) 상기 수지절연층에, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하는 공정;
    (d) 상기 코어기판의 상면에, 층간수지절연층을 형성하는 공정;
    (e) 상기 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀을 배설하는 공정을 적어도 구비하고,
    상기 하층바이어홀을 형성하는 때에, 도금을 충전하여 표면이 평탄한 필드바이어홀을 형성하는 것을 특징으로 하는 프린트배선판의 제조방법.
  71. (a) 코어기판에, 콘덴서를 내장하는 공정;
    (b) 상기 콘덴서의 상면에 수지절연층을 형성하는 공정;
    (c) 상기 수지절연층에, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하는 공정;
    (d) 상기 코어기판의 상면에, 층간수지절연층을 형성하는 공정;
    (e) 상기 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀을 배설하는 공정을 적어도 구비하고,
    상기 하층바이어홀을 형성하는 때에, 내부에 수지를 충전한 후, 표면에 금속막이 배설하여 되는 필드바이어홀을 형성하는 것을 특징으로 하는 프린트배선판의 제조방법.
  72. (a) 코어기판에, 콘덴서를 내장하는 공정;
    (b) 상기 콘덴서의 상면에 수지절연층을 형성하는 공정;
    (c) 상기 수지절연층에, 상기 콘덴서의 전극과 접속하는 상대적으로 큰 하층바이어홀을 형성하는 공정;
    (d) 상기 코어기판의 상면에, 층간수지절연층을 형성하는 공정;
    (e) 상기 층간수지절연층에, 하나의 상기 하층바이어홀과 접속된 복수개의 상대적으로 작은 상층바이어홀을 배설하는 공정을 적어도 구비하고,
    상기 (a) 공정의 전에, 상기 코어기판에 오목부를 형성하고, 상기 오목부 중에 상기 콘덴서를 복수 개 수용하는 공정을 구비하고,
    상기 (a) 공정의 후에, 상기 오목부 내의 상기 복수개의 콘덴서의 상면에, 위에서 압력을 가해, 상기 콘덴서의 상면의 높이를 맞추는 공정을 구비하는 것을 특징으로 하는 프린트배선판의 제조방법.
KR1020017005506A 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법 KR100842389B1 (ko)

Applications Claiming Priority (12)

Application Number Priority Date Filing Date Title
JP???11-248311 1999-09-02
JP24831199 1999-09-02
JP???11-369003 1999-12-27
JP36900399 1999-12-27
JP??2000-221350 2000-07-21
JP2000221350 2000-07-21
JP??2000-230868 2000-07-31
JP2000230868 2000-07-31
JP2000230870 2000-07-31
JP2000230869 2000-07-31
JP??2000-230869 2000-07-31
JP??2000-230870 2000-07-31

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020077029166A Division KR100890475B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20010092430A KR20010092430A (ko) 2001-10-24
KR100842389B1 true KR100842389B1 (ko) 2008-07-01

Family

ID=27554192

Family Applications (8)

Application Number Title Priority Date Filing Date
KR1020127022233A KR101384035B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020077029166A KR100890475B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020097012262A KR20090068389A (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020017005506A KR100842389B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020107014038A KR101084526B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020107002059A KR20100018626A (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020107013202A KR101084525B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020087030163A KR20080111567A (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020127022233A KR101384035B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020077029166A KR100890475B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020097012262A KR20090068389A (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법

Family Applications After (4)

Application Number Title Priority Date Filing Date
KR1020107014038A KR101084526B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020107002059A KR20100018626A (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020107013202A KR101084525B1 (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법
KR1020087030163A KR20080111567A (ko) 1999-09-02 2000-09-01 프린트배선판 및 그 제조방법

Country Status (6)

Country Link
US (11) US6724638B1 (ko)
EP (6) EP2079291B1 (ko)
KR (8) KR101384035B1 (ko)
CN (5) CN100381027C (ko)
DE (1) DE60031949T2 (ko)
WO (1) WO2001019148A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416192A (zh) * 2019-07-12 2019-11-05 南通沃特光电科技有限公司 一种具有电容组件的集成电路封装结构及其封装方法

Families Citing this family (339)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69936235T2 (de) * 1998-02-26 2007-09-13 Ibiden Co., Ltd., Ogaki Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern
EP1194022B1 (en) 1999-06-02 2006-11-02 Ibiden Co., Ltd. Multilayer printed wiring board and method of manufacturing multilayer printed wiring board
KR100823767B1 (ko) 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
KR101384035B1 (ko) 1999-09-02 2014-04-09 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
US6400574B1 (en) * 2000-05-11 2002-06-04 Micron Technology, Inc. Molded ball grid array
US6775150B1 (en) * 2000-08-30 2004-08-10 Intel Corporation Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
TW552686B (en) * 2001-07-12 2003-09-11 Hitachi Ltd Electronic circuit component
US6847527B2 (en) * 2001-08-24 2005-01-25 3M Innovative Properties Company Interconnect module with reduced power distribution impedance
JP3910387B2 (ja) * 2001-08-24 2007-04-25 新光電気工業株式会社 半導体パッケージ及びその製造方法並びに半導体装置
JP4392157B2 (ja) * 2001-10-26 2009-12-24 パナソニック電工株式会社 配線板用シート材及びその製造方法、並びに多層板及びその製造方法
TW200302685A (en) * 2002-01-23 2003-08-01 Matsushita Electric Ind Co Ltd Circuit component built-in module and method of manufacturing the same
JP4052111B2 (ja) * 2002-06-07 2008-02-27 ソニー株式会社 無線情報記憶媒体
KR100481216B1 (ko) * 2002-06-07 2005-04-08 엘지전자 주식회사 볼 그리드 어레이 패키지 및 그의 제조 방법
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP3711343B2 (ja) * 2002-06-26 2005-11-02 株式会社トッパンＮｅｃサーキットソリューションズ 印刷配線板及びその製造方法並びに半導体装置
JP4488684B2 (ja) 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
US7147141B2 (en) * 2002-11-13 2006-12-12 Intel Corporation Preconditioning via plug material for a via-in-pad ball grid array package
EP1573753B1 (en) * 2002-12-11 2006-05-31 Bourns, Inc. Encapsulated electronic device and method of manufacturing the same
KR100455891B1 (ko) * 2002-12-24 2004-11-06 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조 방법
JP4057921B2 (ja) * 2003-01-07 2008-03-05 株式会社東芝 半導体装置およびそのアセンブリ方法
JP4489411B2 (ja) * 2003-01-23 2010-06-23 新光電気工業株式会社 電子部品実装構造の製造方法
JP3740469B2 (ja) * 2003-01-31 2006-02-01 株式会社東芝 半導体装置および半導体装置の製造方法
EP1643552A1 (en) * 2003-05-09 2006-04-05 Matsushita Electric Industrial Co., Ltd. Module including circuit elements
US7566960B1 (en) 2003-10-31 2009-07-28 Xilinx, Inc. Interposing structure
US7233061B1 (en) 2003-10-31 2007-06-19 Xilinx, Inc Interposer for impedance matching
US7326859B2 (en) * 2003-12-16 2008-02-05 Intel Corporation Printed circuit boards having pads for solder balls and methods for the implementation thereof
KR20060118578A (ko) * 2004-02-04 2006-11-23 이비덴 가부시키가이샤 다층프린트배선판
KR101199285B1 (ko) 2004-02-04 2012-11-12 이비덴 가부시키가이샤 다층프린트배선판
DE102004009825A1 (de) * 2004-02-28 2005-09-22 Eads Deutschland Gmbh Leiterplatte
JP4298559B2 (ja) * 2004-03-29 2009-07-22 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
JP4387231B2 (ja) * 2004-03-31 2009-12-16 新光電気工業株式会社 キャパシタ実装配線基板及びその製造方法
DE102004020172A1 (de) * 2004-04-24 2005-11-24 Robert Bosch Gmbh Monolithischer Regler für die Generatoreinheit eines Kraftfahrzeugs
JP4339739B2 (ja) * 2004-04-26 2009-10-07 太陽誘電株式会社 部品内蔵型多層基板
JP2005347353A (ja) * 2004-05-31 2005-12-15 Sanyo Electric Co Ltd 回路装置およびその製造方法
JP4398305B2 (ja) * 2004-06-02 2010-01-13 カシオ計算機株式会社 半導体装置およびその製造方法
TWI251455B (en) * 2004-07-06 2006-03-11 Advanced Semiconductor Eng A manufacturing method of a multi-layer circuit board with embedded passive components
US7359213B2 (en) * 2004-07-09 2008-04-15 The Agency For Science, Technology And Research Circuit board
JP3807505B2 (ja) * 2004-07-13 2006-08-09 セイコーエプソン株式会社 配線基板の製造方法
KR100598275B1 (ko) * 2004-09-15 2006-07-10 삼성전기주식회사 수동소자 내장형 인쇄회로기판 및 그 제조 방법
JP2006121046A (ja) * 2004-09-24 2006-05-11 Meiko:Kk 回路基板
US20060094225A1 (en) * 2004-10-28 2006-05-04 Cheng-Yuan Lin Methods for forming solder bumps on circuit boards
KR101313391B1 (ko) * 2004-11-03 2013-10-01 테세라, 인코포레이티드 적층형 패키징
KR100645625B1 (ko) * 2004-12-01 2006-11-15 삼성전기주식회사 커패시터 내장형 인쇄회로기판 및 그 제조방법
US7521789B1 (en) * 2004-12-18 2009-04-21 Rinehart Motion Systems, Llc Electrical assembly having heat sink protrusions
KR100688768B1 (ko) * 2004-12-30 2007-03-02 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조 방법
KR100688769B1 (ko) 2004-12-30 2007-03-02 삼성전기주식회사 도금에 의한 칩 내장형 인쇄회로기판 및 그 제조 방법
KR100716815B1 (ko) * 2005-02-28 2007-05-09 삼성전기주식회사 칩 내장형 인쇄회로기판 및 그 제조방법
US7452749B2 (en) * 2005-03-02 2008-11-18 Nec Electronics Corporation Method for manufacturing flip-chip type semiconductor device featuring nickel electrode pads, and plating apparatus used in such method
JP4534062B2 (ja) 2005-04-19 2010-09-01 ルネサスエレクトロニクス株式会社 半導体装置
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
JP4170313B2 (ja) * 2005-05-24 2008-10-22 シャープ株式会社 半導体装置の製造方法
US7696442B2 (en) * 2005-06-03 2010-04-13 Ngk Spark Plug Co., Ltd. Wiring board and manufacturing method of wiring board
JP4726546B2 (ja) * 2005-06-03 2011-07-20 日本特殊陶業株式会社 配線基板の製造方法
JP2007027683A (ja) * 2005-06-15 2007-02-01 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
DE112006001506T5 (de) 2005-06-16 2008-04-30 Imbera Electronics Oy Platinenstruktur und Verfahren zu ihrer Herstellung
US7582556B2 (en) * 2005-06-24 2009-09-01 Megica Corporation Circuitry component and method for forming the same
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
JP4546415B2 (ja) * 2005-09-01 2010-09-15 日本特殊陶業株式会社 配線基板、セラミックキャパシタ
JP2007109825A (ja) * 2005-10-12 2007-04-26 Nec Corp 多層配線基板、多層配線基板を用いた半導体装置及びそれらの製造方法
KR100700922B1 (ko) * 2005-10-17 2007-03-28 삼성전기주식회사 수동 소자를 내장한 기판 및 그 제조 방법
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
TWI296910B (en) * 2005-12-27 2008-05-11 Phoenix Prec Technology Corp Substrate structure with capacitance component embedded therein and method for fabricating the same
US7292450B2 (en) * 2006-01-31 2007-11-06 Microsoft Corporation High density surface mount part array layout and assembly technique
KR100736635B1 (ko) 2006-02-09 2007-07-06 삼성전기주식회사 베어칩 내장형 인쇄회로기판 및 그 제조 방법
KR100659510B1 (ko) * 2006-02-16 2006-12-20 삼성전기주식회사 캐비티가 형성된 기판 제조 방법
KR100744903B1 (ko) * 2006-02-22 2007-08-01 삼성전기주식회사 디커플링 기능을 갖는 다층 기판
JP2007273583A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 部品内蔵プリント配線板、部品内蔵プリント配線板の製造方法および電子機器
EP1848029B1 (en) * 2006-04-18 2017-01-11 Unimicron Technology Corp. Carrying structure of electronic components
DE102006018874A1 (de) * 2006-04-24 2007-10-25 Infineon Technologies Ag Schaltungsanordnung zur Koppelung einer Spannungsversorgung an ein Halbleiterbauelement, Verfahren zur Herstellung der Schaltungsanordnung sowie Datenverarbeitungsgerät umfassend die Schaltungsanordnung
US7462784B2 (en) * 2006-05-02 2008-12-09 Ibiden Co., Ltd. Heat resistant substrate incorporated circuit wiring board
US7843302B2 (en) * 2006-05-08 2010-11-30 Ibiden Co., Ltd. Inductor and electric power supply using it
JP4697037B2 (ja) * 2006-05-09 2011-06-08 株式会社デンソー 部品内蔵基板及びその配線不良検査方法
KR20130023362A (ko) * 2006-05-24 2013-03-07 다이니폰 인사츠 가부시키가이샤 부품 내장 배선판, 부품 내장 배선판의 제조 방법
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
TWI302812B (en) * 2006-07-20 2008-11-01 Phoenix Prec Technology Corp Pcb electrical connection terminal structure and manufacturing method thereof
KR100809691B1 (ko) * 2006-07-28 2008-03-06 삼성전자주식회사 수동 소자를 구비한 반도체 패키지 및 이것으로 구성되는반도체 메모리 모듈
TWI301663B (en) * 2006-08-02 2008-10-01 Phoenix Prec Technology Corp Circuit board structure with embedded semiconductor chip and fabrication method thereof
TWI302732B (en) * 2006-08-03 2008-11-01 Unimicron Technology Corp Embedded chip package process and circuit board with embedded chip
JP4783692B2 (ja) * 2006-08-10 2011-09-28 新光電気工業株式会社 キャパシタ内蔵基板及びその製造方法と電子部品装置
US7505282B2 (en) * 2006-10-31 2009-03-17 Mutual-Tek Industries Co., Ltd. Laminated bond of multilayer circuit board having embedded chips
JP4305502B2 (ja) * 2006-11-28 2009-07-29 カシオ計算機株式会社 半導体装置の製造方法
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
TWI330401B (en) * 2006-12-25 2010-09-11 Unimicron Technology Corp Circuit board structure having embedded semiconductor component and fabrication method thereof
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
JP2008218552A (ja) * 2007-03-01 2008-09-18 Nec Corp 電子部品の実装基板および実装方法
US20080239685A1 (en) * 2007-03-27 2008-10-02 Tadahiko Kawabe Capacitor built-in wiring board
US7589394B2 (en) * 2007-04-10 2009-09-15 Ibiden Co., Ltd. Interposer
EP2141971A4 (en) * 2007-04-18 2011-01-05 Ibiden Co Ltd MULTILAYER CONDUCTOR PLATE AND METHOD FOR THE PRODUCTION THEREOF
US7936567B2 (en) * 2007-05-07 2011-05-03 Ngk Spark Plug Co., Ltd. Wiring board with built-in component and method for manufacturing the same
TW200906263A (en) * 2007-05-29 2009-02-01 Matsushita Electric Ind Co Ltd Circuit board and method for manufacturing the same
JP5179787B2 (ja) * 2007-06-22 2013-04-10 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US8829663B2 (en) * 2007-07-02 2014-09-09 Infineon Technologies Ag Stackable semiconductor package with encapsulant and electrically conductive feed-through
US8455766B2 (en) * 2007-08-08 2013-06-04 Ibiden Co., Ltd. Substrate with low-elasticity layer and low-thermal-expansion layer
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
DE102007044602A1 (de) * 2007-09-19 2009-04-23 Continental Automotive Gmbh Multilayer-Leiterplatte und Verwendung einer Multilayer-Leiterplatte
DE102007044754A1 (de) * 2007-09-19 2009-04-09 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe sowie elektronische Baugruppe
US8238114B2 (en) 2007-09-20 2012-08-07 Ibiden Co., Ltd. Printed wiring board and method for manufacturing same
KR100867150B1 (ko) * 2007-09-28 2008-11-06 삼성전기주식회사 칩 캐패시터가 내장된 인쇄회로기판 및 칩 캐패시터의 내장방법
TW200917446A (en) * 2007-10-01 2009-04-16 Phoenix Prec Technology Corp Packaging substrate structure having electronic component embedded therein and fabricating method thereof
WO2009050829A1 (ja) * 2007-10-18 2009-04-23 Ibiden Co., Ltd. 配線基板及びその製造方法
TWI360207B (en) * 2007-10-22 2012-03-11 Advanced Semiconductor Eng Chip package structure and method of manufacturing
US7759787B2 (en) * 2007-11-06 2010-07-20 International Business Machines Corporation Packaging substrate having pattern-matched metal layers
US8564967B2 (en) * 2007-12-03 2013-10-22 Cda Processing Limited Liability Company Device and method for reducing impedance
TW200930173A (en) * 2007-12-31 2009-07-01 Phoenix Prec Technology Corp Package substrate having embedded semiconductor element and fabrication method thereof
DE102008009220A1 (de) * 2008-02-06 2009-08-13 Robert Bosch Gmbh Verfahren zum Herstellen einer Leiterplatte
US8024858B2 (en) * 2008-02-14 2011-09-27 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US7935893B2 (en) * 2008-02-14 2011-05-03 Ibiden Co., Ltd. Method of manufacturing printed wiring board with built-in electronic component
US8234593B2 (en) * 2008-03-07 2012-07-31 Freedom Scientific, Inc. Synchronizing a visible document and a virtual document so that selection of text in the virtual document results in highlighting of equivalent content in the visible document
US8018043B2 (en) * 2008-03-10 2011-09-13 Hynix Semiconductor Inc. Semiconductor package having side walls and method for manufacturing the same
JP2009218545A (ja) * 2008-03-12 2009-09-24 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JP2009231818A (ja) * 2008-03-21 2009-10-08 Ibiden Co Ltd 多層プリント配線板及びその製造方法
JP5150518B2 (ja) * 2008-03-25 2013-02-20 パナソニック株式会社 半導体装置および多層配線基板ならびにそれらの製造方法
JP2009239247A (ja) * 2008-03-27 2009-10-15 Ibiden Co Ltd 多層プリント配線板の製造方法
JP5217639B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 コア基板およびプリント配線板
JP5217640B2 (ja) * 2008-05-30 2013-06-19 富士通株式会社 プリント配線板の製造方法およびプリント基板ユニットの製造方法
JP2009290124A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板
JP2009290135A (ja) * 2008-05-30 2009-12-10 Fujitsu Ltd プリント配線板の製造方法および導電性接合剤
JPWO2009147936A1 (ja) * 2008-06-02 2011-10-27 イビデン株式会社 多層プリント配線板の製造方法
JP2010003800A (ja) * 2008-06-19 2010-01-07 Murata Mfg Co Ltd チップ部品及びその製造方法並びに部品内蔵モジュール及びその製造方法
TWI443789B (zh) 2008-07-04 2014-07-01 Unimicron Technology Corp 嵌埋有半導體晶片之電路板及其製法
TWI453877B (zh) * 2008-11-07 2014-09-21 Advanced Semiconductor Eng 內埋晶片封裝的結構及製程
CN101631425B (zh) * 2008-07-15 2012-08-29 鸿富锦精密工业（深圳）有限公司 电路板及其共存布线方法
US8106520B2 (en) * 2008-09-11 2012-01-31 Micron Technology, Inc. Signal delivery in stacked device
US8076587B2 (en) * 2008-09-26 2011-12-13 Siemens Energy, Inc. Printed circuit board for harsh environments
KR101055471B1 (ko) * 2008-09-29 2011-08-08 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP2010114434A (ja) * 2008-10-08 2010-05-20 Ngk Spark Plug Co Ltd 部品内蔵配線基板及びその製造方法
WO2010064467A1 (ja) * 2008-12-05 2010-06-10 イビデン株式会社 多層プリント配線板、及び、多層プリント配線板の製造方法
TWI389279B (zh) * 2009-01-23 2013-03-11 Unimicron Technology Corp 電路板結構及其製法
KR101609597B1 (ko) * 2009-02-16 2016-04-07 삼성디스플레이 주식회사 회로기판 및 이를 갖는 표시패널 어셈블리
JP4833307B2 (ja) * 2009-02-24 2011-12-07 インターナショナル・ビジネス・マシーンズ・コーポレーション 半導体モジュール、端子板、端子板の製造方法および半導体モジュールの製造方法
JP2010199171A (ja) * 2009-02-24 2010-09-09 Shinko Electric Ind Co Ltd チップ部品実装配線基板
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
TWI456715B (zh) * 2009-06-19 2014-10-11 Advanced Semiconductor Eng 晶片封裝結構及其製造方法
US8247906B2 (en) * 2009-07-06 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Supplying power to integrated circuits using a grid matrix formed of through-silicon vias
US20110007488A1 (en) * 2009-07-07 2011-01-13 Chin-Wei Liu Power supply current circuit structure
KR20110041179A (ko) * 2009-10-15 2011-04-21 한국전자통신연구원 패키지 구조
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
JP5590869B2 (ja) * 2009-12-07 2014-09-17 新光電気工業株式会社 配線基板及びその製造方法並びに半導体パッケージ
KR101084250B1 (ko) * 2009-12-14 2011-11-17 삼성전기주식회사 전자소자 내장 인쇄회로기판 및 그 제조 방법
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US8320134B2 (en) * 2010-02-05 2012-11-27 Advanced Semiconductor Engineering, Inc. Embedded component substrate and manufacturing methods thereof
KR101084252B1 (ko) * 2010-03-05 2011-11-17 삼성전기주식회사 전자소자 내장형 인쇄회로기판 및 그 제조방법
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
JP5589891B2 (ja) * 2010-05-27 2014-09-17 株式会社村田製作所 セラミック電子部品及びその製造方法
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
US9159708B2 (en) 2010-07-19 2015-10-13 Tessera, Inc. Stackable molded microelectronic packages with area array unit connectors
TWI446497B (zh) * 2010-08-13 2014-07-21 Unimicron Technology Corp 嵌埋被動元件之封裝基板及其製法
KR101095161B1 (ko) * 2010-10-07 2011-12-16 삼성전기주식회사 전자부품 내장형 인쇄회로기판
WO2012046829A1 (ja) * 2010-10-08 2012-04-12 株式会社村田製作所 部品内蔵基板およびその製造方法
KR101109356B1 (ko) * 2010-10-20 2012-01-31 삼성전기주식회사 임베디드 인쇄회로기판의 제조방법
KR101075241B1 (ko) 2010-11-15 2011-11-01 테세라, 인코포레이티드 유전체 부재에 단자를 구비하는 마이크로전자 패키지
JP5389771B2 (ja) * 2010-11-19 2014-01-15 三菱電機株式会社 車両用交流発電機の整流装置
US8343808B2 (en) 2010-11-22 2013-01-01 Bridge Semiconductor Corporation Method of making stackable semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US20120126399A1 (en) 2010-11-22 2012-05-24 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with bump/base/flange heat spreader and build-up circuitry
US8841171B2 (en) 2010-11-22 2014-09-23 Bridge Semiconductor Corporation Method of making stackable semiconductor assembly with bump/flange heat spreader and dual build-up circuitry
TWI402007B (zh) * 2010-11-29 2013-07-11 Hon Hai Prec Ind Co Ltd 印刷電路板
US20120146206A1 (en) 2010-12-13 2012-06-14 Tessera Research Llc Pin attachment
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US20120168943A1 (en) * 2010-12-30 2012-07-05 Stmicroelectronics Pte. Ltd. Plasma treatment on semiconductor wafers
US8912653B2 (en) 2010-12-30 2014-12-16 Stmicroelectronics Pte Ltd. Plasma treatment on semiconductor wafers
KR101217820B1 (ko) * 2011-01-05 2013-01-21 삼화콘덴서공업주식회사 플렉시블 적층형 박막 커패시터를 이용한 임베디드 인쇄회로기판
US8735739B2 (en) * 2011-01-13 2014-05-27 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
CH704423A1 (de) * 2011-01-17 2012-07-31 Medela Holding Ag Drainagepumpeinheit.
JP2012156184A (ja) * 2011-01-24 2012-08-16 Nec Corp 実装基板及びその製造方法
US8487426B2 (en) 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8618659B2 (en) 2011-05-03 2013-12-31 Tessera, Inc. Package-on-package assembly with wire bonds to encapsulation surface
CN102769000A (zh) * 2011-05-05 2012-11-07 国碁电子(中山)有限公司 内埋元件封装结构及制造方法
JP5600803B2 (ja) * 2011-05-13 2014-10-01 イビデン株式会社 配線板及びその製造方法
TWI425886B (zh) * 2011-06-07 2014-02-01 Unimicron Technology Corp 嵌埋有電子元件之封裝結構及其製法
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
US8908377B2 (en) * 2011-07-25 2014-12-09 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US8872318B2 (en) 2011-08-24 2014-10-28 Tessera, Inc. Through interposer wire bond using low CTE interposer with coarse slot apertures
US8891245B2 (en) * 2011-09-30 2014-11-18 Ibiden Co., Ltd. Printed wiring board
US8404520B1 (en) 2011-10-17 2013-03-26 Invensas Corporation Package-on-package assembly with wire bond vias
CN102427685A (zh) * 2011-11-22 2012-04-25 深圳崇达多层线路板有限公司 一种hdi板的制作流程
US9040837B2 (en) * 2011-12-14 2015-05-26 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
US9117730B2 (en) * 2011-12-29 2015-08-25 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
CN104106320B (zh) 2012-02-17 2017-04-19 株式会社村田制作所 元器件内置基板
CN104094679B (zh) 2012-02-17 2017-08-29 株式会社村田制作所 元器件内置基板
US9349706B2 (en) 2012-02-24 2016-05-24 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
KR101382811B1 (ko) * 2012-03-14 2014-04-08 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
WO2013147856A1 (en) 2012-03-30 2013-10-03 Intel Corporation Process and material for preventing deleterious expansion of high aspect ratio copper filled through silicon vias (tsvs)
JP5910533B2 (ja) * 2012-05-08 2016-04-27 株式会社村田製作所 電子部品、電子部品内蔵基板及び電子部品の製造方法
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
KR101947722B1 (ko) * 2012-06-07 2019-04-25 삼성전자주식회사 적층 반도체 패키지 및 이의 제조방법
JP2014007339A (ja) * 2012-06-26 2014-01-16 Ibiden Co Ltd インダクタ部品、その製造方法及びプリント配線板
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
JP5236826B1 (ja) * 2012-08-15 2013-07-17 太陽誘電株式会社 電子部品内蔵基板
US8846452B2 (en) 2012-08-21 2014-09-30 Infineon Technologies Ag Semiconductor device package and methods of packaging thereof
KR101462725B1 (ko) * 2012-09-28 2014-11-17 삼성전기주식회사 기판 내장용 수동소자 및 수동소자 내장 기판
JP5968753B2 (ja) * 2012-10-15 2016-08-10 新光電気工業株式会社 配線基板
KR101422926B1 (ko) * 2012-10-26 2014-07-23 삼성전기주식회사 적층 칩 전자부품 및 그 실장 기판
US9035194B2 (en) * 2012-10-30 2015-05-19 Intel Corporation Circuit board with integrated passive devices
KR101438915B1 (ko) * 2012-11-02 2014-09-11 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US8975738B2 (en) 2012-11-12 2015-03-10 Invensas Corporation Structure for microelectronic packaging with terminals on dielectric mass
US20140153204A1 (en) * 2012-11-30 2014-06-05 Samsung Electro-Mechanics Co., Ltd. Electronic component embedded printing circuit board and method for manufacturing the same
US9386701B2 (en) * 2012-11-30 2016-07-05 Samsung Electro-Mechanics Co., Ltd. Electronic component embedded printed circuit board
JP2014116465A (ja) * 2012-12-10 2014-06-26 Ibiden Co Ltd インダクタ部品、その製造方法及びプリント配線板
US20140167900A1 (en) 2012-12-14 2014-06-19 Gregorio R. Murtagian Surface-mount inductor structures for forming one or more inductors with substrate traces
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9337182B2 (en) * 2012-12-28 2016-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method to integrate different function devices fabricated by different process technologies
KR101420543B1 (ko) 2012-12-31 2014-08-13 삼성전기주식회사 다층기판
JP6478309B2 (ja) * 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
KR101514504B1 (ko) 2012-12-31 2015-04-22 삼성전기주식회사 전자부품 및 전자부품 제조방법
US9287049B2 (en) 2013-02-01 2016-03-15 Apple Inc. Low acoustic noise capacitors
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
JP5716972B2 (ja) * 2013-02-05 2015-05-13 株式会社デンソー 電子部品の放熱構造およびその製造方法
US8803310B1 (en) * 2013-02-08 2014-08-12 Unimicron Technology Corp. Embedded electronic device package structure
JP5708903B2 (ja) * 2013-02-14 2015-04-30 株式会社村田製作所 回路基板およびその製造方法
JP2014192225A (ja) * 2013-03-26 2014-10-06 Ngk Spark Plug Co Ltd 配線基板
CN104112673B (zh) * 2013-04-19 2017-06-23 碁鼎科技秦皇岛有限公司 芯片封装基板及其制作方法
KR101514518B1 (ko) * 2013-05-24 2015-04-22 삼성전기주식회사 전자부품 내장 인쇄회로기판 및 그 제조방법
AT514564B1 (de) * 2013-07-04 2015-02-15 Austria Tech & System Tech Verfahren zum Ankontaktieren und Umverdrahten
JP2015018979A (ja) * 2013-07-12 2015-01-29 イビデン株式会社 プリント配線板
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
JP2015028986A (ja) * 2013-07-30 2015-02-12 イビデン株式会社 プリント配線板及びプリント配線板の製造方法
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
KR101514539B1 (ko) 2013-08-29 2015-04-22 삼성전기주식회사 전자부품 내장기판
KR101452131B1 (ko) * 2013-08-30 2014-10-16 삼성전기주식회사 기판 내장용 적층 세라믹 전자부품 및 적층 세라믹 전자부품 내장형 인쇄회로기판
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
KR101508063B1 (ko) * 2013-09-26 2015-04-07 삼성전기주식회사 전자부품 내장기판 및 그 제조방법
US9087815B2 (en) 2013-11-12 2015-07-21 Invensas Corporation Off substrate kinking of bond wire
US9082753B2 (en) 2013-11-12 2015-07-14 Invensas Corporation Severing bond wire by kinking and twisting
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
TWI513240B (zh) * 2013-11-19 2015-12-11 Chunghwa Telecom Co Ltd To enhance the efficiency of the use of PTN network bandwidth circuit installed method
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9171795B2 (en) * 2013-12-16 2015-10-27 Stats Chippac Ltd. Integrated circuit packaging system with embedded component and method of manufacture thereof
US9078373B1 (en) 2014-01-03 2015-07-07 International Business Machines Corporation Integrated circuit structures having off-axis in-hole capacitor and methods of forming
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US9628052B2 (en) * 2014-02-18 2017-04-18 Qualcomm Incorporated Embedded multi-terminal capacitor
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9646917B2 (en) 2014-05-29 2017-05-09 Invensas Corporation Low CTE component with wire bond interconnects
KR102333083B1 (ko) * 2014-05-30 2021-12-01 삼성전기주식회사 패키지 기판 및 패키지 기판 제조 방법
US9412714B2 (en) 2014-05-30 2016-08-09 Invensas Corporation Wire bond support structure and microelectronic package including wire bonds therefrom
US9281284B2 (en) * 2014-06-20 2016-03-08 Freescale Semiconductor Inc. System-in-packages having vertically-interconnected leaded components and methods for the fabrication thereof
WO2015199394A1 (ko) * 2014-06-23 2015-12-30 삼성전기 주식회사 회로기판 및 회로기판 조립체
CN104183545B (zh) * 2014-07-14 2017-05-17 申宇慈 制造导线框架体的方法和导线框架体
JP2016039255A (ja) * 2014-08-07 2016-03-22 イビデン株式会社 プリント配線板
US20160055976A1 (en) * 2014-08-25 2016-02-25 Qualcomm Incorporated Package substrates including embedded capacitors
JP2016051847A (ja) * 2014-09-01 2016-04-11 イビデン株式会社 プリント配線板、その製造方法及び半導体装置
JP6393566B2 (ja) * 2014-09-17 2018-09-19 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
KR102253473B1 (ko) * 2014-09-30 2021-05-18 삼성전기주식회사 회로기판
KR102194720B1 (ko) * 2014-09-30 2020-12-23 삼성전기주식회사 방열 구조체를 포함하는 회로기판
JP2016076658A (ja) * 2014-10-08 2016-05-12 イビデン株式会社 電子部品内蔵配線板及びその製造方法
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US20160234941A1 (en) * 2015-02-10 2016-08-11 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, semiconductor package and method of manufacturing the same
JP2016149411A (ja) * 2015-02-10 2016-08-18 イビデン株式会社 半導体素子内蔵配線板及びその製造方法
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
KR102186149B1 (ko) * 2015-03-11 2020-12-03 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
KR102253472B1 (ko) * 2015-03-13 2021-05-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101605172B1 (ko) * 2015-04-07 2016-03-22 삼성전자주식회사 패키지 기판 및 그 제조방법
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9748227B2 (en) * 2015-07-15 2017-08-29 Apple Inc. Dual-sided silicon integrated passive devices
KR20170037331A (ko) 2015-09-25 2017-04-04 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
JP6877880B2 (ja) * 2016-02-04 2021-05-26 株式会社村田製作所 電子部品の製造方法
US9743526B1 (en) 2016-02-10 2017-08-22 International Business Machines Corporation Wiring board with stacked embedded capacitors and method of making
US11056436B2 (en) * 2016-06-07 2021-07-06 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out structure with rugged interconnect
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US9924592B2 (en) * 2016-08-18 2018-03-20 Napra Co., Ltd. Three-dimensional laminated circuit board, electronic device, information processing system, and information network system
JP6711229B2 (ja) 2016-09-30 2020-06-17 日亜化学工業株式会社 プリント基板の製造方法及び発光装置の製造方法
US9984984B1 (en) 2016-11-29 2018-05-29 Kyocera Corporation Semiconductor element mounting board
KR101963282B1 (ko) * 2016-12-16 2019-03-28 삼성전기주식회사 팬-아웃 반도체 패키지
US10765009B2 (en) * 2016-12-21 2020-09-01 Lumileds Llc Method for addressing misalignment of LEDs on a printed circuit board
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
KR101983188B1 (ko) 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
JP6583570B2 (ja) 2016-12-27 2019-10-02 株式会社村田製作所 電子部品装置、高周波フロントエンド回路、及び通信装置
US10899940B2 (en) 2017-01-25 2021-01-26 Xerox Corporation Interlayer printing process
US10257925B2 (en) 2017-04-10 2019-04-09 Tactotek Oy Method for manufacturing an electronic assembly
JP2019067858A (ja) * 2017-09-29 2019-04-25 イビデン株式会社 プリント配線板及びその製造方法
KR102426211B1 (ko) * 2017-10-02 2022-07-28 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판
KR102436222B1 (ko) * 2017-11-10 2022-08-25 삼성전기주식회사 기판 내장용 적층 세라믹 전자 부품, 그 제조 방법 및 적층 세라믹 전자 부품 내장형 인쇄회로기판
JP7046639B2 (ja) * 2018-02-21 2022-04-04 新光電気工業株式会社 配線基板及びその製造方法
JP7464352B2 (ja) * 2018-03-09 2024-04-09 日東電工株式会社 配線基板およびその製造方法
JP2019175968A (ja) * 2018-03-28 2019-10-10 富士通株式会社 回路基板及び回路基板の製造方法
US11640934B2 (en) * 2018-03-30 2023-05-02 Intel Corporation Lithographically defined vertical interconnect access (VIA) in dielectric pockets in a package substrate
US11758654B2 (en) * 2018-04-09 2023-09-12 Bitmain Development Pte. Ltd. Circuit substrate, chip, series circuit, circuit board and electronic device
US10431537B1 (en) * 2018-06-21 2019-10-01 Intel Corporation Electromigration resistant and profile consistent contact arrays
US10424530B1 (en) * 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
US10998247B2 (en) 2018-08-16 2021-05-04 Samsung Electronics Co., Ltd. Board with embedded passive component
KR102164794B1 (ko) * 2018-08-27 2020-10-13 삼성전자주식회사 팬-아웃 반도체 패키지
CN111010797A (zh) * 2018-10-08 2020-04-14 中兴通讯股份有限公司 电路板、设备及过孔形成方法
US10517167B1 (en) * 2018-10-19 2019-12-24 Eagle Technology, Llc Systems and methods for providing a high speed interconnect system with reduced crosstalk
US10921199B2 (en) * 2019-01-15 2021-02-16 Pixart Imaging Inc. Force sensor and manufacturing method thereof
US11342256B2 (en) 2019-01-24 2022-05-24 Applied Materials, Inc. Method of fine redistribution interconnect formation for advanced packaging applications
US11412616B2 (en) * 2019-03-26 2022-08-09 Canon Kabushiki Kaisha Printed circuit board and electronic device
EP3954182A4 (en) * 2019-04-08 2022-06-01 Nano-Dimension Technologies, Ltd. SMT MOUNTING SOCKET ADDITIVE MANUFACTURING SYSTEMS AND METHODS
US10903169B2 (en) * 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
US11069605B2 (en) 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
CN110323061A (zh) * 2019-07-10 2019-10-11 南方科技大学 具有多种烧制模式的三维模组
US11056850B2 (en) 2019-07-26 2021-07-06 Eagle Technology, Llc Systems and methods for providing a soldered interface on a printed circuit board having a blind feature
US11309295B2 (en) * 2019-08-26 2022-04-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR20210026304A (ko) 2019-08-29 2021-03-10 삼성전기주식회사 전자부품 내장기판
US11602800B2 (en) 2019-10-10 2023-03-14 Eagle Technology, Llc Systems and methods for providing an interface on a printed circuit board using pin solder enhancement
JP7409031B2 (ja) * 2019-11-18 2024-01-09 Ｔｏｐｐａｎホールディングス株式会社 ガラスコア多層配線基板及びその製造方法
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
KR20210076582A (ko) 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210076584A (ko) 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210077373A (ko) * 2019-12-17 2021-06-25 삼성전기주식회사 전자부품　내장기판
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
KR20210116022A (ko) 2020-03-17 2021-09-27 삼성전기주식회사 기판 구조체 및 이를 포함하는 전자기기
TWI827834B (zh) * 2020-04-08 2024-01-01 以色列商納米尺寸技術領域股份有限公司 用於smt安裝插座之積層製造之系統及方法
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
KR20220001634A (ko) 2020-06-30 2022-01-06 삼성전기주식회사 인쇄회로기판
US11232951B1 (en) 2020-07-14 2022-01-25 Applied Materials, Inc. Method and apparatus for laser drilling blind vias
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11283204B1 (en) 2020-11-19 2022-03-22 Eagle Technology, Llc Systems and methods for providing a composite connector for high speed interconnect systems
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
CN112928028A (zh) * 2021-01-22 2021-06-08 广东佛智芯微电子技术研究有限公司 一种具有嵌入式线路的板级芯片封装方法及其封装结构
TWI819316B (zh) * 2021-01-22 2023-10-21 日商日興材料股份有限公司 疊層裝置
CN113053867B (zh) * 2021-03-09 2022-10-18 歌尔微电子股份有限公司 封装模组和电子设备
CN117296159A (zh) * 2021-05-14 2023-12-26 京瓷Avx元器件公司 可嵌入的基于半导体的电容器
CN117321774A (zh) * 2021-05-14 2023-12-29 京瓷Avx元器件公司 可嵌入的基于半导体的电容器
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
CN114980498B (zh) * 2022-05-09 2024-04-02 江西福昌发电路科技有限公司 一种高密度互连印制板及其加工方法
US20240038831A1 (en) * 2022-08-01 2024-02-01 Qualcomm Incorporated Package with a substrate comprising embedded stacked trench capacitor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432677A (en) * 1993-02-09 1995-07-11 Texas Instruments Incorporated Multi-chip integrated circuit module
US5877550A (en) * 1996-07-31 1999-03-02 Taiyo Yuden Co., Ltd. Hybrid module and method of manufacturing the same
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板

Family Cites Families (117)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54157296A (en) * 1978-06-02 1979-12-12 Tdk Corp Electrode structure and the manufacturing method
US4370009A (en) * 1980-07-25 1983-01-25 Amp Incorporated Slotted plate terminal renewable as spade terminal
DE3248385A1 (de) * 1982-12-28 1984-06-28 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Ausweiskarte mit integriertem schaltkreis
JPS6164187A (ja) 1984-09-06 1986-04-02 松下電器産業株式会社 電子回路装置の製造方法
JPS6199319A (ja) 1984-10-20 1986-05-17 ティーディーケイ株式会社 セラミツク電子部品
JPS61193418A (ja) 1985-02-21 1986-08-27 株式会社村田製作所 積層セラミツクコンデンサ
CN85105842A (zh) * 1985-07-23 1987-01-28 株式会社日立制作所 多层印刷线路板
JPS62210613A (ja) 1986-03-12 1987-09-16 松下電器産業株式会社 積層コンデンサ素子
FR2599893B1 (fr) * 1986-05-23 1996-08-02 Ricoh Kk Procede de montage d'un module electronique sur un substrat et carte a circuit integre
JPS63114299A (ja) 1986-10-31 1988-05-19 株式会社東芝 プリント配線板
GB2197540B (en) * 1986-11-12 1991-04-17 Murata Manufacturing Co A circuit structure.
JPS63169013A (ja) 1987-01-06 1988-07-13 松下電器産業株式会社 チツプコンデンサ−の外部電極端子の形成方法
JPS63300507A (ja) 1987-05-30 1988-12-07 Murata Mfg Co Ltd 積層型セラミック電子部品の電極形成方法
JPH0780590B2 (ja) 1987-11-30 1995-08-30 三田工業株式会社 画像形成装置
JPH01251778A (ja) * 1988-03-31 1989-10-06 Toshiba Corp Ｉｃカード
JPH01256161A (ja) 1988-04-05 1989-10-12 Toshiba Corp 印刷配線板装置
US5010641A (en) 1989-06-30 1991-04-30 Unisys Corp. Method of making multilayer printed circuit board
JP2852372B2 (ja) 1989-07-07 1999-02-03 株式会社村田製作所 積層セラミックコンデンサ
DE59105820D1 (de) * 1990-04-05 1995-08-03 Dyconex Ag Herstellung von mehrschichtigen Leiterplatten mit erhöhter Leiterbahnendichte.
US5027253A (en) * 1990-04-09 1991-06-25 Ibm Corporation Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards
US5081563A (en) * 1990-04-27 1992-01-14 International Business Machines Corporation Multi-layer package incorporating a recessed cavity for a semiconductor chip
US5161093A (en) 1990-07-02 1992-11-03 General Electric Company Multiple lamination high density interconnect process and structure employing a variable crosslinking adhesive
US5055966A (en) 1990-12-17 1991-10-08 Hughes Aircraft Company Via capacitors within multi-layer, 3 dimensional structures/substrates
JPH06120670A (ja) 1991-03-12 1994-04-28 Japan Radio Co Ltd 多層配線基板
JP3094481B2 (ja) * 1991-03-13 2000-10-03 松下電器産業株式会社 電子回路装置とその製造方法
JPH04356998A (ja) 1991-06-01 1992-12-10 Ibiden Co Ltd マルチチップモジュール
US5523137A (en) * 1991-07-24 1996-06-04 Tomoegawa Paper Co., Ltd. Adhesive paper for tape automated bonding
EP0547807A3 (en) * 1991-12-16 1993-09-22 General Electric Company Packaged electronic system
JPH05218660A (ja) 1992-01-31 1993-08-27 Hitachi Aic Inc 多層配線板の製造方法
JPH05235531A (ja) 1992-02-24 1993-09-10 Matsushita Electric Ind Co Ltd 電子部品実装方法および実装装置
US5800575A (en) 1992-04-06 1998-09-01 Zycon Corporation In situ method of forming a bypass capacitor element internally within a capacitive PCB
JP2800550B2 (ja) 1992-04-24 1998-09-21 日立化成工業株式会社 印刷配線用基板の製造方法
DE4223371A1 (de) 1992-07-16 1994-01-20 Thomson Brandt Gmbh Verfahren und Platine zur Montage von Bauelementen
JPH06120673A (ja) * 1992-10-07 1994-04-28 Matsushita Electric Ind Co Ltd 多層印刷配線板およびその製造方法
JPH06216532A (ja) 1993-01-18 1994-08-05 Toshiba Corp 素子内蔵多層基板
US5353498A (en) * 1993-02-08 1994-10-11 General Electric Company Method for fabricating an integrated circuit module
JP2970334B2 (ja) 1993-03-02 1999-11-02 住友金属工業株式会社 チップ形３端子コンデンサ
JPH06283380A (ja) 1993-03-30 1994-10-07 Hitachi Ltd コンデンサ内蔵セラミック多層回路板の製法
US5422514A (en) 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
JPH06326472A (ja) 1993-05-14 1994-11-25 Toshiba Corp チップコンデンサ内蔵基板
JP3198796B2 (ja) * 1993-06-25 2001-08-13 富士電機株式会社 モールドモジュール
US5353195A (en) 1993-07-09 1994-10-04 General Electric Company Integral power and ground structure for multi-chip modules
JP3527766B2 (ja) 1993-11-30 2004-05-17 京セラ株式会社 積層回路基板の製造方法及び積層回路基板
WO1995016199A1 (de) * 1993-12-09 1995-06-15 Robert Bosch Gmbh Isolationsschichtsystem zur galvanischen trennung von stromkreisen
JPH07235632A (ja) 1994-02-21 1995-09-05 Hitachi Ltd コンデンサユニットおよびコンデンサユニット内蔵電子回路装置
JPH07263619A (ja) 1994-03-17 1995-10-13 Toshiba Corp 半導体装置
TW256013B (en) * 1994-03-18 1995-09-01 Hitachi Seisakusyo Kk Installation board
JPH07302859A (ja) 1994-04-29 1995-11-14 Ibiden Co Ltd 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法
JPH0846085A (ja) 1994-08-02 1996-02-16 Fujitsu Ltd 半導体装置及びその製造方法
JP2715934B2 (ja) 1994-09-14 1998-02-18 日本電気株式会社 多層印刷配線基板装置及びその製造方法
JPH0888473A (ja) 1994-09-16 1996-04-02 Taiyo Yuden Co Ltd 積層複合部品
US5864178A (en) * 1995-01-12 1999-01-26 Kabushiki Kaisha Toshiba Semiconductor device with improved encapsulating resin
JPH08241827A (ja) * 1995-03-03 1996-09-17 Murata Mfg Co Ltd 積層電子部品及びその製造方法
US5629578A (en) 1995-03-20 1997-05-13 Martin Marietta Corp. Integrated composite acoustic transducer array
JPH08302161A (ja) * 1995-05-10 1996-11-19 Hitachi Chem Co Ltd 樹脂組成物及びその樹脂組成物をケミカルエッチングする方法
US5559363A (en) * 1995-06-06 1996-09-24 Martin Marietta Corporation Off-chip impedance matching utilizing a dielectric element and high density interconnect technology
WO1998026639A1 (fr) * 1995-06-16 1998-06-18 Ibiden Co., Ltd. Circuit imprime multicouches
US5661882A (en) * 1995-06-30 1997-09-02 Ferro Corporation Method of integrating electronic components into electronic circuit structures made using LTCC tape
US5745984A (en) * 1995-07-10 1998-05-05 Martin Marietta Corporation Method for making an electronic module
JPH0992983A (ja) 1995-07-17 1997-04-04 Sumitomo Kinzoku Electro Device:Kk セラミック多層基板の製造方法
JP3178784B2 (ja) 1995-09-21 2001-06-25 イビデン株式会社 半導体パッケージ基板の検査装置及び検査方法
JPH0992978A (ja) 1995-09-21 1997-04-04 Sumitomo Metal Mining Co Ltd コンデンサ内蔵ガラスセラミック基板
JP3324916B2 (ja) * 1995-10-16 2002-09-17 日東紡績株式会社 ガラスクロス、プリプレグ、積層板及び多層プリント配線板
JPH09199824A (ja) 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd プリント配線板とその実装体
US5841193A (en) 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
US5796587A (en) 1996-06-12 1998-08-18 International Business Machines Corporation Printed circut board with embedded decoupling capacitance and method for producing same
JPH1013024A (ja) * 1996-06-27 1998-01-16 Nec Toyama Ltd 多層プリント配線板の製造方法
KR19980030876A (ko) 1996-10-30 1998-07-25 배순훈 냉장고용 자동제빙방법
JPH10150273A (ja) 1996-11-20 1998-06-02 Kokusai Electric Co Ltd 弾性表面波素子チップを有する高密度実装基板
JPH10149945A (ja) 1996-11-20 1998-06-02 Tokin Corp 積層セラミックチップ部品及びその製造方法
KR19980030876U (ko) * 1996-11-29 1998-08-17 조희재 세라믹 칩 커패시터
JPH10190241A (ja) 1996-12-26 1998-07-21 Kyocera Corp 多層配線基板
JPH10229272A (ja) 1997-02-17 1998-08-25 Ibiden Co Ltd プリント配線板
JPH10242335A (ja) 1997-02-27 1998-09-11 Nec Corp 半導体装置
JPH10256429A (ja) 1997-03-07 1998-09-25 Toshiba Corp 半導体パッケージ
US6229203B1 (en) * 1997-03-12 2001-05-08 General Electric Company Semiconductor interconnect structure for high temperature applications
JP3926880B2 (ja) 1997-03-31 2007-06-06 富士通株式会社 多層プリント板
JPH10322024A (ja) 1997-05-16 1998-12-04 Hitachi Ltd 非貫通ビアホールを有するビルドアップ多層プリント配線板及びその製造方法
JP3051700B2 (ja) 1997-07-28 2000-06-12 京セラ株式会社 素子内蔵多層配線基板の製造方法
JP3188856B2 (ja) 1997-08-09 2001-07-16 イビデン株式会社 多層プリント配線板の製造方法
JPH1168319A (ja) * 1997-08-11 1999-03-09 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
US6005197A (en) 1997-08-25 1999-12-21 Lucent Technologies Inc. Embedded thin film passive components
US6058004A (en) 1997-09-08 2000-05-02 Delaware Capital Formation, Inc. Unitized discrete electronic component arrays
JPH11144904A (ja) 1997-11-05 1999-05-28 Hokuriku Electric Ind Co Ltd チップ電子部品
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
JP3786512B2 (ja) 1997-11-27 2006-06-14 京セラ株式会社 多層配線基板の製造方法
JP3311977B2 (ja) 1997-12-05 2002-08-05 イビデン株式会社 無電解めっき用接着剤および多層プリント配線板
JP3307307B2 (ja) 1997-12-19 2002-07-24 株式会社村田製作所 多層型高周波電子部品
JPH11189894A (ja) 1997-12-24 1999-07-13 Murata Mfg Co Ltd Ｓｎ合金メッキ皮膜、電子部品およびチップ型セラミック電子部品
WO1999034654A1 (fr) * 1997-12-29 1999-07-08 Ibiden Co., Ltd. Plaquette a circuits imprimes multicouche
US6162652A (en) 1997-12-31 2000-12-19 Intel Corporation Process for sort testing C4 bumped wafers
JP3322199B2 (ja) * 1998-01-06 2002-09-09 株式会社村田製作所 多層セラミック基板およびその製造方法
JPH11233678A (ja) 1998-02-16 1999-08-27 Sumitomo Metal Electronics Devices Inc Ｉｃパッケージの製造方法
US5939782A (en) 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
JPH11248311A (ja) 1998-03-05 1999-09-14 Hoshizaki Electric Co Ltd 熱交換器
SE516991C2 (sv) * 1998-04-28 2002-04-02 Gramtec Innovation Ab Knäledsprotes
JP3236818B2 (ja) 1998-04-28 2001-12-10 京セラ株式会社 素子内蔵多層配線基板の製造方法
US6616794B2 (en) 1998-05-04 2003-09-09 Tpl, Inc. Integral capacitance for printed circuit board using dielectric nanopowders
JP3561147B2 (ja) 1998-05-29 2004-09-02 京セラ株式会社 発光ダイオード素子アレイの実装構造
JP2000068650A (ja) 1998-08-24 2000-03-03 Ibiden Co Ltd 多層プリント配線板
JP2000091742A (ja) 1998-09-16 2000-03-31 Ibiden Co Ltd プリント配線板の製造方法
JP2000165046A (ja) 1998-09-24 2000-06-16 Ibiden Co Ltd 多層ビルドアップ配線板
JP4127433B2 (ja) 1998-09-17 2008-07-30 イビデン株式会社 多層ビルドアップ配線板及び多層ビルドアップ配線板の製造方法
US6021050A (en) * 1998-12-02 2000-02-01 Bourns, Inc. Printed circuit boards with integrated passive components and method for making same
JP3672169B2 (ja) 1999-03-05 2005-07-13 日本特殊陶業株式会社 コンデンサ、コア基板本体の製造方法、及び、コンデンサ内蔵コア基板の製造方法
KR101384035B1 (ko) 1999-09-02 2014-04-09 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
KR100823767B1 (ko) 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP3540976B2 (ja) 2000-02-29 2004-07-07 京セラ株式会社 電気素子内蔵配線基板
TW533758B (en) 2000-07-31 2003-05-21 Ngk Spark Plug Co Printed wiring substrate and method for manufacturing the same
JP3748536B2 (ja) 2001-02-09 2006-02-22 三共株式会社 ピリミジンヌクレオシド誘導体の結晶
CA2383255C (en) * 2002-04-23 2010-06-01 Astrium Sas Method of controlling the attitude and stabilization of a satellite in low orbit
JP4488684B2 (ja) * 2002-08-09 2010-06-23 イビデン株式会社 多層プリント配線板
KR101199285B1 (ko) 2004-02-04 2012-11-12 이비덴 가부시키가이샤 다층프린트배선판
KR20060118578A (ko) 2004-02-04 2006-11-23 이비덴 가부시키가이샤 다층프린트배선판
JP5235531B2 (ja) 2008-06-26 2013-07-10 リコーエレメックス株式会社 ガスメータ
WO2011007604A1 (ja) 2009-07-13 2011-01-20 富士通株式会社 ループ型ヒートパイプ及びその起動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432677A (en) * 1993-02-09 1995-07-11 Texas Instruments Incorporated Multi-chip integrated circuit module
US5877550A (en) * 1996-07-31 1999-03-02 Taiyo Yuden Co., Ltd. Hybrid module and method of manufacturing the same
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110416192A (zh) * 2019-07-12 2019-11-05 南通沃特光电科技有限公司 一种具有电容组件的集成电路封装结构及其封装方法

Also Published As

Publication number Publication date
EP2077703A1 (en) 2009-07-08
WO2001019148A1 (fr) 2001-03-15
CN100381027C (zh) 2008-04-09
EP1771050B1 (en) 2011-06-15
EP2081419A2 (en) 2009-07-22
US6724638B1 (en) 2004-04-20
KR20100018626A (ko) 2010-02-17
EP1139705B1 (en) 2006-11-22
EP2265101B1 (en) 2012-08-29
EP2079291A1 (en) 2009-07-15
US7342803B2 (en) 2008-03-11
US7864543B2 (en) 2011-01-04
CN101232783B (zh) 2010-06-02
US20080142255A1 (en) 2008-06-19
EP1139705A1 (en) 2001-10-04
EP2081419A3 (en) 2009-07-29
CN101232779A (zh) 2008-07-30
EP2079291B1 (en) 2013-06-19
EP1139705A4 (en) 2004-03-03
US8717772B2 (en) 2014-05-06
US20120006469A1 (en) 2012-01-12
DE60031949D1 (de) 2007-01-04
US20070258225A1 (en) 2007-11-08
KR101084526B1 (ko) 2011-11-18
CN101232777B (zh) 2010-06-09
US8763241B2 (en) 2014-07-01
US7881069B2 (en) 2011-02-01
CN101232778B (zh) 2011-12-28
KR20100080630A (ko) 2010-07-09
US20080169120A1 (en) 2008-07-17
CN101232783A (zh) 2008-07-30
KR20120101735A (ko) 2012-09-14
CN1321411A (zh) 2001-11-07
KR20090068389A (ko) 2009-06-26
KR100890475B1 (ko) 2009-03-26
US7978478B2 (en) 2011-07-12
US20040160751A1 (en) 2004-08-19
US20100226108A1 (en) 2010-09-09
US20100328915A1 (en) 2010-12-30
US20100014261A1 (en) 2010-01-21
CN101232777A (zh) 2008-07-30
US7864542B2 (en) 2011-01-04
KR20070122583A (ko) 2007-12-31
EP2265101A1 (en) 2010-12-22
US8842440B2 (en) 2014-09-23
KR20080111567A (ko) 2008-12-23
CN101232778A (zh) 2008-07-30
KR101084525B1 (ko) 2011-11-18
US8830691B2 (en) 2014-09-09
EP2077703B1 (en) 2013-08-21
EP1771050A1 (en) 2007-04-04
US20080144298A1 (en) 2008-06-19
EP2081419B1 (en) 2013-08-07
KR20010092430A (ko) 2001-10-24
KR101384035B1 (ko) 2014-04-09
US20130286615A1 (en) 2013-10-31
DE60031949T2 (de) 2007-07-26
US8116091B2 (en) 2012-02-14
KR20100080633A (ko) 2010-07-09
CN101232779B (zh) 2013-03-27

Similar Documents

Publication Publication Date Title
KR100842389B1 (ko) 프린트배선판 및 그 제조방법
KR100823767B1 (ko) 프린트배선판 및 프린트배선판의 제조방법
JP4646371B2 (ja) プリント配線板及びプリント配線板の製造方法
JP4863564B2 (ja) プリント配線板及びプリント配線板の製造方法
JP4697828B2 (ja) プリント配線板及びプリント配線板の製造方法
JP2002100871A (ja) プリント配線板及びプリント配線板の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
A107 Divisional application of patent
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180529

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 12