JP7409031B2 - ガラスコア多層配線基板及びその製造方法 - Google Patents

ガラスコア多層配線基板及びその製造方法 Download PDF

Info

Publication number
JP7409031B2
JP7409031B2 JP2019208248A JP2019208248A JP7409031B2 JP 7409031 B2 JP7409031 B2 JP 7409031B2 JP 2019208248 A JP2019208248 A JP 2019208248A JP 2019208248 A JP2019208248 A JP 2019208248A JP 7409031 B2 JP7409031 B2 JP 7409031B2
Authority
JP
Japan
Prior art keywords
layer
glass core
wiring board
hole
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019208248A
Other languages
English (en)
Other versions
JP2021082688A (ja
Inventor
進 馬庭
将士 澤田石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to JP2019208248A priority Critical patent/JP7409031B2/ja
Priority to EP20891221.2A priority patent/EP4064803A4/en
Priority to CN202080078469.0A priority patent/CN114731761A/zh
Priority to PCT/JP2020/042767 priority patent/WO2021100696A1/ja
Publication of JP2021082688A publication Critical patent/JP2021082688A/ja
Priority to US17/746,018 priority patent/US11877394B2/en
Application granted granted Critical
Publication of JP7409031B2 publication Critical patent/JP7409031B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/042—Printed circuit coils by thin film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F41/00—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties
    • H01F41/02—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets
    • H01F41/04—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for manufacturing cores, coils, or magnets for manufacturing coils
    • H01F41/041—Printed circuit coils
    • H01F41/043—Printed circuit coils by thick film techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H01L27/016—Thin-film circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4661—Adding a circuit layer by direct wet plating, e.g. electroless plating; insulating materials adapted therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/002—Details of via holes for interconnecting the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F17/0013—Printed inductances with stacked layers
    • H01F2017/0026—Multilayer LC-filter
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F17/00—Fixed inductances of the signal type 
    • H01F17/0006—Printed inductances
    • H01F2017/004—Printed inductances with the coil helically wound around an axis without a core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10015—Non-printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/1003—Non-printed inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Description

本発明は、貫通孔を設けたガラス基板を有する多層配線基板及びその製造方法に関する。
近年の通信産業、通信機器を取り巻く状況をみると、動画配信サービス拡大などを背景として通信データ量が増大しており、この傾向は今後も続くと予想されている。代表的な通信機器であるスマートフォンを例にとると、通信量増大に対応するために、Ｈｉｇｈ Ｂａｎｄ（２．３～６．０ ＧＨｚ）ＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ：ＴＤＤ）、ＣＡ（Ｃａｒｒｉｅｒ Ａｇｇｒｅｇａｔｉｏｎ）、ＭＩＭＯ（Ｍｕｌｔｉ Ｉｎｐｕｔ Ｍｕｌｔｉ Ｏｕｔｐｕｔ）等の新たな通信技術が普及し、それに伴い１台のスマートフォンが使用するＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）フィルタの数が増加している。
セルラー通信の送受信二重化方式には、ＴＤＤとＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）とがある。ＴＤＤは一つの通信帯域を時分割で二重化連続し、ＦＤＤは隣接した１組の通信帯域（送信帯域をＵＬ：Ｕｐ Ｌｉｎｋ， 受信帯域をＤＬ：Ｄｏｗｎ Ｌｉｎｋと呼ぶ）を使用して二重化する。
送受信で電波を対称に使用するＦＤＤに対し、ＴＤＤは非対称な使用が可能であり、電波利用効率において原理的に優位である。また、２波長帯を使うＦＤＤに対し、１波長帯で実現するＴＤＤは、回路構成もよりシンプルになる。
このように、ＴＤＤは原理的優位性を有するものの、デジタルセルラー通信サービス開始当初は端末・基地局同期精度が低く、送信期間と受信期間の間に長いブランク期間を設ける必要がある。更に、電波利用効率でもＦＤＤが優位だったため、ＦＤＤから普及が進んだ。
現在のセルラー通信の周波数は４６０ＭＨｚから６ＧＨｚまでの帯域が割り当てられている。
電波はより低周波において伝達特性（減衰特や障害物回避など）に優れるため、１ＧＨｚ以下の帯域を用いてＦＤＤから普及が進んだ。
しかし、近年の通信量拡大に伴い、１ＧＨｚ以下の帯域の利用状況は早々に過密化し、現在は２ＧＨｚまで過密化が進んでいる。このような状況に対し、近年の基地局・端末同期技術進歩が、ＴＤＤのブランク期間を短縮し、ＴＤＤの普及を加速している。
同期技術の進歩は、ブロードバンドによる高速通信にも繋がっている。サービス開始当初のＦＤＤ帯域幅は２０ＭＨｚ以下であったが、現在のＴＤＤは２００ＭＨｚのブロードバンドで利用されており、更なる広帯域化が決まっている。このような状況を背景とし、今後は未使用帯域が広がる２．３～６．０ ＧＨｚでブロードバンドＴＤＤの普及が進む。
スマートフォンは、ノイズとなる外来通信波から使用通信帯域を隔離するために、帯域毎にバンドパスフィルタ（以降、ＢＰＦと略す、又は周波数フィルタと呼ぶ場合がある）を使用する。
各国の各キャリアが使用する通信帯域は、３ＧＰＰ （Ｔｈｉｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）が仕様の検討・作成を行っており、通信キャリアに割り当てられる帯域にはｂａｎｄナンバーが付与される。
一例としてｂａｎｄ１２は、ＦＤＤ方式、ＵＬ ６９９～７１６ＭＨｚ、 ＤＬ７２９～７４６ＭＨｚと規定されている。これは、幅１７ＭＨｚの狭い帯域を１３ＭＨｚの近接した間隔で利用する仕様であり、周波数フィルタにはシャープなバンドパス特性をもつＡＷ（Ａｃｏｕｓｔｉｃ Ｗａｖｅ）が用いられる。
ＡＷフィルタには、ＳＡＷ （Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタと、ＢＡＷ （Ｂａｌｋ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタがある。ＳＡＷフィルタは圧電体の上に櫛歯型対向電極を形成し、表面弾性波の共振を利用するフィルタである。ＢＡＷフィルタには、ＦＢＡＲ型 （ｆｉｌｍ ｂｕｌｋ ａｃｏｕｓｔｉｃ ｒｅｓｏｎａｔｏｒ）とＳＭＲ型（ｓｏｌｉｄ ｍｏｕｎｔｅｄ ｒｅｓｏｎａｔｏｒ）がある。ＦＢＡＲは圧電体フィルムの下にキャビティを設けバルク弾性波の共振を利用するフィルタである。ＳＭＲはキャビティの代わりに圧電膜の下に音響多層膜（ミラー層）を設けることで弾性波を反射させ共振を利用するフィルタである。ＦＢＡＲはフィルタ特性の急峻性と許容挿入電力においてＳＭＲに優れ、現在のＢＡＷの主流となっている。ＦＢＡＲ は前述したキャビティを高度なＭＥＭＳ技術で形成するため、ＳＡＷより高価であるといわれている。
ＢＡＷはＳＡＷに比較し、許容挿入電力などの点で高周波特性に優れ、利用周波数において下記のような帯域の棲み分けがある。
Ｌｏｗ Ｂａｎｄ （～１．０ＧＨｚ）：ＳＡＷ
Ｍｉｄｄｌｅ Ｂａｎｄ （１．０～２．３ＧＨｚ）：ＳＡＷ又はＢＡＷ
Ｈｉｇｈ Ｂａｎｄ （２．３ＧＨｚ～）：ＢＡＷ
世界各国で使用するハイエンド・スマートフォンは、各国地域とキャリアに応じｂａｎｄ（帯域）を切り替えて通信するため、１０～２０ｂａｎｄの複雑なＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）回路を内蔵している。回路基板配線の複雑化は信号干渉を生じるため、ハイエンド・スマートフォンでは、帯域や通信方式毎に、周波数フィルタ、アンプ、スイッチをまとめてモジュール化し、回路基板配線を単純化している。
またスマートフォンでは、厚さ６ｍｍ程度の筐体に、回路基板と表示素子を重ねて実装するため、モジュール厚は０．６～０．９ｍｍ程度に納める必要がある。
ソレノイド型コイルとキャパシタを組み合わせたＬＣフィルタも、周波数フィルタとして使用できる。しかしながら、ＡＷフィルタに比較し閾値特性がブロードなため、隣接する２帯域を同時使用するＦＤＤに利用することはできなかった。ところが、１帯域で運用するＴＤＤでは、ＬＣフィルタを周波数フィルタとして用いることが可能である。
また、ＬＣフィルタはＡＷフィルタに比較し、許容挿入電力、広通信帯域（ブロードバンド）、温度ドリフトなどの優位性を有する。一方、通過対象の周波数帯に対する減衰特性が穏やかであるため、これまでは受信規格を満足しない場合があったが、３．５ＧＨｚ帯の標準仕様の最適化が行われたことにより、状況が好転し、ＬＣフィルタは、今後普及するＨｉｇｈ Ｂａｎｄ（３．５～６．０ ＧＨｚ）ＴＤＤ用の周波数フィルタとして有望な技術となった。しかしながら、従来のＬＴＣＣ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｃｏ－ｆｉｒｅｄ Ｃｅｒａｍｉｃｓ）で製造するチップＬＣフィルタは、ＡＷフィルタに比べサイズが大きく、特に厚みの問題から、ハイエンド・スマートフォンの薄型モジュールに搭載することは困難だった。
同様に今後普及が進む、ＣＡ（Ｃａｒｒｉｅｒ Ａｇｇｒｅｇａｔｉｏｎ）は、複数ｂａｎｄの同時使用により高速通信を実現する技術であり。同時使用する複数ｂａｎｄの中には２．３～６．０ ＧＨｚ 帯 ＴＤＤも含まれる。
ＣＡの周波数フィルタでは、同時使用する他のｂａｎｄ信号が抑制対象ノイズとなり、従来の外来信号に比べ、ノイズの強度が非常に大きい。
このため、モジュール化においても、従来帯域や通信方式単位から、ＣＡ単位での最適化に変更する必要がある。
このように、スマートフォンの薄型モジュール内に、いかにしてＬＣフィルタを実装するかという課題がある。これに対し、回路基板にコイルを内蔵することで、よりコンパクトな回路構成を実現する技術が、特許文献１に開示されている。
特開２００５－２６８４４７号公報 特開平７－１９３２１４号公報
特許文献１においてポイントとなるのは、ガラスをコアとすることと、コアの周りを巻くようにソレノイド型コイルを形成する点である。しかし、この構成の場合にキーとなる技術は、いかにしてガラスに貫通孔を形成して、それを導電化して貫通電極を形成するかということである。
これについては、例えば特許文献２にあるように、最終形態よりも厚い状態のガラスコアにＢｏｓｃｈプロセスなどにてガラスの厚さ方向の途中までの孔を形成し、その側壁や底面に連続した導電層を形成してから、孔開口部の反対側からガラスを研磨してゆき、底面部を超えて削り落とすことによって、導電化した貫通電極を得る方法がある。
ところが、この方法にて貫通電極付きのガラスコアを得たのちに、貫通電極からガラス表裏面に対する導通を取ろうとすると、研磨にて露出した貫通電極の側において、図１（ｃ）に示すように、接続をとる部分が、貫通孔側壁上の導体層の断面部に限られるため、接続面積の小ささから、接続信頼性が不十分となる懸念がある。図１中、符号１１がガラスコアであり、符号３９が貫通電極である。
また、Ｂｏｓｃｈプロセスにおいては、ドライエッチングにてガラスに孔を形成してゆくため、長時間を要し、実用性、コストなどの問題がある。
本発明の目的は、上記課題に鑑みてなされたものであり、より簡便なガラス貫通電極を提供し、かつその後の貫通電極との確実な電気的接続を提供するものである。また、貫通電極をもつガラスをコアとした、高周波ＬＣフィルタ付き多層基板を提供するものである。
課題解決のために、本発明の一態様は、第１面、第１面と反対側の第２面、第１面と第２面を貫通する貫通孔が設けられたガラス基板であって、貫通孔の孔径が、第１面側から第２面側に向けて小さくなっていて、かつ第２面において、孔を完全にふさぐ状態で、金属又はその化合物を主体とする層状構造体が形成されていることを要旨とする。
この構成によれば、貫通孔を完全にふさぐ蓋状の構造体が層状構造体で形成されているため、図２（ｄ）に示すように、貫通電極３９と導通をとる場合に、貫通孔をふさいでいる蓋の部分全体を導通の対象とすることができる。この結果、導体層の断面のみを対象としていた場合と比較して、格段に高い信頼性をもった接続を得ることが可能である。
また、本発明の態様においては、貫通孔の側壁に沿って配置された貫通電極を有し、貫通電極は、３つの層を有し、第１層は、貫通孔の側壁のガラス第１面側の一部及び、貫通孔の第２面側の開口部をふさいでいる貫通孔の第２面側の底に部分の一部若しくは全面に配置され、第２層は、第１層及び第１層から露出した側壁及び貫通孔の第２面側の底の部位を覆うように配置され、第３層は、第２層上に配置される。
この構成は、貫通孔の内部の導通をとる構成について述べたものであり、導体を導入するのが困難な貫通孔内に対し、どのようにして簡便かつ確実に導体層を形成するかを主張している。
また、本発明の一態様においては、上記金属又はその化合物を主体とする層状構造体において、その金属がニッケル、クロム又はその合金であることが好ましい。
本発明の一態様によるガラスコア多層配線基板の製造方法の一つとして、後に実施形態で述べるように、予め内部に脆弱部を作ったガラスにフッ酸処理を加えることによって、脆弱部を優先的に除去して孔とするものがある。上記構成はそれを想定したものであり、フッ酸処理の際に、脆弱部を取り除いたフッ酸が、そこから先に侵入しないために、脆弱部に蓋をするようにフッ酸に対する耐腐食性を有する金属を配置しておくということを意味している。これによって、フッ酸によって脆弱部を取り除いたあとのガラスには、底部に耐フッ酸金属にて蓋をした有底ビアができることとなる。
また、本発明の態様において、第１層から第３層の少なくとも１層が、それぞれ単層又は複数の層からなることが好ましい。
導電層を構成する各層には、それぞれ、下地層との密着を向上させるための層や、化学反応の触媒として作用する物質の層など、主たる層以外の層の介在が必要な場合がある。本構成においては、その可能性を鑑み、それらの層の存在によって、更に質の高いガラスコア多層配線基板ができるものとして、その権利を主張するものである。
また、本発明の態様において、貫通電極が有する第１層が、スパッタリングによってなる構成であっても良い。
ガラス基板内の孔の、特に貫通孔の側壁に導電層を積層するのは、物理的な困難性を伴う。多くの場合、積層する化学種はもともとガラス材料の外側にあり、それをガラスコアの孔内に導入する場合の化学種の軌道が、ガラスコアの孔の側壁と平行若しくはそれに近い角度をなすため、化学種が側壁上に成膜するために必要なエネルギーのやりとりを、側壁を形成する化学種と行いにくいためである。
例えば、無電解めっきのような、化学種の運動が等方的な方法に関しては、この困難性は大きく軽減されるが、他方、ガラスコアに形成された孔の側壁に対して、十分な密着性を確保するのが難しくなる。
スパッタリング法は、ガラスコアの外側からガラスコアに向かって直線的に化学種をとばし、衝突させて製膜する、異方性の強い成膜法ではあるが、衝突の際における化学種の運動エネルギーを大きくしやすく、密着性を強くすることが比較的結容易である。それに加え、チャンバー内に適度に気体分子を存在させることによって、それとの衝突によって化学種を散乱させ、本来は成膜をするのに不利な位置関係にある場所にも、ある程度成膜をすることが可能である。以上のような理由より、ガラスコア内の孔の導電膜形成にスパッタリングを用いることによって、より物性の優れたガラスコア多層基板を提供できることについて、その権利を主張するのが、この構成の意味するところである。
また、本発明の態様において、貫通電極が有する第２層が無電解めっきによってなる構成であってもよい。
上記主張したスパッタリングによる導電層第１層は、比較的孔内の側壁にも成膜しやすい方法ではある。しかい、貫通孔の側壁上へ製膜する困難性は、その位置が孔開口部から遠くなればなるほど、また孔開口径が小さくなればなるほど高くなる。その結果、導電層第１層は図３（ｂ）に示すように、ガラスコア表面、ガラスコア内の貫通孔の底の部分、ガラスコア内の穴の側壁の開口径から近い部分に積層される場合が多くなる。
そこで、図３（ｃ）に示すように、導電層第１層２７，２８が積層していない部分つまり、孔の側壁のうち孔の開口部から遠い部分に、他の方法によって、導電層あるいはそのシードとなる層を積層する必要が生じる。無電解めっき法は、化学種の運動が等法的であり、貫通孔の側壁への成膜に関しての困難性が低いという利点がある。半面、一般的にガラスに対する密着性が低いという点はあるが、ガラスに直接成膜される部分以外に導電層第１層の上に成膜される部分もあり、そこでの密着性が高くなるように、第１層、第２層を構成する物質を選んで、補うことも可能である。以上の理由より、ガラスコア内の孔の導電層の第２層２９の積層方法として無電解めっき法を選択することによって、より高品質なガラスコア多層配線基板が得られる。
また、本発明の態様において、貫通電極が有する第３層が電解めっきによってなる構成であってもよい。
第３層３２は、導電層の主層であり、全体の厚さのほとんどを占めることを想定している（図３（ｄ）参照）。そして、第２層２９を積層した段階において、孔の内壁すべては導電層で覆われている。そこで第３層の積層方法としては、積層対象部の導電化を前提として、ある程度厚い層を比較的早く成膜できる方法が適していると考えた。そこで、第３層の成膜方法として、電解めっきを採用することによって、より高品質なガラスコア多層配線基板が得られる。
また、本発明の態様において、第１面及び第２面の上に、導体からなる配線層が配置され、更にその上に、絶縁体層と導体配線層を交互に積層することによってなる構成であっても良い。
本基板の機能を達成するためには、必ず必要な量の導体配線があり、基板全体の面積に制限があって、それに導体配線を収めることができない場合、あるいは配線層の機能上の制約によって、それを厚さ方向に重ねるように配置する必要がある場合などに、配線層をいくつかの層に分割して重ね、その間に絶縁体層を挟むことによって、短絡をさける構造とすることが解決法の一つとなる。このような多層構造をとることによって、より高品質で付加価値の高いガラスコア多層配線基板が得られる。
また、本発明の態様において、絶縁体層を貫通する孔を設けた上で、その内部に導電物質を配置することによって貫通電極を設け、該貫通電極によって、導体配線層間の電気的導通をとる構成でもよい。
各配線層は、層のみでは、その間の絶縁体層によって絶縁しているが、必要な機能を発現するために、必要に応じて、適切な箇所で導通を取られねばならない。その方法として、絶縁体層内にビアを設け、それを導電物質で埋めることによって貫通電極にすることを採用することにより、より高品質なガラスコア多層配線基板が得られる。
また、本発明の態様において、貫通電極と第１面、第２面上に設置された両配線層を接続することによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルからなるインダクタを層状構造体内部に配置する構成でも良い。
コア材料としてガラスを採用する理由として、平滑な表面を持つため、その上に形成する配線層についても、高い寸法安定性などが期待できたり、その誘電率の低さから、高周波回路に対する適性が高いことが挙げられる。そのことを積極的に利用して、高周波用のインダクタをガラスコアの周りに作りこむことが可能となる。
また、本発明の態様において、少なくとも一方の電極について、導体層の中にそれが配置され、それと平行なもう一方の電極が、誘電体層を挟んで配置されることによってキャパシタが形成され、該キャパシタが層状構造体内部に配置された構成としてもよい。
この構成によれば、ガラスの特性を活かして、高周波用部品を基板内に作りこむことが可能となる。
また、本発明の態様において、インダクタとキャパシタを、一対又はそれ以上、適切に接続することによって、周波数フィルタを構成し、該周波数フィルタが多層基板内部に配置された構成としても良い。
この構成によれば、ガラスコア多層配線基板内に、インダクタとキャパシタから構成される周波数フィルタを作りこむことで、良質なフィルタ内蔵基板が得られる。
本発明の態様によれば、より簡便なガラス貫通電極を提供し、かつその後の貫通電極との確実な電気的接続を有するガラスコア多層配線基板を提供できる。
従来技術による、貫通電極の製造方法の参考図である。 本発明による、貫通電極の製造方法の参考図である。 本発明による、ガラスコアの孔内への導電の手順についての参考図である。 本発明の実施形態に含まれるキャパシタの断面図を示す図である。 本発明の実施形態に含まれるインダクタの斜視図を示す図である。 本発明の実施形態に含まれるバンドパスフィルタの回路図を示す図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。 本発明の実施形態にかかる回路基板の製造工程を説明する図である。
以下、本発明の実施形態について、図面を参照しながら説明する。
なお、以下の説明は、本発明の一例に関するものであり、本発明は、これらによって限定されるものではない。
また、本明細書中、「上」とはガラスコアから遠ざかる方向をいい、「下」とはガラスコアに近づく方向をいう。
まず高周波フィルタとしての回路設計を行うため、通過又は遮断する電波の周波数帯域に応じて、必要なキャパシタとインダクタンスを、シミュレーションソフトによって算出する。例えば３３００ＭＨｚ以上、３７００ＭＨｚ以下の帯域を透過するフィルタについては、図６に示したような回路構成となる。そしてそれを実現するために、キャパシタについては、電極の大きさ、電極間の距離、誘電体の誘電率を、インダクタについては、巻きの断面積、巻き数、長さなどを、加工性やスペース効率を加味しながら設計する。その設計の例を表１及び表２に示す。なお、表２においてインダクタンスＬ１とＬ２の巻き数が空欄となっているが、これは両素子に求められるインダクタンスが非常に小さいため、１巻きすら必要でなく、直線状の配線の状態で生じる自己インダクタンスで足りることを意味している。
Figure 0007409031000001
Figure 0007409031000002
高周波モジュール用基板に搭載される他の帯域用のＢＰＦについても、同様の手順によって、キャパシタ、インダクタンスを計算し、必要な回路の設計を行う（数値については省略）。
次に、ガラス基板をコア材として、その両面に配線層と絶縁樹脂層を交互に形成した基板を例にとって、ＬＣ回路を構成する回路素子としてのキャパシタとインダクタの例を、それぞれ説明する。
キャパシタについては、二枚の導体板の間に誘電体を挟んだ構造とする。キャパシタの例としては、図４に示すように、不図示のガラス基板直上、又はガラス基板上に形成した絶縁樹脂層１１の上に、下電極３０を積層して導体パターンを形成し、かかる導体パターンの上に誘電体層３３を積層し、更にその上に上電極となる導体３６を積層したものである。下電極３０と上電極３６は、一般的にシード層と導電層からなる多層構造を有する。
インダクタについては、らせん状のコイルと同様の性能を、貫通穴を備えた基板に内蔵することができる。図５においては、２列に並んだ貫通穴を有する平行平板状のガラス基板を透明化して図示している。図５において、ガラス基板の表裏面において隣接する貫通穴の開口部同士を接続するように配線２２，３１（配線層）を形成し、またガラス基板の表裏面を連通する貫通穴の内壁に貫通電極３９としての導体層を形成し、貫通導電ビア（以下ＴＧＶ）とする。
ここで、図５において、１列目ｎ番目のＴＧＶを、ＴＧＶ（１，ｎ）とし、２列目ｎ番目のＴＧＶを、ＴＧＶ（２，ｎ）とする。裏面側の配線２２によりＴＧＶ（１，ｎ）とＴＧＶ（２，ｎ）とを接続し、表面側の配線３１によりＴＧＶ（１，ｎ）とＴＧＶ（２，ｎ＋１）とを接続すると、配線２２と、ＴＧＶ（１，ｎ）と、配線２１と、ＴＧＶ（１，ｎ＋１）とで、ガラス基板の内部と表面を導体が一周（一巻き）する、オープン回路を構成することができる。この回路に電流を流すことで、インダクタとして機能させることができる。インダクタの特性は、例えば、巻き数を変えることで調整することができる。
次に、本実施形態のガラスコア多層配線基板の構成について説明する。
本実施形態のガラスコア多層配線基板は、第１面と第１面と反対側の第２面とを有し、第１面側から第２面側に向けて孔径が小さくなる貫通孔が設けられたガラス基板と、貫通孔の側壁に沿って配置された貫通電極と、ガラス基板の両面にそれぞれ、導電材料（金属又はその化合物を主体とする材料）で形成された層状構造体と、を有する。第２面側の層状構造体は、貫通孔の開口部を塞ぐ状態で形成されて、貫通孔の第２面側の底の部位を構成する。貫通電極は、３つの層を有する。３つの層のうちの第１層は、貫通孔の側壁のガラス第１面側の一部及び、貫通孔の第２面側の開口部を塞いでいる貫通孔の第２面側の底の部分の一部若しくは全面に配置され、３つの層のうちの第２層は、第１層及び第１層から露出した貫通孔の側壁及び貫通孔の第２面側の底の部位を覆うように配置され、３つの層のうちの第３層は、第２層上に配置される。
層状構造体を構成する導電材料が有する金属は、ニッケル、クロム又はその合金であることが好ましい。
３つの層のうちの少なくとも１つの層は、複数の層からなる。
層状構造体は、第１面及び第２面の上に配置された導体からなる配線層と、その上に交互に積層された絶縁体層及び導体配線層とを有する。
絶縁体層を貫通する孔と、その孔の内部に配置された導電物質からなる貫通電極とを有し、貫通電極によって、第１面及び第２面の上に配置された配線層間が電気的で導通されていることが好ましい。
貫通電極と第１面、第２面上に設置された両配線層が接続されることによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルからなるインダクタが形成されていても良い。
一方の電極が導体層の中に配置され、それと平行なもう他方の電極が、誘電体層を挟んで配置されることによってキャパシタが形成され、該キャパシタが層状構造体内部に配置されていてもよい。
貫通電極と第１面、第２面上に設置された配線とが接続されることによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルからなるインダクタが形成され、一方の電極が導体層の中に配置され、それと対になる他方の電極が、誘電体層を挟んで配置されることによってキャパシタが形成され、該キャパシタが層状構造体内部に配置される。インダクタとキャパシタが、一対又はそれ以上接続されて、周波数フィルタを構成し、該周波数フィルタが層状構造体内部に配置されていてもよい。
第１層は、例えば、スパッタリングによってなる。
第２層は、例えば無電解めっきによってなる。
第３層は、電解めっきによってなる。
次に、本実施形態のガラスコア多層配線基板の製造方法を、図７～図３９を参照して説明する。なお、以下に示す寸法等は、参考的な値であり、本発明はそれに限定されるものではない。
まず、図７（ａ）に示すように、低膨張のガラスコア１１（厚さ５００μｍで３２０ｍｍ×４００ｍｍの長方形の板状、ＣＴＥ：３．５ｐｐｍ／Ｋ）を準備する。
次に、図７（ｂ）に示すように、ガラスコア１１の第１面１２側からフェムト秒レーザーを照射し、後のフッ酸によるガラスエッチングの際に、貫通孔の起点となるレーザー改質部１４（ガラスコア内の脆弱部１４）を形成する。フェムト秒レーザーの焦点は、下降中に連続して動かし、改質部がガラスコアの第１面からの深さ２００μｍの位置から第２面の深さまで、連続的に形成されるようにした。
次に、図８（ｃ）に示すように、ガラスコアの第２面１３全面に、スパッタリングにて、２００ｎｍの厚さにてクロム層１５（耐フッ酸層１５）を形成し、続いて、図８（ｄ）に示すように、スパッタリングにて、２００ｎｍの厚さにて銅層１６を形成した。クロム層は、フッ酸に対する耐腐食性があるため、後のガラスエッチングの際に、エッチングを止める効果がある。
続いて、図９（ｅ）に示すように、ガラスコアの第２面上のスパッタ層の上に、フォトレジスト１７を塗布し、更に図９（ｆ）に示すように、後に配線層としたい部分が露出するように、フォトリソグラフィーによるパターニングを施した。
続いて、図１０（ｇ）に示すように、電解銅めっきによって、ガラスコア第２面側のフォトレジストパターンから露出した部分に、１２μｍの厚さにて銅配線層１８（配線層）を形成した。その後で、図１０（ｈ）に示すように、レジストパターンは剥離除去した。
この状態で、ガラスコア第２面上の配線パターンでない部分には、耐フッ酸用のクロム層及びその上スパッタ銅層が積層されている。そこで、図１１（ｉ）に示すように、ウエットエッチング処理にて、それらの層を除去する。この際に、配線パターンの最上層にある電解めっきによる銅層も、若干溶解するが、クロム層、スパッタ銅層に比べて、その厚さが非常に大きいため、エッチング条件、エッチング時間を適切に選べば、不要なクロム層、スパッタ銅層のみを除去して、銅パターンとその下にあるクロム層、スパッタ銅層はガラスコア第２面上に残る。
続いて、図１１（ｊ）に示すように、ガラスコア第２面側に絶縁樹脂シートを積層して、絶縁樹脂層１９を形成した。実例においては、絶縁樹脂シートとしては、味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ－ＧＸ－Ｔ３１Ｒ」）を使用し、積層に際しては真空プレス式のラミネータを用いたが、必ずしもこれに限るものではなく、適宜選択してよい。絶縁樹脂シートの厚さは２５μｍとしたが、これに関しては、ガラスコア第２面上の配線層を完全に覆う厚さが必要である。実施例の場合は、配線層の厚さは、耐フッ酸層などの下地も込みで、１２μｍ程度であるので、絶縁樹脂シートの厚さは、２５μｍで十分と判断した。
続いて、図１２（ｋ）に示すように、ガラスコア第２面側の絶縁樹脂層に導通のための貫通孔２０（絶縁樹脂層に設けられたビア２０）を加工した。加工に際しては、レーザー加工機を使用して、孔径は入り口側が６０μｍで、孔底側が４５μｍのテーパー形状となるように設定した。ただし、加工方法や孔径、形状に関しては、これに限るものではなく、目的に合わせて、適宜選択してよい。なお、図示はしていないが、レーザー加工の後に、過マンガン酸カリウム水溶液を主成分とする液によって、デスミア加工を実行した。目的は、レーザー加工による樹脂の溶解分を孔底部分から取り除き、孔底部に導体を完全に露出させることと、樹脂表面を適度に粗らして、後述する配線シード層の密着性を高めるためである。
続いて、図１２（ｌ）に示すように、ガラスコア第２面側の絶縁樹脂層の表面及び、樹脂層に加工した孔の内壁に対し、導電シード層として、無電解めっき法にて銅層２１を積層して配線層を形成した。層の厚さは５００ｎｍに設定した。なお、導電シード層の形成については、材料、加工法ともに、これに限るものではなく、目的に合わせて適宜選択してよい。
続いて、図１３（ｍ）に示すように、ガラスコア第２面側に積層されている樹脂層の上に、フォトレジスト１７によるパターンを形成し、配線層としたいところのみが露出するようにした。次に、図１３（ｎ）に示すように、電解メッキによって、フォトレジストパターンから露出した部分に電解銅メッキを施した。銅厚は１２μｍに設定した。なお、銅厚や積層方法は、これに限るものではなく、目的に合わせて適宜選択してよい。
その後、図１４（Ｏ）に示すように、フォトレジストパターンは剥離除去した。ここまでの工程によって、ガラスコア第２面側に積層された絶縁樹脂層の上には、配線パターンが形成された部分と、導電シード層が施された部分が混在した状態になっている。
続いて、図１４（ｐ）に示すように、ソフトエッチング処理によって、ガラスコアの第２面上の絶縁樹脂上面に露出した導電シード層を溶解除去した。なお、ソフトエッチング処理によっては、配線パターンも若干は溶解するが、導電シード層よりも厚さが大きく上回るため、配線パターンが除去されることはなく、露出した導電シード層のみが除去される。
続いて、図１５（ｑ）及び（ｒ）に示すように、ガラスコア第２面側の導体配線層の上全体に接着層２４を設け、その上にキャリアガラス２５を敷設する。キャリアガラス２５は後で除去するため、接着層２４は仮貼り可能なものとし、キャリアガラスの厚さは１ｍｍとした。キャリアガラスの厚さについては、特に制限はなく、ハンドリングや基板の剛性その他の条件によって、目的にあったものを選べばよい。
続いて、図１６（ｓ）に示すように、基板にフッ酸エッチングを施し、ガラスコア１１を第１面側から薄くしていった。加工条件を調整し、ガラスコア第１面全体が均等に薄化するようにしたため、エッチングがガラスコア内部の改質部に至るまでは、ガラスは第２面と平行に薄化されてゆくが、エッチングが改質部に至ると、そこのエッチングレートが高いために、あたかも、ガラスに孔をあけながら薄化をしているような状態になる。ガラスのフッ酸エッチングに関しては、予め条件出しをしておき、ガラス厚が２００μｍになった時点で、第１面側の孔径が９０μｍ、第２面側の孔径が７０μｍにてガラスコアに貫通孔が形成されるように調整をしておいた。
続いて、図１７（ｔ）、図１８（ｕ）に示すように、ガラスコア第１面の孔内壁を含む表面に、第１層としてのチタン層２７と銅層２８を積層した。積層はスパッタリングにて行い、チタン層の厚さは５０ｎｍ、銅層の厚さは３００ｎｍに設定した。事前の条件出しによって、この加工条件にて成膜した場合、孔の内壁への膜の付きまわりについては、側壁が孔入り口から約５０ｎｍまで届き、孔底については、孔でない表面と同様に成膜できることが確認済みであった。
続いて、図１９（ｖ）に示すように、ガラスコア第１面の表面と孔内に無電解めっきにて、第２層としてのニッケル層２９を積層した。ニッケルの厚さは２００ｎｍとした。
続いて、図２０（ｗ）に示すように、ガラスコア第１面側にフォトレジスト層を設け、後に配線パターンとするところが露出するように、フォトリソグラフィーのパターニングを実行した。
続いて、図２１（ｘ）に示すように、ガラスコアの第１面のフォトレジストパターンのうちレジストが除去されて下地が露出しているところに電解めっき法にて、銅を積層した。銅の厚さは１２μｍを狙い値として、予め条件設定を行っておいた。
続いて、図２２（ｙ）に示すように、多層基板に内蔵されるキャパシタの両電極に挟まれる誘電体層３３の形成を実行した。手順としては、不要な箇所は、あとで除去するものとして、まずはガラスコアの第１面側最上面全体に、誘電体層を形成した。誘電体としては、窒化アルミニウムを選択し、スパッタリングを用いて積層し、厚さは２００ｎｍに設定した。
続いて、図２３（ｚ）に示すように、誘電体層の上前面にチタン層３４を形成した。これはこの後でキャパシタの上電極を形成するための密着層の役割を持っている。積層する厚さは５０ｎｍに設定し、積層方法はスパッタリングを選択した。
続いて、図２４（ａａ）に示すように、上記のガラスコア第１面上最上層のチタン層の上全面に銅層３５を積層した。これは、後の銅の電解銅めっきのための導電シードの役割を持つ。積層する厚さは３００ｎｍとし、積層方法はスパッタリングを選択した。
続いて、図２５（ａｂ）に示すように、上記のガラスコア第１面上の最上層にあるスパッタ銅層の上に、フォトレジスト層を形成し、その後にフォトリソグラフィーによって、後に電解銅めっきによってキャパシタの上電極を形成する部分のフォトレジストを取り除いた形状にパターニングした。
続いて、図２６（ａｃ）に示すように、ガラスコア第１面に対して、電解銅めっきを施し、キャパシタ上電極３６を形成した。めっき厚としては、８μｍと設定した。電解めっきの後、図２７（ａｄ）に示すように、レジストパターンを剥離した。この段階におけるガラスコア第１面の状態として、キャパシタ上電極が形成された部分以外には、余分な層が積層されていることになる。まず、ガラスコア第１面に配線パターンが形成されている部分については、その上に、誘電体層、チタン層、銅層が余分に積層されており、ガラスコア第１面に配線パターンがない部分については、ガラス表面上に下から、チタン層、銅層、ニッケル層、誘電体層、チタン層、銅層の順に余分な層が積層されている。そこで、次からの工程で、それら余分な層を、順次除去していった。
まず、図２８（ａｅ）に示すように、フォトレジスト１７によって、キャパシタ上電極３６及びその下の誘電体層３３、キャパシタ下電極３０を覆い、後に不要な層を除去する工程において、一緒に除去されないように保護した。
続いて、図２９（ａｆ）に示すように、ソフトエッチングによって、不要な層のうち、一番上に位置しているスパッタリングによる銅層３５を除去した。
続いて、図３０（ａｇ）に示すように、チタン層３４及びその下の窒化アルミニウムからなる誘電体層３３を除去した。方法としてはドライエッチング法を選択したが、これについては、この方法に限定されるものではなく、適宜自由に選択が可能である。
続いて、図３１（ａｈ）に示すように、キャパシタを覆っているフォトレジスト１７を除去した。これは、今後に不要な層を除去する工程においては、配線パターンを形成している銅層が、それ自体とその下の層を保護する役割を担うことができるからである。
続いて、図３２（ａｉ）に示すように、不要なニッケル層２９、銅層２８、チタン層２７を順次除去していった。方法は、それぞれの層について、選択的な腐食性をもつ別々の薬液を用いたが、これについては、特に制約を加えるものではなく、例えば、複数の層を同時に除去できる薬液があれば、それを用いるのは自由である。
続いて、図３３（ａｊ）に示すように、ガラスコア第１面側に絶縁樹脂シートを積層して、絶縁樹脂層を形成した。実施例においては、絶縁樹脂シートとしては、味の素ファインテクノ株式会社製の絶縁樹脂（商品名「ＡＢＦ－ＧＸ－Ｔ３１Ｒ」）を使用し、積層に際しては真空プレス式のラミネータを用いたが、必ずしもこれに限るものではなく、適宜選択してよい。絶縁樹脂シートの厚さは２５μｍとしたが、これに関しては、ガラスコア第１面上の配線層、キャパシタを完全に覆える厚さが必要である。実施例の場合は、ガラスコア第１面表面からキャパシタ上電極までの厚さは、各下地層なども込みで、２１μｍ程度であるので、絶縁樹脂シートの厚さは、２５μｍで十分と判断した。
続いて、図３４（ａｋ）に示すように、ガラスコア第１面側の絶縁樹脂層に導通のための貫通孔２０を加工した。加工に際しては、レーザー加工機を使用して、孔径は入り口側が６０μｍで、孔底側が４５μｍのテーパー形状となるように設定した。ただし、加工方法や孔径、形状に関しては、これに限るものではなく、目的に合わせて、適宜選択してよい。なお、図示はしていないが、レーザー加工の後に、過マンガン酸カリウム水溶液を主成分とする液によって、デスミア加工を行った。目的は、レーザー加工による樹脂の溶解分を孔底部分から取り除き、孔底部に導体を完全に露出させることと、樹脂表面を適度に粗らして、後述する配線シード層の密着性を高めるためである。
続いて、図３５（ａｌ）に示すように、ガラスコア第１面側の絶縁樹脂層の表面及び、樹脂層に加工した孔の内壁に対し、導電シード層として、無電解めっき法にて銅層２１を積層して配線層を形成した。層の厚さは５００ｎｍに設定した。なお、導電シード層の形成については、材料、加工法ともに、これに限るものではなく、目的に合わせて適宜選択してよい。
続いて、図３６（ａｍ）に示すように、ガラスコア第１面側に積層されている樹脂層の上に、フォトレジストによるパターンを形成し、配線層としたいところのみが露出するようにした。
次に、図３７（ａｎ）に示すように、電解メッキによって、フォトレジストパターンから露出した部分に電解銅メッキを施した。銅厚は１２μｍに設定した。なお、銅厚や積層方法は、これに限るものではなく、目的に合わせて適宜選択してよい。その後、図３８（ａｏ）に示すように、フォトレジストパターンは剥離除去した。
続いて、図３９（ａｐ）に示すように、ガラスコア第１面側に貼付してあったキャリアガラス２５を除去した。実施例の場合は、機械的な方法によって除去したが、特にこれに限るわけではなく、適宜目的にあった方法を選択してよい。以上をもって、ガラスコア多層基板が完成した。
なお、実例においては、多層基板の層構成は、ガラスコアとその表裏面に直接設置された配線層、加えて、ガラスコア両面に設けられた絶縁体層とその上に設けられた配線層で成り立っているが、必要に応じて、更にこれに絶縁体層、配線を重ねていってもよい。
１１・・・ガラスコア
１２・・・ガラスコアの第１面
１３・・・ガラスコアの第２面
１４・・・ガラスコア内の脆弱部
１５・・・耐フッ酸層
１６・・・耐フッ酸層上のスパッタリングによる銅層
１７・・・フォトレジスト
１８・・・ガラスコア第２面上の銅配線層
１９・・・絶縁樹脂層
２０・・・絶縁樹脂層に設けられたビア
２１・・・銅層
２２・・・ガラスコア第２面上に積層した絶縁樹脂層状の銅配線層
２３・・・ガラスコア第２面上に積層した絶縁樹脂層内の貫通電極
２４・・・接着層
２５・・・キャリアガラス
２６・・・ガラスコア内のビア
２７・・・スパッタチタン層（貫通電極第１層の一構成要素）
２８・・・スパッタ銅層（貫通電極第１層の一構成要素）
２９・・・無電解ニッケル層（貫通電極第２層）
３０・・・キャパシタ下電極
３１・・・ガラスコア第１面上の銅配線層
３２・・・電解銅層（貫通電極第３層）
３３・・・誘電体層
３４・・・誘電体層上のスパッタチタン層
３５・・・誘電体層上のスパッタチタン層上のスパッタ銅層
３６・・・キャパシタ上電極
３７・・・ガラスコア第１面上に積層した絶縁樹脂層状の銅配線層
３８・・・ガラスコア第１面上に積層した絶縁樹脂層内の貫通電極
３９・・・ガラスコア内の貫通電極

Claims (20)

  1. 第１面と上記第１面と反対側の第２面とを有し、上記第１面側から上記第２面側に向けて孔径が小さくなる貫通孔が設けられたガラス基板と、
    上記貫通孔の側壁に沿って配置された貫通電極と、
    上記ガラス基板の両面にそれぞれ形成された層状構造体と、を有し、
    上記第２面側の上記層状構造体は、上記貫通孔の開口部を塞ぐ状態で形成されて、上記貫通孔の上記第２面側の底の部位を構成し、
    上記貫通電極は、３つの層を有し、
    上記３つの層のうちの第１層は、上記貫通孔の側壁の上記第１面側の一部及び、上記貫通孔の上記第２面側の開口部を塞いでいる上記貫通孔の上記第２面側の底の部分の一部若しくは全面に配置され、
    上記３つの層のうちの第２層は、上記第１層及び上記第１層から露出した上記貫通孔の側壁及び上記貫通孔の上記第２面側の底の部位を覆うように配置され、
    上記３つの層のうちの第３層は、上記第２層上に配置され、
    上記第２面側の上記貫通孔の開口部を塞ぐ状態で形成された上記層状構造体は、上記第２面に接する耐フッ酸層と、上記耐フッ酸層の上記第２面側とは反対側の面に接する銅層とを少なくとも含むことを特徴とするガラスコア多層配線基板。
  2. 上記層状構造体を構成する導電材料が金属を有し、その金属が、ニッケル、クロム又はその合金であることを特徴とする請求項１に記載のガラスコア多層配線基板。
  3. 上記３つの層のうちの少なくとも１つの層は、複数の層からなることを特徴とする請求項１又は請求項２に記載のガラスコア多層配線基板。
  4. 上記層状構造体は、上記第１面及び上記第２面の上に配置された導体からなる配線層と、その上に交互に積層された絶縁体層及び導体配線層とを有することを特徴とする請求項１～請求項３のいずれか１項に記載のガラスコア多層配線基板。
  5. 上記絶縁体層を貫通する孔と、その孔の内部に配置された導電物質からなる貫通電極とを有し、
    上記貫通電極によって、上記第１面及び上記第２面の上に配置された配線層間が電気的で導通されていることを特徴とする請求項４に記載のガラスコア多層配線基板。
  6. 上記貫通電極と上記第１面に設置された配線層と、上記第２面上に設置された配線層とが接続されることによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルからなるインダクタが形成されたことを特徴とする請求項５に記載のガラスコア多層配線基板。
  7. 一方の電極が上記導体配線層の中に配置され、それと平行なもう他方の電極が、誘電体層を挟んで配置されることによってキャパシタが形成され、該キャパシタが上記層状構造体内部に配置されたことを特徴とする請求項５又は請求項６に記載のガラスコア多層配線基板。
  8. 上記貫通電極と上記第１面、上記第２面上に設置された配線とが接続されることによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルからなるインダクタが形成され、
    一方の電極が上記導体配線層の中に配置され、それと対になる他方の電極が、誘電体層を挟んで配置されることによってキャパシタが形成され、該キャパシタが上記層状構造体内部に配置され、
    上記インダクタと上記キャパシタが、一対又はそれ以上接続されて、周波数フィルタを構成し、該周波数フィルタが上記層状構造体内部に配置されたことを特徴とする請求項５に記載のガラスコア多層配線基板。
  9. 上記耐フッ酸層は、クロム層であることを特徴とする請求項１～請求項８のいずれか１項に記載のガラスコア多層配線基板。
  10. 上記耐フッ酸層の厚さは、上記銅層の厚さと同じであることを特徴とする請求項９に記載のガラスコア多層配線基板。
  11. 上記第１層は、上記貫通孔の側壁に接するチタン層と、上記チタン層に接し、且つ上記貫通孔の上記第２面側の底の部分に接する銅層とを備え、
    上記第２層は、ニッケル層であって、
    上記銅層は、上記チタン層及びニッケル層よりも厚く、
    上記ニッケル層は、上記チタン層よりも厚いことを特徴とする請求項１～請求項１０のいずれか１項に記載のガラスコア多層配線基板。
  12. 上記請求項１～請求項１１のいずれか１項に記載のガラスコア多層配線基板の製造方法であって、
    上記第１層が、スパッタリングによってなることを特徴とするガラスコア多層配線基板の製造方法。
  13. 上記請求項１～請求項１１のいずれか１項に記載のガラスコア多層配線基板の製造方法であって、
    上記第２層が無電解めっきによってなることを特徴とするガラスコア多層配線基板の製造方法。
  14. 上記請求項１～請求項１１のいずれか１項に記載のガラスコア多層配線基板の製造方法であって、
    上記第３層が電解めっきによってなることを特徴とするガラスコア多層配線基板の製造方法。
  15. 上記請求項１～請求項１１のいずれか１項に記載のガラスコア多層配線基板の製造方法であって、
    上記第１面及び上記第２面の上に、導体からなる配線層が配置され、更にその上に、絶縁体層と導体配線層を交互に積層することによってなることを特徴とするガラスコア多層配線基板の製造方法。
  16. 上記絶縁体層を貫通する孔を設けた上で、その孔の内部に導電物質を配置することによって貫通電極を設け、該貫通電極によって、上記導体配線層間の電気的導通をとることを特徴とする請求項１５に記載のガラスコア多層配線基板の製造方法。
  17. 上記貫通電極と上記第１面上に設置された配線層と、上記第２面上に設置された配線層とを接続することによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルを有するインダクタを上記層状構造体内部に配置したことを特徴とする請求項１６に記載のガラスコア多層配線基板の製造方法。
  18. 一方の電極を上記導体配線層の中にそれが配置され、それと平行な他方の電極が、誘電体層を挟んで配置されることによってキャパシタが形成され、該キャパシタが層状構造体内部に配置されたことを特徴とする請求項１６に記載のガラスコア多層配線基板の製造方法。
  19. 上記貫通電極と上記第１面、上記第２面上に設置された配線を接続することによって、ガラスコアを螺旋状に巻くようなソレノイド型コイルを有するインダクタを上記層状構造体内部に配置し、
    一方の電極を上記導体配線層の中に配置し、それと対になる他方の電極を、誘電体層を挟んで配置されることによってキャパシタを形成し、該キャパシタが層状構造体内部に配置され、
    上記インダクタとキャパシタを、一対又はそれ以上、適切に接続することによって、周波数フィルタを構成し、該周波数フィルタが多層基板内部に配置されたことを特徴とする請求項１６に記載のガラスコア多層配線基板の製造方法。
  20. 上記請求項１～請求項１１のいずれか１項に記載のガラスコア多層配線基板の製造方法であって、
    上記ガラス基板は、上記第２面から上記第１面に向けて延びる、貫通孔形成の起点となるレーザー改質部を備え、
    上記レーザー改質部の上端は、上記第２面の面内に位置し、
    上記レーザー改質部の下端は、上記ガラス基板内に留まっており、
    上記ガラス基板を上記第１面側からエッチングして上記貫通孔を形成することを特徴とするガラスコア多層配線基板の製造方法。
JP2019208248A 2019-11-18 2019-11-18 ガラスコア多層配線基板及びその製造方法 Active JP7409031B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2019208248A JP7409031B2 (ja) 2019-11-18 2019-11-18 ガラスコア多層配線基板及びその製造方法
EP20891221.2A EP4064803A4 (en) 2019-11-18 2020-11-17 MULTILAYER WIRING SUBSTRATE WITH GLASS CORE AND METHOD OF MANUFACTURE THEREOF
CN202080078469.0A CN114731761A (zh) 2019-11-18 2020-11-17 玻璃芯多层配线基板及其制造方法
PCT/JP2020/042767 WO2021100696A1 (ja) 2019-11-18 2020-11-17 ガラスコア多層配線基板及びその製造方法
US17/746,018 US11877394B2 (en) 2019-11-18 2022-05-17 Glass core multilayer wiring board and method of producing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019208248A JP7409031B2 (ja) 2019-11-18 2019-11-18 ガラスコア多層配線基板及びその製造方法

Publications (2)

Publication Number Publication Date
JP2021082688A JP2021082688A (ja) 2021-05-27
JP7409031B2 true JP7409031B2 (ja) 2024-01-09

Family

ID=75965944

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019208248A Active JP7409031B2 (ja) 2019-11-18 2019-11-18 ガラスコア多層配線基板及びその製造方法

Country Status (5)

Country Link
US (1) US11877394B2 (ja)
EP (1) EP4064803A4 (ja)
JP (1) JP7409031B2 (ja)
CN (1) CN114731761A (ja)
WO (1) WO2021100696A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021166257A (ja) * 2020-04-07 2021-10-14 凸版印刷株式会社 高周波フィルタ内蔵ガラスコア配線基板、それを用いた高周波モジュールおよび高周波フィルタ内蔵ガラスコア配線基板の製造方法
EP4360925A1 (en) * 2021-06-24 2024-05-01 Nippon Sheet Glass Company, Limited Windshield
JP7067666B1 (ja) * 2021-11-30 2022-05-16 凸版印刷株式会社 多層配線基板の製造方法
JP2024046350A (ja) * 2022-09-22 2024-04-03 Ｔｏｐｐａｎホールディングス株式会社 配線基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268447A (ja) 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd コイル内蔵多層回路基板
JP2019102733A (ja) 2017-12-06 2019-06-24 凸版印刷株式会社 配線基板、半導体装置、及び配線基板の製造方法
JP2019106429A (ja) 2017-12-11 2019-06-27 凸版印刷株式会社 ガラス配線基板、その製造方法及び半導体装置
JP7193214B2 (ja) 2018-01-31 2022-12-20 株式会社吉野工業所 ロック機構付き箱型容器

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193214A (ja) 1993-12-27 1995-07-28 Mitsubishi Electric Corp バイアホール及びその形成方法
EP2086299A1 (en) * 1999-06-02 2009-08-05 Ibiden Co., Ltd. Multi-layer printed circuit board and method of manufacturing multi-layer printed circuit board
KR101084526B1 (ko) * 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
US6404615B1 (en) * 2000-02-16 2002-06-11 Intarsia Corporation Thin film capacitors
JP4202641B2 (ja) * 2001-12-26 2008-12-24 富士通株式会社 回路基板及びその製造方法
JP4043873B2 (ja) * 2002-07-11 2008-02-06 大日本印刷株式会社 多層配線基板の製造方法
KR100601465B1 (ko) * 2004-10-05 2006-07-18 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP4708009B2 (ja) * 2004-12-14 2011-06-22 株式会社フジクラ 配線基板の製造方法
CN100474768C (zh) * 2004-12-17 2009-04-01 精工爱普生株式会社 表面声波器件及其制造方法、ic卡、便携用电子设备
US7404251B2 (en) * 2006-04-18 2008-07-29 International Business Machines Corporation Manufacture of printed circuit boards with stubless plated through-holes
US20140144681A1 (en) * 2012-11-27 2014-05-29 Qualcomm Mems Technologies, Inc. Adhesive metal nitride on glass and related methods
JP6228785B2 (ja) * 2013-09-02 2017-11-08 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6558366B2 (ja) 2014-06-10 2019-08-14 ソニー株式会社 送信装置、送信方法および受信装置
US10147533B2 (en) * 2015-05-27 2018-12-04 Samsung Electro-Mechanics Co., Ltd. Inductor
JP2017005205A (ja) * 2015-06-15 2017-01-05 シャープ株式会社 配線基板および配線基板の製造方法
JP2018078133A (ja) * 2016-11-07 2018-05-17 凸版印刷株式会社 コイル内蔵ガラス基板およびビルドアップ基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268447A (ja) 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd コイル内蔵多層回路基板
JP2019102733A (ja) 2017-12-06 2019-06-24 凸版印刷株式会社 配線基板、半導体装置、及び配線基板の製造方法
JP2019106429A (ja) 2017-12-11 2019-06-27 凸版印刷株式会社 ガラス配線基板、その製造方法及び半導体装置
JP7193214B2 (ja) 2018-01-31 2022-12-20 株式会社吉野工業所 ロック機構付き箱型容器

Also Published As

Publication number Publication date
US11877394B2 (en) 2024-01-16
WO2021100696A1 (ja) 2021-05-27
US20220279651A1 (en) 2022-09-01
EP4064803A4 (en) 2023-03-15
JP2021082688A (ja) 2021-05-27
CN114731761A (zh) 2022-07-08
EP4064803A1 (en) 2022-09-28

Similar Documents

Publication Publication Date Title
JP7409031B2 (ja) ガラスコア多層配線基板及びその製造方法
EP1614184B1 (en) Integrated passive devices fabricated utilizing multi-layer, organic laminates
US20120198693A1 (en) Method of manufacturing multi-band front end module
US20210298172A1 (en) Circuit board
JP7439497B2 (ja) ガラスコア多層配線基板の製造方法、ガラスコア多層配線基板および高周波モジュール基板
US11303261B2 (en) Circuit board
US20230039184A1 (en) Glass core wiring substrate incorporating high-frequency filter, high-frequency module using the same, and method of manufacturing glass core wiring substrate incorporating high-frequency filter
JP2009159007A (ja) フィルタ装置
JP7351113B2 (ja) ガラスコア多層配線基板
JP7188101B2 (ja) 高周波モジュール用電子基板
JP7383215B2 (ja) 回路基板
US20230111374A1 (en) Multilayer wiring substrate and module having multilayer wiring substrate
EP3989440A1 (en) Multi-layer wiring board having lc resonance circuit, and electronic component package using multi-layer wiring board having lc resonance circuit
JP2004282175A (ja) ダイプレクサ内蔵配線基板
JP5361639B2 (ja) フィルタ装置
JP5361660B2 (ja) フィルタ装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221026

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230725

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230921

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231121

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231204

R150 Certificate of patent or registration of utility model

Ref document number: 7409031

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150