DE69936235T2 - Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern - Google Patents

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Description

  • Die vorliegende Erfindung betrifft eine mehrschichtige Leiterplatte, die eine gefüllte Kontaktloch-Struktur besitzt, und insbesondere eine mehrschichtige Leiterplatte, die so angepasst ist, um eine hervorragend sichere Adhäsion zwischen einer Leiter-Schaltungsschicht und einer isolierenden Harz-Zwischenschicht sicherzustellen und um ein feines Schaltungsleiter-Muster zu bilden.
  • STAND DER TECHNIK
  • Die mehrschichtige Leiterplatte umfasst eine aufgebaute Mehrschicht-Leiterplatte, in der Leiterschaltungsschichten und isolierende Harzschichten alternierend eine auf der anderen gebildet sind, und innere und äußere solcher der Leiterschaltungsschichten elektrisch miteinander durch Kontaktlöcher, gebildet in den isolierenden Harzschichten, verbunden sind. Allgemein sind die Kontaktlöcher in einer solchen mehrschichtigen Leiterplatte durch Niederschlagen eines Platierungsmetallfilms auf der Innenwand und dem Boden jeder der feinen Löcher, gebildet durch die isolierenden Harz-Zwischenschichten, gebildet. Eine derartige mehrschichtige Leiterplatte ist aus Dokument EP-A-0743812 bekannt.
  • Allerdings ist die mehrschichtige Leiterplatte, die solche Kontaktlöcher, die dort hindurch gebildet sind, besitzt, nicht vorteilhaft dahingehend, dass der Metallniederschlag leicht aufgrund seines Ausfällens oder eines Wärmezyklus bricht. Um dieses Problem zu vermeiden, ist in neuerer Zeit vorgeschlagen worden, die Kontaktlöcher mit einem Platierungsmetall zu füllen (diese Struktur wird als "gefüllte Kontaktloch-Struktur" von jetzt an bezeichnet). Solche gefüllten Kontaktloch-Strukturen sind aus der Offenbarung, zum Beispiel, in den ungeprüften Japanischen Patentveröffentlichungen Nr.'n Hei 2-188992, Hei 3-3298 und Hei 7-34048 bekannt.
  • Die mehrschichtige Leiterplatte, die die gefüllte Kontaktloch-Struktur besitzt, ist allerdings nachteilig dahingehend, dass ein Oberflächenbereich des Platierungsmetalls, der außerhalb des Lochs für das Kontaktloch freigelegt ist (die Oberfläche wird als "Kontaktloch-Oberfläche" von nun an bezeichnet), leicht eindrückbar ist. Falls eine isolierende Harz-Zwischenschicht auf einer Leiterschaltungsschicht unabhängig einer solchen Eindrückung auf der Kontaktloch-Oberfläche gebildet ist, wird sich eine entsprechende Eindrückung auf der Oberfläche der Isolierenden Harz-Zwischenschicht entwickeln und wird verursachen, dass der Platierungsmetallfilm bricht, und wird auch ein Problem beim Befestigen von elektronischen Teilen an der Leiterplatte verursachen.
  • Die Kontaktloch-Oberfläche kann dort, wo eine Eindrückung oder Konkavität existiert, oder wahrscheinlich ist, dass sie dort existiert, durch Aufbringen einer isolierenden Harz-Zwischenschicht mehr als einmal abgeflacht werden. Allerdings wird die Aufbringung des isolierenden Harz-Zwischenschicht zu einer größeren Dicke der isolierenden Harz-Zwischenschicht unmittelbar oberhalb der Eindrückung auf der Kontaktloch-Oberfläche als diejenige der Isolierenden Harz-Zwischenschicht auf der Leiterschaltungsschicht führen. Demzufolge wird in dem Verfahren einer Bildung eines Lochs für ein Kontaktloch in der Isolierenden Harz-Zwischenschicht durch Belichtung, Entwicklung und Laserbestrahlung die isolierenden Harz-Zwischenschicht teilweise innerhalb des Lochs verbleiben; um die Zuverlässigkeit der elektrischen Verbindung des Kontaktlochs zu verringern. Insbesondere tritt, für eine Massenproduktion von mehrschichtigen Leiterplatten, das restliche Harz sehr wahrscheinlich auf, da es schwierig ist, unterschiedliche Belichtungs- und Entwicklungsbedingungen für die Kontaktloch-Oberfläche gegenüber solchen für die Leiterschaltungsschichtfläche einzustellen.
  • Weiterhin ist, um das Problem eines solchen restlichen Harzes zu lösen, eine Aufbau-Mehrschicht-Leiterplatte durch die Japanische, ungeprüfte Patentveröffentlichung No. Hei 9-312472, usw., vorgeschlagen worden.
  • In dieser herkömmlichen, mehrschichtigen Leiterplatte wird ein Platierungsleiter oder ein Metall in ein Loch für das Kontaktloch so eingefüllt, dass eine Leiterschaltungsschicht eine Dicke größer als eine Hälfte des Kontaktloch-Durchmessers besitzt und demzufolge die Leiterschaltungsschichtoberfläche auf demselben Niveau wie die Kontaktloch-Oberfläche liegt.
  • In dieser herkömmlichen, mehrschichtigen Leiterplatte sollte allerdings die Innenwand des Lochs, gebildet in einer Isolierenden Harz-Zwischenschicht mit einer dicken Schicht aus Metall oder einem Leiter platiert werden, und demzufolge wird eine Leiterschal tungsschicht, gebildet zusammen mit dem Platierungsmetall auf dem Kontaktloch, auch dick sein.
  • Für ein dickeres Platieren sollte das Platierungsharz entsprechend dicker sein. Als eine Folge wird Licht zu der Innenseite eines Musters auf einem Fotomaskierungsfilm gebrochen werden, so dass der Platierungsresist kegelförmig sein wird. Das bedeutet, dass sich dort ein Leitermuster ergeben wird, das dünner ist, wenn es nach unten geht. Ein solches Phänomen wird kein Problem sein, so lange L/S = 50/50 μm beträgt – wobei L: Leitungsbreite; S: Zwischen-Leitungs-Abstand – wird allerdings eine Muster-Separation (Ablösen) verursachen, wenn das Muster ein feines ist von L/S = 25/25 μm.
  • Weiterhin wird, wie in der Japanischen, ungeprüften Patentveröffentlichung No. Hei 2-188992 offenbart ist, wenn eine Platierungsschicht gebildet ist, und wenn sie dann geätzt wird, um eine Leiterschaltungsschicht zu bilden, eine dicke Platierungschicht aufgrund des Ätzens hinterschnitten werden und ein feines Muster wird brechen.
  • Weiterhin wird, da in der gefüllten Kontaktloch-Struktur ein Platierungsmetall in ein Loch für ein Kontaktloch eingefüllt wird, eine größere Spannung durch einen Erwärmungs-Zyklus verursacht werden als in einem Kontaktloch, das nur durch Platieren einer Innenwand und eines Bodens eines Lochs gebildet ist, so dass ein Riss wahrscheinlich zuerst in dem Kontaktloch auftritt und sich dann in eine isolierende Harz-Zwischenschicht hinein ausbreitet.
  • Weiterhin wird ein stromloses Platierverfahren verwendet, um das Platierungsmetall in das Loch für das Kontaktloch zu füllen. Allerdings ist die Platierungsschicht, die durch stromloses Platieren aufgebracht ist, härter und weniger plastisch als eine solche, die durch Elektroplatieren bzw. Galvanisieren aufgebracht ist. Deshalb ist es wahrscheinlich, dass die Platierungsschicht unter einem thermischen Schock oder aufgrund eines Erwärmungszyklus reißen wird.
  • Um das vorstehende Problem zu lösen, ist ein Verfahren zum Bilden einer gefüllten Kontaktloch-Struktur unter Verwendung sowohl eines stromlosen Platierens als auch eines Elektroplatierens vorgeschlagen worden, wie dies in der Japanischen, ungeprüften Patentveröffentlichung No. Hei 9-312472 offenbart ist.
  • In dieser gefüllten Kontaktloch-Struktur ist allerdings die Grenze zwischen dem stromlosen Platierungs- und der Elektroplatierungsschicht flach, so dass beide Platierungsschichten voneinander unter einem thermischen Schock oder aufgrund eines Erwär mungszyklus trennbar sind. Um diese Trennung zu vermeiden muss ein Platierungsresist gebildet werden, bevor ein Loch für ein Kontaktloch mit einem Metall durch das Elektroplatieren gefüllt wird. Allerdings ist, da der Platierungsresist auf der stromlosen Platierungsschicht gebildet ist, der Platierungsresist leicht separierbar und ein Zwischenmuster-Kurzschluss wird möglicherweise auftreten.
  • Dementsprechend besitzt die vorliegende Erfindung eine erste Aufgabe, die vorstehend erwähnten Nachteile des Stands der Technik zu beseitigen, indem eine mehrschichtige Leiterplatte geschaffen wird, die eine gefüllte Kontaktloch-Struktur besitzt, die so angepasst ist, um ein feines Leiterschaltungsmuster zu bilden, und die eine hochzuverlässige, elektrische Verbindung zwischen leitenden Schaltungsschichten erzielt.
  • Die vorliegende Erfindung besitzt eine andere Aufgabe, eine mehrschichtige Leiterplatte zu schaffen, die eine gefüllte Kontaktloch-Struktur besitzt, die so angepasst ist, um eine hochsichere Adhäsion zwischen einer Leiterschaltungsschicht und einer Isolierenden Harz-Zwischenschicht sicherzustellen, und die auch nicht gerade unter einem thermischen Schock oder aufgrund eines Erwärmungszyklus reißen wird.
  • OFFENBARUNG DER ERFINDUNG
  • Die vorstehenden Aufgaben können durch Schaffen einer mehrschichtigen Leiterplatte erreicht werden, die so aufgebaut ist, um einige Parameter zu erfüllen, die die Erfinder über verschiedene Studien herausgefunden haben und unter denen ein Leiterschaltungsmuster hochsicher auf einer Leiterschicht zwischen Isolierenden Harz-Zwischenschichten eines Leiterschaltungsmusters gebildet werden kann, das sehr sicher an der Isolierenden Harz-Zwischenschicht und der Leiterschicht anhaftet.
  • Gemäß der vorliegenden Erfindung erfolgt die Bereitstellung einer mehrschichtigen Aufbau-Leiterplatte mit den Merkmalen des Anspruchs 1, die Leiter-Schaltungsschichten und isolierende Harz-Zwischenschichten, die abwechselnd aufeinander abgeschieden sind, aufweist, wobei durch die isolierenden Harz-Zwischenschichten hindurch Löcher ausgebildet sind, die jedes mit einer abgeschiedenen Schicht gefüllt sind, um ein Kontaktloch auszubilden, wobei wenigstens eine Innenwand des Loches in der isolierenden Harz-Zwischenschicht aufgeraut ist, die aufgeraute Innenwand des Lochs mit einer stromlos abgeschiedenen Schicht bedeckt ist und ein Innenraum des Loches, der durch die stromlos abgeschiedene Schicht definiert ist, mit einer elektrolytisch abgeschiedenen Schicht gefüllt wird, um das Kontaktloch zu bilden.
  • Bei der mehrschichtigen Leiterplatte mit der oben beschriebenen gefüllten Kontaktlochstruktur wird die stromlos abgeschiedene Schicht, die härter als die elektrolytisch abgeschiedene Schicht ist, über der Innwand des Loches ausgebildet. Die stromlos abgeschiedene Schicht greift ankergleich in die aufgeraute Oberfläche, so dass sie selbst dann, wenn eine Trennkraft auf sie aufgebracht wird, nicht leicht bricht.
  • Im Ergebnis ist die Adhäsion zwischen dem Kontaktloch und der isolierenden Harz-Zwischenschicht verbessert. Des Weiteren wird, da die elektrolytisch abgeschiedene Schicht, die eine größere Formbarkeit als die stromlos abgeschiedene Schicht hat, den größten Teil des Loches füllt, die elektrolytisch abgeschiedene Schicht der Ausdehnung und dem Schrumpfen der isolierenden Harz-Zwischenschicht flexibel folgen und infolgedessen kann verhindert werden, dass die Schichten bei einem Thermoschock oder auf Grund eines Wärmezyklus Risse bilden.
  • Wenn die Oberfläche, die die Innwand des Loches in der isolierenden Harz-Zwischenschicht einschließt, aufgeraut ist, wird eine stromlos abgeschiedene Schicht, die auf der aufgerauten Oberfläche ausgebildet wird, eine entsprechende aufgeraute Oberfläche haben. Die aufgeraute Oberfläche oder die Oberflächenunregelmäßigkeit stellt einen Verankerungseffekt bereit, um eine starke Adhäsion der elektrolytisch abgeschiedenen Schicht sicherzustellen. Deshalb wird selbst bei einem Thermoschock oder auf Grund eines Wärmezyklus keine Trennung zwischen der stromlos abgeschiedenen Schicht und der elektrolytisch abgeschiedenen Schicht eintreten.
  • Außerdem wird ein auf die aufgeraute Oberfläche, die die Innenwand des Loches in der isolierenden Harz-Zwischenschicht einschließt, angewendetes Platierungsresist einen engen Kontakt mit der unregelmäßigen Oberfläche der stromlos abgeschiedenen Schicht haben und wird infolgedessen nicht leicht von der stromlos abgeschiedenen Schichtoberfläche getrennt werden. Deshalb wird im Zuge des Herstellungsprozesses einer Leiterplatte durch das Semiadditiv-Verfahren zwischen den Leiter-Schaltungsschichten kein Kurzschluss entstehen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die 1(a)-1(f) stellen verschiedene Schritte dar, die in dem Verfahren einer Herstellung des ersten Beispiels einer mehrschichtigen Leiterplatte gemäß der vorliegenden Erfindung umfasst sind;
  • 2(a)-2(c) stellen weitere Schritte dar, die in dem Verfahren zum Herstellen des ersten Beispiels einer mehrschichtigen Leiterplatte jedoch nicht gemäß der vorliegenden Erfindung umfasst sind;
  • 3(a)-3(e) stellen verschiedene Schritte dar, die in dem Verfahren zum Herstellen des achten Beispiels einer mehrschichtigen Leiterplatte jedoch nicht gemäß der vorliegenden Erfindung umfasst sind;
  • 4(a)-4(c) stellen weitere Schritte dar, die im dem Verfahren zum Herstellen des achten Beispiels einer mehrschichtigen Leiterplatte gemäß der vorliegenden Erfindung umfasst sind; und
  • 5(a) und 5(b) stellen verschiedene Schritte dar, die in dem Verfahren des elften Beispiels einer mehrschichtigen Leiterplatte gemäß der vorliegenden Erfindung umfasst sind.
  • BESTER MODUS ZUM AUSFÜHREN DER ERFINDUNG
  • Die besten Moden zum Ausführen der vorliegenden Erfindung werden im Detail unter Bezugnahme auf die beigefügten Zeichnungen diskutiert.
    • (A) In einer mehrschichtigen Leiterplatte, die Leiterschaltungsschichten und isolierende Harz-Zwischenschichten, alternierend aufeinander niedergeschlagen, und in denen die isolierenden Harz-Zwischenschichten Löcher hindurch gebildet haben, von denen jedes mit einer Platierungsschicht gefüllt ist, um ein Kontaktloch zu bilden, haben, gemäß der ersten Ausführungsform der vorliegenden Erfindung, ist die Oberfläche des Kontaktlochs, gebildet von jedem Loch, gefüllt mit der Platierungsschicht, im Wesentlichen flach ausgebildet und liegt auf im Wesentlichen demselben Niveau wie die Oberfläche der Leiterschaltung, die später in der isolierenden Harz-Zwischenschicht niedergeschlagen ist, in der auch das Kontaktloch liegt, und die Dicke der Leiterschaltungsschicht ist geringer als die Hälfte des Kontaktloch-Durchmessers.
  • In der Leiterplatte gemäß der ersten Ausführungsform kann, da die Kontaktloch-Oberfläche nicht eingedrückt ist, und so die Oberfläche der isolierenden Harz-Zwischenschicht sehr flach ist, ein Leitungsbruch aufgrund einer Eindrückung vermieden werden, und IC-Chips, usw., können einfach auf der Leiterplatte ohne irgendein Problem montiert werden. Auch ist die isolierende Harz-Zwischenschicht an dem Kontaktloch und der leitenden Schaltungsschicht gleichförmig dick, wobei das Harz weniger dann verbleiben wird, wenn ein Loch für ein Kontaktloch in der Harzschicht gebildet wird. Weiterhin wird, da die Dicke der Leiterschaltungsschicht geringer als die Hälfte des Kontaktloch-Durchmessers ist, gerade dann, wenn das Loch für das Kontaktloch mit dem Platierungsmetall gefüllt ist, um ein Kontaktloch zu bilden, die Leiterschaltungsschicht eine erhöhte Dicke haben, so dass die Platierungsharzschicht dünn sein kann, und auch ermöglicht, ein feineres Leiterschaltungsmuster zu bilden.
  • In der mehrschichtigen Leiterplatte, die die vorstehende Struktur mit gefülltem Kontaktloch besitzt, ist die Innenwand des Lochs in der isolierenden Harz-Zwischenschicht aufgeraut, was die Adhäsion zwischen dem Kontaktloch, gebildet aus einem gefüllten Platierungsmetall, und der isolierenden Harz-Zwischenschicht verbessern wird.
  • Weiterhin ist das Kontaktloch mit der aufgerauten Oberfläche der inneren Leiterschaltungsschicht verbunden. Da die aufgeraute Oberfläche den Kontakt und demzufolge eine Adhäsion zwischen der Schaltungsschicht und dem Kontaktloch verbessert, wird die Leiterschaltungsschicht und das Kontaktloch nicht einfach voneinander an deren Grenze sogar bei einer hohen Temperatur und hoher Luftfeuchtigkeit oder durch einen Erwärmungszyklus getrennt werden.
  • Ein Aufrauen der Leiterschaltungsschicht wird, falls dies angewandt wird, vorteilhaft ein Reißen verhindern, was sich zuerst an der Grenze zwischen der Schaltungsschicht und der isolierenden Harz-Zwischenschicht und dann senkrecht zu der isolierenden Harz-Zwischenschicht hin entwickeln würde.
  • Das Aufrauen der Schaltungsschicht-Oberfläche sollte vorzugsweise auf eine Tiefe von 1 bis 10 μm begrenzt sein. Eine tiefere Oberflächen-Aufrauung wird einen Zwischenschicht-Kurzschluss verursachen, während eine flachere Oberflächen-Aufrauung die Zwischenschicht-Adhäsion verschlechtern wird.
  • Das Aufrauen sollte vorzugsweise durch Oxidation (Schwärzung) und Reduktion, der Oberfläche der Schaltungsschicht, durch Aufsprühen einer wässrigen, gemischten Lösung einer organischen Säure und eines Kupfer-Komplexes, oder durch stromloses Kupfer-Nickel-Phosphor-Platieren vorgenommen werden.
  • Von den vorstehenden Verfahren verwenden die Oxidation (Schwärzung) und Reduktion ein Oxidationsbad aus NaOH (20 g/l), NaClO2 (50 g/l) und Na3PO4 (15,0 g/l), und ein Reduktionsbad aus NaOH (2,7 g/l) und NaBH4 (1,0 g/l), jeweils.
  • Beim Sprühen wird die wässrige, gemischte Lösung einer organischen Säure und eines Kupfer-Komplexes eine Metallfolie, wie beispielsweise Kupfer, die die untere Leiterschaltungsschicht bildet, bei dem Vorhandensein von Sauerstoff, auflösen, nämlich während des Aufsprühens oder einer Blasenbildung, wie dies nachfolgend diskutiert wird: Cu + Cu(II)An → 2Cu(I)An/2 2Cu(I)An/2+ n/402 + nAH (Sauerstoffanreicherung) → 2Cu(II)An + n/2H2O wobei A: Komplexbildendes Mittel; n: Koordinationszahl
  • Der sekundäre Kupfer-Komplex, der in dem vorstehenden Verfahren verwendet ist, sollte vorzugsweise ein sekundärer Kupfer-Komplex irgendeines der Azole sein. Der sekundäre Kupfer-Komplex eines Azols wird dazu verwendet, ein Metall-Kupfer zu oxidieren. Ein solches sollte bevorzugt ein Diazol, ein Triazol oder Tetrazol, und noch bevorzugter Imidazol, 2-Methylimidazol, 2-Ethylimidazol, 2-Ethyl-4-Methylimidazol, 2-Phenylimidazol oder 2-Undecylimidazol, sein.
  • Der sekundäre Kupfer-Komplex von Azol sollte vorzugsweise in einer Menge von 1 bis 15 Gewichts-% verwendet werden. In diesem Bereich eines Gehalts zeigt der sekundäre Kupfer-Komplex eine ausgezeichnete Löslichkeit und Stabilität.
  • Die organische Säure wird in der wässrigen Lösung verwendet, um das Kupferoxid aufzulösen, und sollte vorzugsweise mindestens ein solches sein, das ausgewählt ist aus Ameisensäure, Essigsäure, Propionsäure, Butylsäure, Valeriansäure, Capronsäure, Acrylsäure, Crotonsäure, Oxalsäure, Malonsäure, Bernsteinsäure, Glutarsäure, Maleinsäure, Benzolsäure, Glykolsäure, Milchsäure, Äpfelsäure und Amidoschwefelsäure.
  • Der Gehalt der organischen Säure sollte vorzugsweise 0,1 bis 30 Gewichts-% sein, um die Löslichkeit des Kupferoxids und die Stabilität des aufgelösten Kupferoxids beizubehalten.
  • Ein Kupfer-Komplex, der erzeugt ist, wird unter der Wirkung der Säure aufgelöst werden und mit einem Sauerstoff verbunden werden, um einen sekundären Kupfer-Komplex zu bilden, der wieder zu einer Kupferoxidation beitragen wird.
  • Um eine Oxidation einer Kupferauflösung und eine Azoloxidation zu unterstützen, kann ein Halogen, zum Beispiel ein Fluor-Ion, ein Chlor-Ion, oder ein Brom-Ion, zu einem Ätzmittel oder einer Ätzlösung der organischen Säure und des Kupfer-Komplexes hinzugefügt werden. Das Halogen-Ion kann ein solches sein, zu dem Chlorwasserstoffsäure, Natruimchlorid, usw., hinzugefügt wird.
  • Der Gehalt des Halogen-Ions sollte vorzugsweise 0,01 bis 20 Gewichts-% betragen. In diesem Bereich eines Gehalts wird die Oberflächenschicht, aufgeraut durch Angreifen durch das Ätzmittel, zu einer sicheren Adhäsion zwischen der Leiterschaltungsschicht und der isolierenden Harz-Zwischenschicht führen.
  • Das Ätzmittel der organischen Säure und des sekundären Kupfer-Komplexes wird durch Auflösen eines sekundären Kupfer-Komplexes eines Azols und einer organischen Säure (die ein Halogen-Ion enthält, falls notwendig) in Wasser präpariert.
  • Für die Bildung einer nadelähnlichen Legierung durch das stromlose Kupfer-Nickel-Phosphor-Platieren sollte ein Platierungsbad vorzugsweise verwendet werden, das aus 1 bis 40 g/l an Kupfersulfat, 0,1 bis 6.0 g/l an Nickelsulfat, 10 bis 20 g/l an Zitronensäure, 10 bis 100 g/l an Hypophosphit, 10 bis 40 g/l an Borsäure und 0,01 bis 10 g/l eines Oberflächen aktiven Mittels zusammengesetzt ist.
  • Weiterhin sollte, in der mehrschichtigen Leiterplatte gemäß dieser Ausführungsform, ein weiteres Kontaktloch vorzugsweise an einem gefüllten Kontaktloch gebildet werden, um irgendeinen durch ein Kontaktloch verursachten, toten Raum für eine Verdrahtung zu beseitigen, was eine höhere Dichte einer Verdrahtung mit sich bringt.
  • Gemäß dieser Ausführungsform kann die mehrschichtige Leiterplatte als die isolierende Harz-Zwischenschicht eine thermisch härtendes Harz, ein thermoplastisches Harz, oder einen Verbund aus thermisch härtenden und thermoplastischen Harzen, verwenden.
  • Noch bevorzugter für diese Ausführungsform sollte die isolierende Harz-Zwischenschicht aus einem Verbund aus thermisch härtenden und thermoplastischen Harzen gebildet werden.
  • Das thermisch härtende Harz kann ein solches sein, das aus Epoxidharz, Polyimidharz, Phenolharz, thermisch härtendem Polyphenylether (PPE), usw., ausgewählt ist.
  • Das thermoplastische Harz kann ein solches sein, das aus Fluoroharzen, wie beispielsweise Polytetrafluorethylen (PTFE), Polyethylenterephthalat (PET), Polysulfon (PSF), Polyphenylensulfid (PPS), thermoplastischem Polyphenylenether)PPE), Polyehtersulfon (PES), Polyetherimid (PEI), Polyphenylensulfon (PPES), Tetrafluoroethylenhexafluoropro pylencopolymer (FEP), Tetrafluoroethylenperfluoroalcoxycopolymer (PFA), Polyethylennaphthalat (PEN), Polyetheretherketon (PEEK), Polyolefin, usw., ausgewählt wird.
  • Der Verbund der thermisch härtenden und thermoplastischen Harze kann ein Verbund aus Epoxidharz mit PES, ÜDF, PPS oder PPES, oder ähnlichem, sein.
  • Diese Ausführungsform sollte vorzugsweise einen Verbund aus einem Fluroharzfasergewebe und einem thermisch härtenden Harz, eingegeben in die Leerstellen in dem Gewebe, verwenden, da der Verbund eine niedrige, dielektrische Konstante und eine hohe dimensionsmäßige Stabilität zeigt.
  • In diesem Fall sollte das thermisch härtende Harz vorzugsweise mindestens eines sein, das aus Epoxidharz, Polyimidharz, Polyamidharz und Phenolharz ausgewählt ist.
  • Das Fluoroharzgewebe sollte vorzugsweise eine Textur eines nicht gewebten Vlieses, hergestellt aus Fluoroharzfasern, sein. Das Vlies wird durch Bilden einer Platte aus kurzen oder langen Fluoroharzfasern und einem Bindemittel und Erwärmen der Platte, um die Fasern aneinander zu verschmelzen, hergestellt.
  • Auch kann diese Ausführungsform der vorliegenden Erfindung ein Adhäsiv zur Verwendung bei dem stromlosen Platieren als eine isolierende Harz-Zwischenschicht verwenden.
  • Das stromlose Platieradhäsiv sollte optimal durch Dispergieren von gehärteten, wärmebeständigen Harzteilchen, lösbar in Säure oder einem oxidierendem Mittel in einem nicht gehärteten, wärmebeständigen Harz, das in Säure oder einem oxidierenden Mittel durch Härten unlösbar gemacht wird, präpariert werden. Dieses stromlose Platierklebemittel ist sehr gut verwendbar, da die wärmebeständigen Harzteilchen aufgelöst und beim Vorhandensein einer Säure oder eines Oxidationsmittels entfernt werden können, um darauf eine aufgeraute Oberfläche gebildet zu haben, die sicher an einer verbundenen Schicht verankert werden kann.
  • Das stromlose Platierklebemittel, nämlich die gehärteten, wärmebeständigen Harzteilchen, sollte vorzugsweise mindestens ein solches sein, das aus wärmebeständigem Harzpulver mit 10 μm oder weniger in der mittleren Teilchengröße, einem Agglomerat, hergestellt durch Koagulieren von wärmebeständigen Harzteilchen mit 2 μm oder weniger einer durchschnittlichen Teilchengröße, einer Mischung aus wärmebeständigem Harzpulver mit 2 bis 10 μm oder weniger in der mittleren Teilchengröße und einem wärmebeständigen Harzpulver mit 2 μm oder weniger der mittleren Teilchengröße, Dummy-Teilchen, herge stellt durch Niederschlagen mindestens eines, ausgewählt aus wärmebeständigem Harzpulver oder anorganischem Pulver mit 2 μm oder weniger in der durchschnittlichen Teilchengröße, auf der Oberfläche eines wärmebeständigen Harzpulvers mit 2 bis 10 μm in der durchschnittlichen Teilchengröße, einer Mischung aus einem wärmebeständigen Harzpulver mit 0,1 bis 0,8 μm in der durchschnittlichen Teilchengröße und einem wärmebeständigen Harzpulver mit über 0,8 μm und unter 2 μm in der durchschnittlichen Teilchengröße, und einem wärmebeständigen Harzpulver mit 0,1 bis 1,0 μm in der durchschnittlichen Teilchengröße ausgewählt ist. Dieses stromlose Platierenungsadhäsiv kann verwendet werden, um eine kompliziertere Verankerungs-Oberfläche zu bilden.
  • Das wärmebeständige Harz, verwendet in dem stromlosen Platierungsadhäsiv, kann eines des vorstehend erwähnten, thermisch härtenden Harze, des thermoplastischen Harzes und des Verbunds aus thermisch härtenden und thermoplastischen Harzen sein. Insbesondere ist das Komposit aus thermisch härtenden und thermoplastischen Harzen optimal für diese Ausführungsform der vorliegenden Erfindung verwendbar.
  • Die mehrschichtige Leiterplatte gemäß der ersten Ausführungsform der vorliegenden Erfindung ist vorstehend beschrieben worden. Diese Leiterplatte wird so hergestellt, wie dies nachfolgend unter Bezugnahme auf die 1 und 2 beschrieben ist.
    • (1) Zuerst wird ein Verdrahtungssubstrat durch Bilden auf jeder Seite eines Kernsubstrats 1 eines inneren Leiterschaltungsmusters 2 präpariert (wie in 1(a)).
  • Das Kernsubstrat 1 ist ein Laminat, verkupfert auf jeder Seite davon. Das innere Leiterschaltungsmuster 2 ist durch Ätzen der Kupferschicht auf jeder Seite des Kernsubstrats 1 gebildet. Alternativ kann das Kernsubstrat ein Glasepoxidharzsubstrat, ein Polyimidsubstrat, ein keramisches Substrat oder ein Metallsubstrat sein. In diesem Fall ist das innere Leitermuster 2 auf dem Kernsubstrat 1 durch Bilden einer stromlosen Platieradhäsivschicht auf dem Kernsubstrat 1, durch Aufrauen der Oberfläche der adhäsiven Schicht und durch Platieren der aufgerauten Oberfläche mit einem Metall durch das stromlose Platierverfahren gebildet. Ansonsten ist das innere Leitermuster 2 auf dem Kernsubstrat 1 durch das semi-additive Verfahren gebildet. Genauer gesagt wird die gesamte aufgeraute Oberfläche der stromlosen Platieradhäsivschicht stromlos platiert, ein Platierungsresist wird selektiv auf die aufgeraute Oberfläche aufgebracht, ein Oberflächenbereich, auf dem nicht der Platierungsresist aufgebracht ist, wird elektroplatiert bzw. galvanisiert, dann wird der Platierungsresist entfernt und die gesamte Oberfläche wird geätzt, um dadurch das Leiterschaltungsmuster 2, das aus den Elektroplatierungs- und stromlosen Platierungsschichten besteht, herzustellen.
  • Weiterhin wird eine Schicht 3, die eine aufgeraute Oberfläche besitzt, so, wie dies notwendig ist, auf der Oberfläche des inneren Leiterschaltungsmusters 2 auf dem Verdrahtungssubstrat gebildet, wie dies in 1(b) dargestellt ist. Die aufgeraute Oberflächenschicht 3 ist aus Kupfer, Nickel und Phosphor gebildet.
  • Die aufgeraute Oberflächenschicht 3 ist durch stromloses Platieren gebildet. Die wässrige, stromlose Platierlösung sollte vorzugsweise eine Kupfer-Ionen-Konzentration von 2,2 × 10–2 bis 4,1 × 10–2 mol/l, eine Nickel-Ionen-Konzentration von 2,2 × 10–3 bis 4,1 × 10–3 mol/l und eine Hyposalpetersäure-Ionen-Konzentration von 0,20 bis 0,25 mol/l haben.
  • Eine Schicht, die so aus der Elektroplatierlösung niedergeschlagen ist, wird eine nadlige, kristalline Struktur haben, die eine ausgezeichnete Verankerung liefert. In der stromlosen Platierungslösung können ein Komplex und ein Additiv zu der vorstehend erwähnten Verbindung hinzugefügt werden.
  • Die Oberfläche der Schicht 3 wird durch eine stromlose Kupfer-Nickel-Phosphor-Platierung, durch Oxidierung und Reduzierung, Ätzen der Kupferoberfläche entlang der Korngrenze, oder in sonstiger Weise, so, wie es vorstehend beschrieben ist, aufgeraut.
  • Es ist anzumerken, dass das Kernsubstrat 1 darin Kontaktlöcher gebildet besitzt, durch die die inneren Leiterschaltungsmuster 2 auf den gegenüberliegenden Seiten des Kernsubstrats 1 elektrisch miteinander verbunden sind.
  • Auch können die Kontaktlöcher und die Zwischenräume zwischen den Leiterschaltungsmustern 2 mit einem Harz gefüllt werden, um eine Oberflächenebenheit sicherzustellen.
    • (2) Als nächstes wird eine isolierende Harz-Zwischenschicht 4 auf jeder Seite des Verdrahtungssubstrats, präpariert unter dem vorstehenden Schritt (1) (wie in 1(c)), gebildet.
  • Insbesondere sollte, für die erste Ausführungsform der vorliegenden Erfindung, die isolierende Harz-Zwischenschicht 4, in der Kontaktlöcher 9 gebildet werden sollen, wie weiter später diskutiert werden wird, vorzugsweise ein stromloses Platierungsadhäsiv sein, das als eine Harzmatrix ein Komposit aus einem thermisch härtenden Harz und einem thermoplastischen Harz enthält.
    • (3) Nachdem die isolierende Harz-Zwischenschicht oder die stromlose Platieradhäsivschicht 4, gebildet an dem vorstehenden Schritt (2), getrocknet ist, werden Löcher 5 für die Kontaktlöcher in der Schicht 4 gebildet (wie in 1(d)).
  • In dem Fall, dass das Harz der isolierenden Harz-Zwischenschicht 4 ein fotoempfindliches Harz ist, wird das Loch 5 durch Belichten, Entwickeln und dann thermisches Härten der Schicht 4 gebildet. Wenn das Harz ein thermisch härtendes Harz ist, wird das Loch 5 durch thermisches Härten der Schicht 4 und dann durch Laserbohren gebildet. Hierbei sollte das Verhältnis D/T1 zwischen dem Kontaktloch-Durchmesser (D) und der isolierenden Harz-Zwischenschicht-Dicke (T1) vorzugsweise innerhalb eines Bereichs von 1 bis 4 liegen. Dies kommt daher, dass, falls das Verhältnis D/T1 geringer als 1 ist, die Elektroplatierlösung nicht in das Loch eindringen wird, während dann, wenn das Verhältnis über 4 liegt, dies nicht ermöglichen wird, dass das Loch mit einem Platierungsmetall ausreichend gefüllt wird.
    • (4) Als nächstes werden die Epoxidharzteilchen, die auf der Oberfläche der gehärteten Adhäsivschicht 4 vorhanden sind, durch Zersetzen oder Auflösen mit einer Säure oder einem Oxidationsmittel entfernt, um die Oberfläche der Adhäsivschicht 4 aufzurauen. Demzufolge wird eine aufgeraute oder raue Oberfläche 6 gebildet. (Siehe auch 1(e)).
  • Die Säure, verwendet für diesen Zweck, sollte vorzugsweise eine solche sein, die aus Phosphorsäure, Chlorwasserstoffsäure, Schwefelsäure und einer organischen Säure, wie beispielsweise Ameisensäure oder Essigsäure ausgewählt ist. Sie sollte noch bevorzugter eine organische Säure sein, da sie nicht eine metallische Leiterschicht, die aus dem Kontaktloch heraus freigelegt ist, wenn die Oberfläche der Klebeschicht 4 aufgeraut wird, angreifen wird.
  • Das Oxidationsmittel sollte vorzugsweise eine Chromsäure, oder eine Permanganatsäure (wie beispielsweise Kaliumpermanganat), sein.
    • (5) Als nächstes wird ein Katalysatorkeim auf die aufgeraute Oberfläche 6 der Adhäsivschicht 4 aufgebracht. Der Katalysatorkeim sollte vorzugsweise ein Edelmetall-Ion oder ein Kolloid sein. Allgemein ist er Palladiumchlorid oder Palladiumkolloid. Noch bevorzugter sollte er Palladium sein. Um den Katalysatorkeim zu fixieren, wird er erwärmt.
    • (6) Weiterhin wird die aufgeraute Oberfläche 6 der stromlosen Platieradhäsivschicht 4 stromlos platiert, um eine stromlose Platierungsschicht 7 zu bilden, deren Oberfläche entsprechend rau für die aufgeraute Oberfläche 6 ist (wie in 1(f)). Die stromlose Platierungsschicht 7 sollte 0,1 bis 5 μm dick sein, und bevorzugter 0,5 bis 3 μm.
  • Als nächstes wird eine Platierungsresistschicht 8 auf der stromlosen Platierungsschicht 7 gebildet (wie in 2(a)). Der Platierungsresist sollte vorzugsweise aus einem Acrylat eines Epoxidharzes vom Cresol-Novolac-Typ oder ein Epoxidharz vom Phenol-Novolac-Typ, und ein imidazoles Härtungsmittel sein. Er kann ein herkömmlich erhältlicher Trockenfilm sein.
    • (7) Weiterhin wird ein Oberflächenbereich der stromlosen Platierungsschicht 7, auf der die Platierungsresistschicht nicht gebildet ist, elektroplatiert, um eine Leiterschicht zu bilden, auf der eine obere Leiterschaltung 12 gebildet werden soll, und eine Elektroplatierungs- bzw. Galvanisierungsschicht 9 wird in das Loch 5 gefüllt, um ein Kontaktloch 10 zu bilden (wie in 2(b)). Zu diesem Zeitpunkt sollte die Elektroplatierungsschicht 9, die aus dem Loch 5 heraus freigelegt ist, vorzugsweise 5 bis 30 μm dick sein, so dass der obere Leiterkreis 12 eine Dicke T2 haben wird, die nicht die Hälfte des Durchmessers D des Kontaktlochs übersteigt (T2 < D/2).
  • Für das Elektroplatieren sollte eine Kupferplatierung vorzugsweise verwendet werden.
    • (8) Weiterhin wird die Platierungsresistschicht 8 entfernt, und dann wird die stromlose Platierungsschicht unter dem Platierungsresist aufgelöst und in einer gemischten Lösung aus Schwefelsäure und Wasserstoffperoxid oder einem Ätzmittel aus Natriumpersulfat oder Ammoniumpersulfat entfernt, um eine unabhängige, obere Leiterkreisschicht 12 und ein gefülltes Kontaktloch 10 zu bilden.
    • (9) Als nächstes wird die Oberfläche der oberen Leiterkreisschicht 12 aufgeraut, um eine aufgeraute Oberfläche 14 zu bilden.
  • Die aufgeraute Oberfläche 14 kann durch Ätzen, Polieren, Oxidieren und Reduzieren oder Platieren gebildet werden.
  • Zuerst wird, für eine Oxidation und Reduktion, jeweils, ein Oxidationsbad aus 20 g/l an NaOH, 50 g/l an NaClO2 und 15,0 g/l an NaPO4 präpariert, und ein Reduktionsbad wird aus 2,7 g/l an NaOH und 1,0 g/l an NaBH4 präpariert.
  • Falls die aufgeraute Oberflächenschicht 14 aus einer Legierung aus Kupfer-Nickel-Phosphor gebildet wird, wird die Legierung durch ein stromloses Platieren niedergeschlagen.
  • Als eine stromlose Platierlösung für diese Legierung sollte ein Reduktionsbad vorzugsweise verwendet werden, das aus 1 bis 40 g/l an Kupfersulfat, 0,1 bis 6,0 g/l an Nickelsulfat, 10 bis 20 g/l an Zitronensäure, 10 bis 100 g/l an Hypophosphit, 10 bis 40 g/l an Borsäure und 0,01 bis 10 g/l eines oberflächenaktiven Mittels zusammengesetzt ist.
  • Weiterhin wird die raue Oberflächenschicht 14 mit einer Schicht eines Metalls oder eines Edelmetalls abgedeckt, dessen Ionisationstendenz größer als diejenige von Kupfer und kleiner als diejenige von Titan ist.
  • Zum Abdecken der aufgerauten Oberflächenschicht 14 mit Zinn sollte eine Lösung aus Zinnborfluorid und Thioharnstoff, oder eine Lösung aus Zinnchlorid und Thioharnstoff, verwendet werden. In diesem Fall wird eine Sn-Schicht mit 0,1 bis 2 μm, oder dergleichen, in der Dicke als eine Folge einer Cu-Sn-Substitution gebildet.
  • Für eine Abdeckung der aufgerauten Oberflächenschicht 14 mit einem Edelmetall kann ein Sputtern oder Verdampfen angewandt werden.
    • (10) Als nächstes wird eine stromlose Platierungsadhäsivschicht 16, als eine isolierende Harz-Zwischenschicht, auf dem Verdrahtungssubstrat, das bearbeitet worden ist, gebildet.
    • (11) Weiterhin werden die Schritte (3) bis (8) wiederholt, um ein weiteres Kontaktloch 20 unmittelbar an dem Kontaktloch 10 und eine weitere, obere Leiterkreisschicht 22 oberhalb des oberen Leiterkreises 12 zu bilden. Die Oberfläche des weiteren Kontaktlochs 20 wird als eine Leiteranschlussfläche gebildet, die als eine Lötmittelfläche dient.
    • (12) Als nächstes wird eine Lötmittelresist-Zusammensetzung auf die äußere Oberfläche des Verdrahtungssubstrats, das so, wie vorstehend, bearbeitet worden ist, aufgebracht. Nachdem die Lötmittelresistschicht getrocknet ist, wird ein Fotomaskierungsfilm, der ein Lochmuster, das darauf gezeigt ist, besitzt, auf der Lötmittelresistschicht platziert. Die Lötmittelresistschicht wird belichtet und entwickelt, um Löcher zu bilden, in denen der Lötmittelanschlussflächenbereich (einschließlich einer Leiteranschlussfläche und eines Kontaktlochs) der Leiterschicht freigelegt ist. Der Öffnungsdurchmesser des freigelegten Lochs kann größer als der Durchmesser der Lötmittelanschlussfläche sein, so dass die Lötmittelanschlussfläche freigelegt werden wird. Alternativ kann der Öffnungsdurchmesser des Lochs kleiner als der Durchmesser der Lötmittelanschlussfläche sein, so dass die Kante der Lötmittelanschlussfläche mit der Lötmittelresistschicht abgedeckt werden wird.
  • In dem letzteren Fall kann die Lötmittelanschlussfläche unter der Lötmittelresistschicht zurückgehalten werden, und demzufolge kann verhindert werden, dass sie sich trennt.
    • (13) Als nächstes werden Metallschichten aus "Nickel und Gold" jeweils auf der Lötmittelanschlussfläche, die aus dem Loch heraus freigelegt ist, gebildet.
  • Die Nickelschicht sollte vorzugsweise 1 bis 7 μm dick sein und die Goldschicht, die 0,01 bis 0,06 μm dick für eine dickere Nickelschicht ist, wird den Widerstand erhöhen, während eine kleinere Dicke der Nickelschicht diese selbst leicht abtrennbar gestalten wird. In Bezug auf die Goldschicht wird eine größere Dicke zu erhöhten Herstellkosten führen, während eine kleinere Dicke die Adhäsion an der Lötmittelschicht herabsetzten wird.
    • (14) Als nächstes wird ein Lötmittel auf die Lötmittelanschlussfläche, die aus dem Loch heraus freigelegt ist, zugeführt, um eine 6-schichtige, gedruckte Leiterplatte zu bilden. Das Lötmittel wird durch ein Lötmitteltransfer- oder -Druckverfahren zugeführt.
  • In dem Lötmitteltransferverfahren wird eine Lötmittelfolie an einem Prepeg befestigt und die Lötmittelfolie wird mit nur einem Bereich davon entsprechend dem Loch geätzt, um ein Lötmittelmuster zu bilden, das ein Lötmittelträgerfilm sein wird. Nachdem ein Flussmittel auf das Loch in dem Lötmittelresist auf dem Substrat aufgebracht ist, wird der Lötmittelträgerfilm an dem Flussmittel befestigt und erwärmt, um das Lötmittel zu überführen.
  • Andererseits wird, in dem Lötmitteldruckverfahren, eine Druckmaske (metallisch), die Kontaktlöcher in Position entsprechend zu den Lötmittelanschlussflächen gebildet besitzt, auf dem Verdrahtungssubstrat platziert, und eine Lötmittelpaste wird auf die Maske gedruckt und erwärmt.
  • In der Leiterplatte gemäß der ersten Ausführungsform wird eine Lötmittelerhebung an dem gefüllten Kontaktloch gebildet. In der herkömmlichen Leiterplatte ist, da das Kontaktloch nicht gefüllt ist, eine größere Menge an Lötmittelpaste erforderlich, um eine Lötmittelerhebung so hoch wie eine Lötmittelerhebung einer flachen Lötmittelanschlussfläche zu bilden. Das Loch in der Leiterplatte muss nämlich groß sein. Entsprechend dieser Ausführungsform der vorliegenden Erfindung kann allerdings, da das Kontaktloch gefüllt ist, die Lötmittelpaste in einer gleichförmigen Menge aufgebracht werden und die Löcher in der gedruckten Maske müssen von derselben Größe sein.
    • (B) Als nächstes wird die zweite Ausführungsform der vorliegenden Erfindung weiter nachfolgend diskutiert werden. In einer mehrschichtigen Leiterplatte, die Leiterschaltungs schichten und isolierende Harz-Zwischenschichten, niedergeschlagen alternierend eine auf der anderen, besitzt, besitzen die isolierenden Harz-Zwischenschichten dadurch gebildete Löcher, jeweils gefüllt mit einer Platierungsschicht, um ein Kontaktloch zu bilden, gemäß der zweiten Ausführungsform, wobei die Dicke der Leiterkreisschicht geringer als eine Hälfte des Kontaktloch-Durchmessers und geringer als 25 μm ist.
  • In der Struktur mit gefülltem Kontaktloch der Leiterplatte gemäß der zweiten Ausführungsform kann die Dicke des Platierungsleiters, der die Leiterkreisschicht bildet, geringer als die Hälfte des Kontaktlochs und geringer als 25 μm sein. Demzufolge kann ein dünnerer Platierungsresist gebildet werden, der eine verbesserte Auflösung besitzt, was es möglich macht, einfach die Halbleiterkreisschicht durch Ätzen und Mustern einer ultrafeinen Schaltung zu bilden.
  • Weiterhin wird, da die Leiterkreisschicht die Dicke geringer als die Hälfte des Öffnungsdurchmessers des Kontaktlochs und geringer als 25 μm besitzt, der Bereich eines Kontakts der Kante der Leiterkreisschicht mit der isolierenden Harz-Zwischenschicht entsprechend verringert. Deshalb sollte der zentrale Bereich der Kontaktloch-Oberfläche vorzugsweise eingedrückt und aufgeraut sein, wodurch die Adhäsion zwischen der Leiterschicht und der isolierenden Harz-Zwischenschicht verbessert werden kann, und demzufolge kann eine Trennung dazwischen verhindert werden. Genauer gesagt kann eine Spannung, entwickelt aufgrund eines Erwärmungszyklus, so verteilt werden, dass der Leiter und die isolierenden Schichten davor bewahrt werden können, dass sie voneinander getrennt werden.
  • Die vorstehend erwähnte, zweite Ausführungsform sollte vorzugsweise so aufgebaut sein, wie dies nachfolgend beschrieben ist:
    • ➀ Das gefüllte Kontaktloch und die innere Leiterkreisschicht (innere Anschlussfläche) sind elektrisch miteinander durch eine aufgeraute Oberflächenschicht, vorgesehen auf der Oberfläche der inneren Leiterkreisschicht, verbunden, um die Adhäsion zwischen dem Kontaktloch und dem inneren Leiterkreis zu verbessern.
    • ➁ Das gefüllte Kontaktloch und die Leiterkreisschicht besitzen deren Oberflächen aufgeraut, um die Adhäsion dazwischen und der äußeren, isolierenden Harz-Zwischenschicht zu verbessern.
    • ➂ Die Leiterkreisschicht besitzt auch eine Kante davon aufgeraut.
    • ➃ Die aufgeraute Oberflächenschicht auf der Oberfläche der Leiterkreisschicht ist 1 bis 10 μm dick.
    • ➄ Die Oberflächenaufrauung wird wie in der ersten Ausführungsform vorgenommen.
    • ➅ Ein weiteres Kontaktloch wird an dem gefüllten Kontaktloch gebildet.
    • ➆ Die Oberfläche, die die innere Wand der isolierenden Harz-Zwischenschicht besitzt, ist aufgeraut.
    • ➇ Die isolierende Harz-Zwischenschicht ist aus einem thermisch härtenden Harz, einem thermoplastischen Harz, oder einem Komposit aus einem thermisch härtenden und einem thermoplastischen Harz, und vorzugsweise aus dem Komposit eines thermisch härtenden und thermoplastischen Harzes oder den thermoplastischen Harzen, aufgebaut.
  • Das thermisch härtende Harz, das thermoplastische Harz und der Verbund aus dem thermisch härtenden und thermoplastischen Harz können aus solchen ausgewählt werden, die zuvor in Bezug auf die erste Ausführungsform beschrieben worden sind, und deshalb werden sie nicht weiter diskutiert werden.
  • Als nächstes wird die gedruckte Mehrschicht-Leiterplatte, die die vorstehend erwähnte Struktur mit gefüllten Kontaktlöchern besitzt, die gemäß der zweiten Ausführungsform hergestellt sind, nachfolgend unter Bezugnahme auf die 1 und 2 beschrieben.
  • Der Herstellungsvorgang ist im Wesentlichen derselbe wie derjenige für die erste Ausführungsform und umfasst demzufolge die zuvor erwähnten Schritte (1) bis (14).
  • An dem Schritt (7) sollte, wenn ein Elektroplatieren bzw. Galvanisieren des Bereichs nicht mit dem Platierungsresist mit einer Leiterschicht versehen ist, die einen Leiterkreis bilden wird, und mit einem Füllen einer Platierungsschicht in das Loch hinein, um das Kontaktloch zu bilden, sollte die Elektroplatierungsschicht vorzugsweise in einer Dicke von 5 bis 20 μm gebildet werden, so dass die Leiterkreisschicht eine Dicke geringer als eine Hälfte des Kontaktloch-Durchmessers und weniger als 25 μm besitzt.
    • (C) Als nächstes wird die dritte Ausführungsform der vorliegenden Erfindung beschrieben. In einer mehrschichtigen Leiterplatte, gebildet aus Leiterkreisschichten und isolierenden Harz-Zwischenschichten, die alternierend eine auf der anderen niedergeschlagen sind, wobei die isolierenden Harz-Zwischenschichten dort hindurch Löcher, jeweils gefüllt mit einer Platierungsschicht, um ein Kontaktloch zu bilden, besitzen, und zwar gemäß der dritten Ausführungsform, wird die Innenwand des Lochs, gebildet in der isolierenden Harz-Zwischenschicht, aufgeraut, die aufgeraute Innenwand des Lochs wird mit einer aufgerauten, stromlosen Platierungsschicht abgedeckt und ein Zwischenraum des Lochs, definiert durch die stromlose Platierungsschicht, wird mit einer Elektroplatierungsschicht bzw. Galvanisierungsschicht gefüllt.
  • In der Struktur mit gefülltem Kontaktloch der mehrschichtigen Leiterplatte gemäß der dritten Ausführungsform wird die stromlose Platierungsschicht schwerer als die Elektroplatierungsschicht über die Innenwand des Lochs gebildet. Die stromlose Platierungsschicht greift, ähnlich einem Anker, in die aufgeraute Oberfläche ein, so dass sie nicht einfach gebrochen werden kann, wenn eine Trennkraft aufgebracht wird, und die Adhäsion zwischen dem Kontaktloch und der isolierenden Harz-Zwischenschicht wird verbessert. Auch wird, da die Elektroplatierungsschicht, die eine größere ... als die stromlose Platierungsschicht besitzt, den Hauptteil des Lochs füllt, die Elektroplatierungsschicht flexibel der Expansion und Schrumpfung der isolierenden Harz-Zwischenschicht folgen, wodurch die Schichten davor bewahrt werden können, dass sie unter einem thermischen Schock oder aufgrund eines Erwärmungszyklus reißen.
  • Da die Innenwand des Lochs in der isolierenden Harz-Zwischenschicht aufgeraut ist, wird eine verbesserte Adhäsion zwischen dem Kontaktloch und der isolierenden Harz-Zwischenschicht erreicht. Die stromlose Platierungsschicht, gebildet auf der aufgerauten Oberfläche, ist so dünn, um der Unregelmäßigkeit der aufgerauten Oberfläche zu folgen. Diese Oberflächen-Unregelmäßigkeit dient als eine Verankerung, um eine starke Adhäsion an einer Elektroplatierungsschicht zu erreichen. Deshalb werden die stromlose Platierungsschicht und die Elektroplatierungsschicht nicht voneinander auch aufgrund eines Erwärmungszyklus oder unter einem thermischen Schock getrennt werden.
  • Die andere Oberfläche als die Innenwand des Lochs wird auch aufgeraut, die aufgeraute Oberfläche wird stromlos platiert und weiterhin wird ein Platierungsresist auf die stromlose Platierungsschicht aufgebracht. Der Platierungsresist, der auf die aufgeraute Oberfläche aufgebracht ist, wird eng an der unregelmäßigen Oberfläche der stromlosen Platierungsschicht anhaften, und wird demzufolge nicht einfach von der Oberfläche der stromlosen Platierungsschicht getrennt werden. Deshalb wird dort kein Kurzschluss zwischen den Leiterkreisschichten in dem Verfahren einer Herstellung der Leiterplatte durch das semi-additive Verfahren entstehen.
  • Die stromlose Platierungsschicht, die den vorstehend erwähnten Leiterkreis bildet, sollte vorzugsweise 0,1 bis 5 μm, und noch bevorzugter 1 bis 5 μm sein, wobei eine Dicke viel größer als 5 μm nicht sicherstellen wird, ausreichend der Form der aufgerauten Oberfläche der isolierenden Harz-Zwischenschicht zu folgen, während eine Dicke viel kleiner als 1 μm die Separierungs- oder Ablösungsfestigkeit verringern wird und einen großen Widerstand verursachen wird, was eine darauf folgende Elektroplatierung beeinträchtigen wird, so dass die Dicke der Platierungsschicht nicht gleichförmig sein wird.
  • Die Elektroplatierungsschicht, die den Leiterkreis bildet, sollte vorzugsweise eine Dicke innerhalb eines Bereichs von 5 bis 30 μm, und noch bevorzugter eine Dicke, die von 10 bis 20 μm reicht, haben. Dies kommt daher, dass eine größere Dicke bewirken wird, dass die Ablösefestigkeit niedriger wird, während eine geringere Dicke den Widerstand erhöhen wird, so dass das Elektroplatieren zu einem ungleichmäßigen Niederschlag führen wird.
  • Als nächstes wird die mehrschichtige Leiterplatte, die die vorstehend erwähnte Struktur mit gefülltem Kontaktloch besitzt, nachfolgend unter Bezugnahme auf die 1 und 2 diskutiert.
  • Das Herstellungsverfahren ist im Wesentlichen dasselbe wie dasjenige der ersten Ausführungsform und umfasst demzufolge die zuvor erwähnten Schritte (1) bis (14).
  • An dem Schritt (7) sollte, unter anderem, wenn die Elektroplatierung des Bereichs nicht mit dem Platierungsresist mit einer Leiterschicht aufgebracht wird, die einen Leiterkreis bilden wird, und Füllen einer Platierungsschicht in das Loch hinein, um das Kontaktloch zu bilden, die Elektroplatierungsschicht vorzugsweise 5 bis 20 μm dick sein, so dass die Leiterkreisschicht geringer als die Hälfte des Kontaktloch-Durchmessers ist.
  • Weiterhin sollten, gemäß dieser Ausführungsform, die Zusammensetzung der Platierungslösung, die Platierungstemperatur, die Eintauchzeitdauer und die Agitationsbedingungen vorzugsweise so kontrolliert werden, um den zentralen Bereich der Platierungsschicht, freigelegt außerhalb des Lochs, das das Kontaktloch bildet, einzudrücken. Die Eindrückung bzw. Vertiefung sollte vorzugsweise eine Größe geringer als die Dicke der Leiterschicht haben, und sollte noch bevorzugter 20 μm oder geringer sein. Dies kommt daher, dass eine größere Eindrückung zu einer größeren Dicke der isolierenden Harz-Zwischenschicht, gebildet auf der Eindrückung, als diejenige der Harzschicht, gebildet auf den anderen Leiterschichten, führen wird. Wenn die Harzschicht freigelegt ist, entwickelt und gelasert ist, ist es wahrscheinlich, dass sie teilweise auf der Eindrückung in dem Kon taktloch verbleibt, was die Zuverlässigkeit der elektrischen Verbindung des Kontaktlochs herabsetzen wird.
    • (D) Als Nächstes wird ein viertes Beispiel einer mehrschichtigen Leiterplatte, jedoch nicht gemäß der Erfindung, diskutiert. In einer mehrschichtigen Leiterplatte, gebildet aus Leiterkreisschichten und isolierenden Harz-Zwischenschichten, niedergeschlagen alternierend eine auf der anderen, wobei die isolierenden Harz-Zwischenschichten dort hindurch Löcher, jedes gefüllt mit einer Platierungsschicht, gebildet haben, um ein Kontaktloch zu bilden, wird, nach dem vierten Beispiel, die isolierende Harz-Zwischenschicht aus einem Komposit eines Fluoroharzes und eines wärmebeständigen, thermoplastischen Harzes, einem Komposit aus einem Fluoroharz und einem thermisch härtenden Harz, oder aus einem Komposit aus einem thermisch härtenden Harz und einem wärmebeständigen Harz, gebildet.
  • In der Struktur mit gefülltem Kontaktloch des zuvor diskutieren vierten Beispiels wird die isolierende Harz-Zwischenschicht, in der das Kontaktloch vorgesehen ist, aus einem hochfesten Komposit aus einem Fluoroharz und einem wärmebeständigen, thermoplastischen Harz, oder einem hochfesten Komposit eines Fluoroharzes und eines thermisch härtenden Harzes, gebildet. So wird sich, gerade dann, wenn das Kontaktloch aus einem Loch, gefüllt mit einer Platierungsschicht, hergestellt ist, da die Metallschicht thermisch während des Erwärmungszyklus expandiert wird, kein Riss zuerst an dem Kontaktloch entwickeln. Auch besitzt das Fluoroharz eine so niedrige, dielektrische Konstante, dass ein Signal ohne eine Verzögerung propagiert werden wird.
  • In diesem Beispiel sollte die isolierenden Harz-Zwischenschicht, in der das Kontaktloch gebildet ist, vorzugsweise aus einem Komposit aus Fluoroharz und einem wärmebeständigen, thermoplastischen Harz, oder einem Komposit aus einem Fluoroharz und einem thermisch härtenden Harz, gebildet sein.
  • Das Fluoroharz sollte vorzugsweise ein Polytetrafluoroethylen sein, da es das vielseitigste Fluoroharz ist.
  • Das wärmebeständige, thermoplastische Harz sollte vorzugsweise ein solches sein, das thermisch bei einer Temperatur höher als 250°C zersetzt werden kann und das aus Fluoroharzen ausgewählt ist, wie beispielsweise Polytetrafluorethylen (PTFE), Polyethylenterephthalat (PET), Polysulfon (PSF), Polyphenylensulfid (PPS), thermoplastisches Polyphenylenether (PPE), Polyehtersulfon (PES), Polyetherimid (PEI), Polyphenylensulfon (PPES), Tetrafluoroethylenhexafluoropropylencopolymer (FEP), Tetrafluoroethylenperfluoroalcoxycopolymer (PFA), Polyethylennaphthalat (PEN), Polyetheretherketon (PEEK), Polyolefin, usw..
  • Das thermisch härtende Harz kann ein Epoxidharz, ein Polyimidharz, ein Phenolharz, ein thermisch härtendes Polyethylenether (PPE), oder dergleichen, sein.
  • Das Komposit aus Fluoroharz und thermisch härtendem Harz sollte vorzugsweise ein Komposit aus einem Fluoroharz-Vlies und einem thermisch härtenden Harz, das in die Leerstellen in dem Vlies eingefüllt ist, sein.
  • In diesem Fall sollte das Fluoroharz-Vlies vorzugsweise eine Textur oder ein nicht gewebtes Vlies, hergestellt aus Fluoroharzfasern, sein. Das nicht gewebte Vlies wird durch Bilden einer Platte aus kurzen oder langen Fluoroharzfasern und einem Bindemittel und Erwärmen der Platte, um die Fasern aneinander zu verschmelzen, hergestellt.
  • Weiterhin sollte das thermisch härtende Harz vorzugsweise mindestens eines sein, ausgewählt aus Epoxidharz, Polyimidharz, Polyamidharz und Phenolharz. Das Komposit aus thermisch härtenden und thermoplastischen Harzen kann ein Komposit aus Epoxidharz mit PES, PSF; PPS oder PPES, oder dergleichen, sein.
  • Die mehrschichtige Leiterplatte nach dem vierten Beispiel wird so hergestellt, wie dies nachfolgend unter Bezugnahme auf die 3 und 4 beschrieben ist.
  • Der Herstellvorgang ist im Wesentlichen derselbe wie derjenige der ersten Ausführungsform und umfasst demzufolge die zuvor erwähnten Schritte (1) bis (14).
  • An dem Schritt (2) wird ein Komposit aus Fluoroharz und wärmebeständigem, thermoplastischem Harz, ein Komposit aus Fluoroharz und thermisch härtendem Harz oder ein Komposit aus thermisch härtendem und thermoplastischem Harz als die isolierende Harz-Zwischenschicht verwendet. Insbesondere sollte ein stromloses Platierungsadhäsiv, das das Komposit als die Harzmatrix verwendet, vorzugsweise verwendet werden.
  • Am Schritt (3) werden, nachdem das stromlose Platierungsadhäsiv getrocknet ist, Löcher für die Kontaktlöcher in der Schicht gebildet.
  • In dem Fall, dass die isolierende Harz-Zwischenschicht aus einem fotosensitiviertenen Harz durch Acrylieren hergestellt ist, wird das Loch für das Kontaktloch durch Belichten, Entwickeln und dann thermisches Härten der Harzschicht gebildet. Wenn das Harz ein Komposit aus Fluoroharz und wärmebeständigem, thermoplastischen Harz, ein Komposit aus Fluoroharz und thermisch härtendem Harz oder ein Komposit aus einem thermisch härtenden und thermoplastischen Harz ist, wird das Loch für das Kontaktloch durch thermisches Härten der Harzschicht und dann durch Laserbohren gebildet. Hierbei sollte das Verhältnis D/T1 zwischen dem Kontaktloch-Durchmesser (D) und der Dicke (T1) der isolierenden Harz-Zwischenschicht vorzugsweise innerhalb eines Bereichs von 1 bis 4 liegen. Dies kommt daher, dass, wenn das Verhältnis D/T1 geringer als 1 ist, die Elektroplatierlösung nicht in das Loch eindringen wird, während dann, wenn das Verhältnis über 4 liegt, dies ermöglichen wird, dass das Loch ausreichend mit einem Platierungsmetall gefüllt wird.
  • Weiterhin sollte, am Schritt (4), die Oberfläche der isolierenden Harz-Zwischenschicht vorzugsweise durch Plasmaätzen, oder dergleichen, aufgeraut werden, wobei dieses Aufrauen die Adhäsion der Platierungsschicht verbessern wird.
  • In dem Fall, dass ein stromloses Platierungsadhäsiv als die isolierende Harz-Zwischenschicht verwendet wird, werden die Epoxidharzteilchen, die auf der Oberfläche der gehärteten Adhäsivschicht vorhanden sind, durch Zersetzen oder Auflösen mit einer Säure oder einem Oxidationsmittel entfernt, um die Oberfläche der adhäsiven Schicht aufzurauen.
  • Beispiele:
  • Um die Vorteile der vorstehend erwähnten ersten bis dritten bevorzugten Ausführungsformen der vorliegenden Erfindung zu bestätigen, wurden Beispiele 1 bis 9 und Vergleichsbeispiele 1 bis 8 von mehrschichtigen Leiterplatten über die Schritte (1) bis (11) der 14 Schritte, die vorstehend beschrieben worden sind, hier noch nicht den Schritt umfassend, an dem die Lötmittelerhebung gebildet wird, präpariert. Beispiel 11 wurde über alle Schritte (1) bis (14) präpariert. Die mehrschichtigen Leiterplatten, die so präpariert sind, werden weiter im Detail nachfolgend beschrieben:
  • Beispiel 1:
    • (1) Zusammensetzungen, präpariert über die folgenden Schritte ➀ bis ➂ , wurden zusammengemischt und gerührt, um ein stromloses Platierungsadhäsiv zu präparieren.
    • ➀ 35 Gewichts-Teile eines 25% acrylierten Produkts eines Epoxidharzes vom Cresol-Novofac-Typ (80% im Feststoffgehalt; 250 im Molekulargewicht, von Nippon Kayaku Co., Ltd.), 4 Gewichts-Teile eines fotoempfindlichen Monomers (ARONIX M315 von Toa Gosei Co., Ltd.), 0,5 Gewichts-Teile eines Antifoaming-Mittels (S-65 von SANNOPCO) und 3,6 Gewichts-Teile an NMP wurden durch Rühren gemischt.
    • ➁ Acht Gewichts-Teile eines Polyethersulfons (PES) und 7,245 Gewichts-Teile an Epoxidharzteilchen (POLYMERPOE von Sanyo Kasei Co., Ltd.) mit 0,5 μm in der durchschnittlichen Teilchengröße wurden zusammengemischt und dann wurden 20 Gewichts-Teile an NMP zu der Mischung hinzugefügt. Sie wurden durch Rühren gemischt.
    • ➂ Zwei Gewichts-Teile eines Imidazol-Härtungsmittels (2E4MZ-CN von Shikoku Kasei Co., Ltd.), 2 Gewichts-Teile eines Initiators (IRGACURE 1-907 von Ciba Geigy), 0,2 Gewichts-Teile eines Fotosensitivierers (DETX-S von Nippon Kayaku Co., Ltd.) und 1,5 Gewichts-Teile an NMP wurden zusammen durch Rühren gemischt.
    • (2) Ein Substrat 1, hergestellt aus Bismaleimidtriazin (BT) und mit einer Leiterkreisschicht 2 auf jeder Oberfläche davon gebildet (wie in 1(a)), wurde in eine stromlose Platierungslösung, zusammengesetzt aus 8 g/l an Kupfersulfid, 0,6 g/l an Nickelsulfid, 15 g/l an Zitronensäure, 29 g/l an Natriumhypophosphit, 31 g/l an Borsäure und 0,01 g/l eines Oberflächen aktiven Mittels und mit einem pH von 9 eingetaucht, um eine aufgeraute Oberflächenschicht 3 aus Kupfer, Nickel und Phosphor mit einer Dicke von 3 μm auf der Oberfläche der Leiterkreisschicht 2 niederzuschlagen. Dann wurde das Substrat 1 in Wasser gewaschen. Es wurde in ein stromloses Zinn-Substitutions-Platierungsbad, zusammengesetzt aus 0,1 mol/l an Zinnborfluorid und 1,0 mol/l an Thiocarbamid bei 50°C für eine Stunde eingetaucht, um eine Zinnschicht mit 0,3 μm auf der Oberfläche der aufgerauten Oberflächenschicht 3 niederzuschlagen (wie in 1(b); die Zinnschicht ist nicht dargestellt).
    • (3) Die isolierende Harz-Zwischenschicht, präpariert an dem vorstehenden Schritt (1), wurde auf das Substrat 1 aufgebracht (siehe 1(c)). Nachdem das Substrat 1 getrocknet war, wurde ein Fotomaskierungsfilm auf dem Substrat 1 platziert, belichtet, entwickelt und thermisch gehärtet, um eine 20 μm dicke, isolierende Harz-Zwischenschicht 4 zu bilden, die dort hindurch Löcher 5 für Kontaktlöcher gebildet besaß, deren Durchmesser 60 μm (61 μm am Boden und 67 μm an der Oberseite) betrug (siehe 1(d)).
    • (4) Das Substrat 1, das die isolierende Harz-Zwischenschicht darauf gebildet besaß, wurde in Chromsäure für 19 Minuten eingetaucht, um eine aufgeraute Oberflächenschicht 6 mit 4 μm in der Tiefe auf der Oberfläche der Schicht 4 zu bilden (siehe 1(e)).
    • (5) Das Substrat 1, das die raue Oberflächenschicht 6, gebildet darauf, besaß, wurde in eine stromlose Platierlösung eingetaucht, um eine stromlose Platierungsschicht 7 mit 0,6 μm in der Dicke über der rauen Oberfläche zu bilden (siehe 1(f)).
    • (6) Eine Platierungsresistschicht 8 wurde auf der stromlosen Platierungsschicht 7 in der herkömmlichen Art und Weise gebildet (siehe 2(a)).
    • (7) Als nächstes wurde ein Bereich, auf dem die Platierungsresistschicht 8 nicht gebildet war, unter den folgenden Bedingungen elektroplatiert, um eine Elektroplatierungsschicht 6 mit 20 μm in der Dicke auf dem Bereich zu bilden. Die Schicht 9 lieferte eine Leiterschicht, auf der ein Leiterkreis 12 gebildet werden sollte, und die Elektroplatierungsschicht 9 wurde in das Loch eingefüllt, um ein Kontaktloch 10 zu bilden (wie in 2(b)).
  • Wässrige Elektroplatierungslösung:
    CuSO4·5N2O 60 g/l
    Nivellierungsmittel (HL von ATOTTECH) 40 ml/l
    Schwefelsäure 190 g/l
    Aufhellgungsmittel (UV von ATOTTECH) 0,5 ml/l
    Chlorionen 40 ppm
    Elektroplatierungsbedingungen:
    Blasenbildung 3,0 Liter/min
    Stromdichte 0,5 A/dm2
    eingestellter Stromwert 0,18 A
    Platierzeitdauer 130 min
    • (8) Die Platierungsresistschicht 8 wurde separiert und entfernt und dann wurde die stromlose Platierungsschicht 7 unter der Platierungsresistschicht 8 für ein Entfernen in einer Ätzlösung, zusammengesetzt aus einer Mischung aus Schwefelsäure und Wasserstoffperoxid, Natriumpersulfat, Ammoniumpersulfat, usw., aufgelöst, um den Leiterkreis 12 zu bilden, bestehend aus der stromlosen Platierungsschicht 7 und der Elektroplatierungs-Kupferschicht 9, und deren Dicke ungefähr 20 μm beträgt und wobei das Verhältnis L/S 25/25 μm beträgt. Zu diesem Zeitpunkt hatte das Kontaktloch 10 eine flache Oberfläche und die Leiterkreisfläche und die Kontaktloch-Oberfläche befanden sich auf demselben Niveau.
  • Die Erfinder der vorliegenden Erfindung fanden heraus, dass dann, wenn die Dicke T der isolierenden Harz-Zwischenschicht 4 20 μm betrug, während die Kontaktlöcher 10 so gebildet wurden, um Durchmesser D von 25, 40, 60 und 80 μm zu haben, die Platierungsschichten, erforderlich zum Auffüllen der Kontaktlöcher 10, 10,2, 11,7, 14,8 und 23,8 μm dick, jeweils, waren.
    • (9) Wie an dem Schritt (2) wurde eine aufgeraute Oberflächenschicht 3 auf dem Substrat gebildet. Weiterhin wurden die Schritte (3) bis (8) wiederholt, um eine mehrschichtige, gedruckte Leiterplatte (wie in 2(c)) herzustellen.
  • Beispiel 2:
  • Eine mehrschichtige Leiterplatte wurde in derselben Art und Weise wie das vorstehend erwähnte Beispiel 1 präpariert, mit der Ausnahme, dass eine isolierende Harz-Zwischenschicht durch Anbringen eines Fluoroharzfilms mit 20 μm in der Dicke auf die Schicht durch Thermokompressionsbonden gebildet wurde und die Löcher für die Kontaktlöcher mit 60 μm im Durchmesser durch Bestrahlen mit einem Ultraviolettlaser gebildet wurden.
  • Beispiel 3:
    • (1) Eine gezogene Tetrafluoroethylenharz-(PTFE)-Faser, erhältlich als Faser für ein gewebtes Vlies von W.L. Gore & Associates, Inc. (Handelsname: GORE-TEX), wurde verwendet, um einen Stoff für eine isolierende Harz-Zwischenschicht zu weben. Der Stoff war aus 53 Fasern mit 400 Denier pro 2,54 Inch in der Längsrichtung und 52 Fasern mit 400 Denier pro 2,54 cm in der seitlichen Richtung zusammengesetzt.
    • (2) Das Fluoroharz-Fasergewebe wurde in eine Fläche mit 15,24 cm mal 15,24 cm geschnitten, und die Gewebefläche wurde in eine Lösung aus Alkalimetall und Naphthalen, erhältlich unter dem Handelsnamen TETRA-ETCH von W. L. Gore & Associates, eingetaucht. Hiernach wurde die Gewebeplatte in warmem Wasser gewaschen, um das Aceton auszuwaschen. Die Fasern erschienen dunkelbraun aufgrund des Ätzens und der Gewebeschrumpfung von 20% in sowohl der Längs- als auch der seitlichen Richtung. Die Gewebefläche wurde auf die Anfangsdimensionen gedehnt, wobei die Kanten in der Hand gehalten wurden.
  • Andererseits wurde ein flüssiges Epoxidharz als ein thermisch härtendes Harz präpariert, das in das Fluoroharz-Fasergewebe entsprechend den Richtlinien, angegeben in dem Produkt-Katalog von Dow Chemical No. 296-396-783 für Dow-Epoxidharz-Produkte 521-A80, imprägniert.
    • (3) Das flüssige Epoxidharz wurde in das Fluoroharz-Fasergewebe, präpariert an dem vorstehenden Schritt (2), imprägniert. Das Fluoroharz-Fasergewebe, imprägniert mit dem Epoxidharz, wurde bei 160°C getrocknet, um eine B-Stufen-Platte zu erhalten. Die Platte war 0,3556 cm dick und das imprägnierte Harz in der Platte wog 5 g.
    • (4) Die B-Stufen-Platte wurde an dem Substrat an dem Schritt (2) für das Beispiel 1 befestigt und unter einem Druck von 80 kg/cm2 bei 175°C gepresst, um eine isolierende Harz-Zwischenschicht zu bilden. Weiterhin wurde die Schicht einem ultravioletten Laser mit 220 nm in der Wellenlänge ausgesetzt, um Löcher für Kontaktlöcher mit 60 μm im Durchmesser zu bilden. Danach wurden die Schritte (4) bis (9) für das Beispiel 1 wiederholt, um eine mehrschichtige Leiterplatte zu bilden.
  • Vergleichsbeispiel 1:
  • Wie in der Japanischen, ungeprüften Patentveröffentlichung No. Hei 2-188992 offenbart ist, wurde eine mehrschichtige Leiterplatte in derselben Art und Weise wie das vorstehend angegebene Beispiel 1 hergestellt, mit der Ausnahme, dass ein Leiterkreis nur aus einer stromlosen Platierungsschicht mit 25 μm in der Dicke hergestellt wurde und Kontaktlöcher durch Eintauchen für 11 Stunden in einer stromlosen, wässrigen Platierlösung, zusammengesetzt aus 0,06 mol/l an Kupfersulfit, 0,30 mol/l an Formalin, 0,35 mol/l an NaOh, 0,35 mol/l an EDTA, und einer kleinen Menge eines Additivs, bei 75°C, und mit einem pH-Wert von 12,4, gebildet wurden.
  • In der Leiterplatte wurden die Löcher in der isolierenden Harz-Zwischenschicht mit der Platierungsschicht gefüllt vorgefunden, allerdings wurde eine Eindrückung von 20 bis 25 μm in dem zentralen Bereich der Platierungsschicht vorgefunden.
  • Vergleichsbeispiel 2:
  • Entsprechend der Offenbarung in der Japanischen, ungeprüften Patentveröffentlichung No. Hei 2-312472 wurde eine mehrschichtige Leiterplatte hergestellt. Genauer gesagt wurden die Schritte (1) bis (5) für die Ausführungsform 1 wiederholt, um ein Substrat zu verarbeiten, und dann wurde das Substrat in eine stromlose Platierungslösung, präpariert aus einer wässrigen Lösung, zusammengesetzt aus 0,05 mol/l an Kupfersulfit, 0,30 mol/l an Formalin, 0,35 mol/l an Natriumhydtroxid und 0,35 mol/l an Ethylendiamintetraacetatsäure (EDTA), um eine Platierungsschicht mit 40 μm in der Dicke zu bilden, eingetaucht.
  • Weiterhin wurde ein Trockenfilm an dem Substrat befestigt, belichtet und entwickelt, um einen Ätzresist mit L/S 25/25 μm auf dem Substrat zu bilden. Zum Ätzen wurde das Substrat in eine gemischte Lösung aus Schwefelsäure und Wasserstoffperoxid eingetaucht. Allerdings wurde die Leiterkreisschicht hinterschnitten und separiert. Deshalb wurde das Vergleichsbeispiel 2 nicht evaluiert.
  • Die Beispiele 1 bis 3 und das Vergleichsbeispiel 1 wurden als ➀ Oberflächenebenheit deren isolierender Harz-Zwischenschicht und ➀ elektrische Verbindungszuverlässigkeit des Kontaktlochs evaluiert.
  • Der vorstehende Punkt ➀, die Oberflächenebenheit, wurde durch Beurteilen evaluiert, ob sich eine Eindrückung auf einer zuerst aufgebrachten, isolierenden Harz-Zwischenschicht entwickelte. Der Punkt ➁, die elektrische Verbindungszuverlässigkeit des Kontaktlochs, wurde durch Prüfen, unter Verwendung einer Sonde, evaluiert, ob ein weiteres Kontaktloch, gebildet auf einem Kontaktloch, das bereits gebildet war, eine schlechte, elektrische Leitfähigkeit zeigte. Die Evaluierungsergebnisse sind in Tabelle 1 dargestellt.
  • Tabelle 1
    Figure 00280001
  • Wie anhand der Tabelle 1 zu sehen ist, sind die Beispiele 1, 2 und 3 ausgezeichnet in der Oberflächenebenheit der isolierenden Harz-Zwischenschicht. Auch wenn ein weiteres Kontaktloch auf dem Inneren vorgesehen wird, wird ein Schaltungsmusterbruch aufgrund einer Eindrückung nicht beobachtet, da die Beispiele 1 bis 3 eine hohe, elektrische Verbindungszuverlässigkeit des Kontaktlochs haben und der IC-Chip und andere Vorrichtungen einfach an den Leiterplatten ohne irgendein Problem montiert werden können. Weiterhin werden, gerade wenn sie in einem großen Maßstab hergestellt werden, die Beispiele 1 bis 3 eine hohe, elektrische Verbindungszuverlässigkeit der Kontaktlöcher zeigen.
  • Aufgrund der Struktur der Beispiele 1 bis 3 kann ein feines Schaltungsmuster mit L/S = 25/25 μm gebildet werden.
  • Wie vorstehend erwähnt ist, schafft die erste Ausführungsform der vorliegenden Erfindung eine mehrschichtige Leiterplatte, die eine Struktur mit gefülltem Kontaktloch besitzt, die ermöglicht, dass ein feines Schaltungsmuster gebildet wird und die eine ausge zeichnete Oberflächenflachheit hohe elektrische Verbindungszuverlässigkeit des Kontaktlochs zeigt.
  • Beispiel 4:
  • Eine mehrschichtige Leiterplatte wurde durch Wiederholen der Schritte (1) bis (5) für das Beispiel 1 und durch weiteres Verarbeiten des Substrats wie folgt hergestellt:
    • (6) Eine Platierungsresistschicht 8 mit 15 μm in der Dicke und L/S = 25/25 μm wurde auf der stromlosen Platierungsschicht 7 in der herkömmlichen Art und Weise gebildet (siehe 2(a)).
    • (7) Als nächstes wurde ein Bereich, auf dem die Platierungsresistschicht 8 nicht gebildet wurde, unter den folgenden Bedingungen elektroplatiert, um eine Elektroplatierungsschicht mit 15 μm in der Dicke auf dem Bereich zu bilden. Die Schicht 9 lieferte eine Leiterschicht, auf der ein Leiterkreis gebildet werden sollte, und die Elektroplatierungsschicht 9 wurde in das Loch eingefüllt, um ein Kontaktloch 10 zu bilden (wie in 2(b)).
    Wässrige Elektroplatierungslösung:
    CuSO4 ·5H2O 60 g/l
    Nivellierungsmittel (HL von ATOTTECH) 40 ml/l
    Schwefelsäure 190 g/l
    Aufhellungsmittel (UV von ATOTTECH} 0,5 ml/l
    Chlorionen 40 ppm
    Elektroplatierungsbedingungen:
    Blasenbildung 3,0 Liter/min
    Stromdichte 0,5 A/dm2
    eingestellter Stromwert 0,18 A
    Platierzeitdauer 100 min
    • (8) Die Platierungsresistschicht 8 wurde separiert und entfernt und dann wurde die stromlose Platierungsschicht 7 unter der Platierungsresistschicht 8 für ein Entfernen in einer Ätzlösung, zusammengesetzt aus einer Mischung aus Schwefelsäure und Wasserstoffperoxid, Natriumpersulfat, Ammoniumpersulfat, usw., aufgelöst, um den Leiterkreis 11 zu bilden, bestehend aus der stromlosen Platierungsschicht 7 und der Elektroplatierungs-Kupferschicht 9, und mit einer Dicke ungefähr 15 μm und einem Verhältnis L/S 25/25 μm. Zu diesem Zeitpunkt hatte das Kontaktloch 10 eine Eindrückung von ungefähr 5 μm in der Tiefe, vorgefunden auf der Oberfläche davon.
    • (9) Wie an dem Schritt (2) für Beispiel 1 wurde eine raue Oberflächenschicht 3 auf dem Substrat gebildet. Weiterhin wurden die Schritte (3) bis (8) wiederholt, um eine mehrschichtige Leiterplatte herzustellen (wie in 2(c)).
  • Aufgrund der Eindrückung, die an dem zentralen Oberflächenbereich des Kontaktlochs gebildet war, war die dünne Leiterschicht nicht separabel, so dass ein feines Schaltungsmuster mit L/S = 25/25 μm positiv gebildet werden konnte.
  • Beispiel 5:
  • Eine mehrschichtige Leiterplatte wurde durch Wiederholen der Schritte (1) bis (3) für das Beispiel 3 hergestellt, und die weitere Verarbeitung des Substrats war wie folgt:
    • (4) Die B-Stufen-Platte wurde an dem Substrat an dem Schritt (2) für das Beispiel 4 befestigt und unter einem Druck von 80 kg/cm2 bei 175°C gepresst, um eine isolierende Harz-Zwischenschicht zu bilden. Weiterhin wurde die Schicht einem ultravioletten Laser mit 220 nm in der Wellenlänge ausgesetzt, um Löcher für die Kontaktlöcher mit 60 μm im Durchmesser zu bilden. Danach wurden die Schritte (4) bis (9) für das Beispiel 4 wiederholt, um die mehrschichtige Leiterplatte herzustellen.
  • Vergleichsbeispiel 3:
  • Eine mehrschichtige Leiterplatte wurde ähnlich zu der Ausführungsform 1, wie sie in der Japanischen, ungeprüften Patentveröffentlichung No. Hei 2-188992 offenbart ist, hergestellt. Als ein Ergebnis wurden die Löcher in der isolierenden Harz-Zwischenschicht mit der Platierungsschicht gefüllt vorgefunden. Für ein Schaltungsmuster mit L/S = 25/25 μm wurde allerdings der Platierungsresist zu sehr geätzt, was zu einem Bruch des Schaltungsmusters führte.
  • Vergleichsbeispiel 4:
  • Entsprechend der Japanischen, ungeprüften Patentveröffentlichung No. Hei 9-312472 wurde eine mehrschichtige Leiterplatte hergestellt. Genauer gesagt wurden die Schritte (1) bis (5) für die Ausführungsform 5 wiederholt und dann wurde das Substrat in eine stromlose Platierungslösung, präpariert aus einer wässrigen Lösung, zusammengesetzt aus 0,05 mol/l an Kupfersulfat, 0,30 mol/l an Formalin, 0,35 mol/l an Natriumhydtroxid und 0,35 mol/l an Ethylendiamintetraacetatsäure (EDTA), um eine Platierungsschicht mit 40 μm in der Dicke zu bilden, eingetaucht.
  • Ein Trockenfilm wurde an dem Substrat befestigt, belichtet und entwickelt, um einen Ätzresist mit L/S = 25/25 μm auf dem Substrat zu bilden. Für ein Ätzen wurde das Substrat in eine gemischte Lösung aus Schwefelsäure und Wasserstoffperoxid eingetaucht. Allerdings wurde die Leiterkreisschicht hinterschnitten und separiert.
  • Wie vorstehend beschrieben worden ist, schafft die zweite Ausführungsform der vorliegenden Erfindung eine mehrschichtige Leiterplatte, die eine gefüllte Kontaktloch-Struktur besitzt, die sicher verhindern kann, dass an der Leiterplatte ein Leitungsbruch auftritt, und führt zu einem ultrafeinen Leiterkreismuster mit L/S = 25/25 μm.
  • Beispiel 6:
  • Eine mehrschichtige Leiterplatte wurde durch Wiederholen der Schritte (1) bis (5) für das Beispiel 1 hergestellt, und weiterhin wurde das Substrat wie folgt verarbeitet:
    • (6) Eine Platierungsresistschicht 8 mit 15 μm in der Dicke und L/S = 25/25 μm wurde auf der stromlosen Platierungsschicht 7 in der herkömmlichen Art und Weise gebildet (siehe 2(a)).
    • (7) Als nächstes wurde ein Bereich, auf dem die Platierungsresistschicht 8 nicht gebildet wurde, unter den folgenden Bedingungen elektroplatiert, um eine Elektroplatierungsschicht mit 15 μm in der Dicke auf dem Bereich zu bilden. Die Schicht 9 führte zu einer Leiterschicht, auf der ein Leiterkreis gebildet werden sollte, und die Elektroplatierungsschicht 9 wurde in das Loch eingefüllt, um ein Kontaktloch 10 zu bilden (wie in 2(b)).
    Wässrige Elektroplatierungslösung:
    CuSO4·5N2O 60 g/l
    Nivellierungsmittel (HL von ATOTTECH) 40 ml/l
    Schwefelsäure 190 g/l
    Aufhellungsmittel (UV von ATOTTECH) 0,5 ml/l
    Chlorionen 40 ppm
    Elektroplatierungsbedingungen:
    Blasenbildung 3,0 Liter/min
    Stromdichte 0,5 A/dm2
    eingestellter Stromwert 0,18 A
    Platierzeitdauer 100 min
    • (8) Die Platierungsresistschicht 8 wurde separiert und entfernt und dann wurde die stromlose Platierungsschicht 7 unter der Platierungsresistschicht 8 für ein Entfernen in einer Ätzlösung, zusammengesetzt aus einer Mischung aus Schwefelsäure und Was serstoffperoxid, Natriumpersulfat, Ammoniumpersulfat, usw., aufgelöst, um den Leiterkreis 11 zu bilden, bestehend aus der stromlosen Platierungsschicht 7 und der Elektroplatierungs-Kupferschicht 9, und mit einer Dicke ungefähr 15 μm und einem Verhältnis L/S von 25/25 μm. Zu diesem Zeitpunkt besaß das Kontaktloch 10 eine flache Oberfläche.
    • (9) Wie an dem Schritt (2) für das Beispiel 1 wurde eine raue Oberflächenschicht 3 auf dem Substrat gebildet. Weiterhin wurden die Schritte (3) bis (8) für das Beispiel 1 wiederholt, um eine mehrschichtige Leiterplatte herzustellen (wie in 2(c)).
  • Aufgrund der Eindrückung, die an dem zentralen Oberflächenbereich des Kontaktlochs gebildet war, war die dünne Leiterschicht nicht separabel, so dass ein feines Schaltungsmuster mit L/S = 25/25 μm gebildet werden konnte.
  • Beispiel 7:
  • Eine mehrschichtige Leiterplatte wurde durch Wiederholen der Schritte (1) bis (3) für das Beispiel 2, und weiteres Verarbeiten des Substrats wie folgt, hergestellt.
    • (4) Die B-Stufen-Platte wurde an dem Substrat an dem Schritt (2) für das Beispiel 6 befestigt und unter einem Druck von 80 kg/cm2 bei 175°C gepresst, um eine isolierende Harz-Zwischenschicht zu bilden. Weiterhin wurde die Schicht einem ultravioletten Laser mit 220 nm in der Wellenlänge ausgesetzt, um Löcher für die Kontaktlöcher mit 60 μm im Durchmesser zu bilden. Danach wurden die Schritte (4) bis (9) für das Beispiel 6 wiederholt, um die mehrschichtige Leiterplatte herzustellen.
  • Vergleichsbeispiel 5:
  • Eine mehrschichtige Leiterplatte wurde ähnlich zu der Ausführungsform, wie sie in der Japanischen, ungeprüften Patentveröffentlichung No. Hei 2-188992 offenbart ist, hergestellt. In diesem Fall wurden die Löcher für die Kontaktlöcher nur mit der stromlosen Platierungsschicht gefüllt, um die Kontaktlöcher zu bilden.
  • Vergleichsbeispiel 6:
  • Eine mehrschichtige Leiterplatte wurde durch Wiederholen der Schritte (1) bis (3) für das Beispiel 6 hergestellt, und das weitere Verarbeiten des Substrats war folgt. Das Substrat wurde in eine stromlose Platierungslösung, präpariert aus einer wässrigen Lösung, zusammengesetzt aus 0,05 mol/l an Kupfersulfit, 0,30 mol/l an Formalin, 0,35 mol/l an Natriumhydroxid und 0,35 mol/l an Ethylendiamintetraacetatsäure (EDTA), um eine Platierungsschicht mit 1 μm in der Dicke zu bilden, eingetaucht.
  • Weiterhin wurden die Schritte 6 bis 9 für das Beispiel 6 wiederholt, um die mehrschichtige Leiterplatte herzustellen.
  • Es ist anzumerken, dass diese mehrschichtige Leiterplatte keine aufgeraute Oberfläche an dem Kontaktloch besaß.
  • Für ein Prüfen einer Separation und eines Reißens an dem Kontaktloch wurden die Beispiele 6 und 7 und die Vergleichsbeispiele 5 und 6 bei 128°C für 48 Stunden erwärmt, und dann alternierend 1.000 Mal bei einer Temperatur, die von –55°C bis 125°C reichte, erwärmt und abgekühlt. Die Testergebnisse sind in Tabelle 2 dargestellt.
  • Tabelle 2
    Figure 00330001
  • Wie anhand der Tabelle 2 zu sehen ist, zeigte das Vergleichsbeispiel 5 einen Riss in dem Kontaktloch-Bereich, und das Vergleichsbeispiel 6 zeigte eine Separation des Kontaktloch-Bereichs. Allerdings zeigten die Beispiele 6 und 7 weder eine Separation noch ein Reißen an dem Kontaktloch-Bereich.
  • Wie vorstehend beschrieben worden ist, schafft die dritte Ausführungsform der vorliegenden Erfindung eine mehrschichtige Leiterplatte, die eine gefüllte Kontaktloch-Struktur besitzt, bei der das Kontaktloch nicht einfach separierbar ist und kein Reißen unter einem thermischen Schock oder aufgrund eines Erwärmungszyklus stattfindet.
  • Beispiel 8:
  • Eine mehrschichtige Leiterplatte, jedoch nicht gemäß der Erfindung, wurde hergestellt, von der die isolierende Harz-Zwischenschicht aus einem Verbund aus Fluoroharz und wärmebeständigem, thermoplastischen Harz gebildet war, und zwar über ein Verfahren, das die folgenden Schritte umfasst:
    • (1) Eine Flüssigkeit für eine isolierende Harz-Zwischenschicht wurde durch thermisches Schmelzen und Mischen von acht Gewichts-Teilen an Polyethersulfon (PES) und 92 Gewichts-Teilen an Fluoroharz (Teflon von Du Pont) bei 350°C präpariert.
    • (2) Ein Substrat 1, hergestellt aus Bismaleimidtriazin (BT) und mit einer Leiterkreisschicht 2 auf jeder Oberfläche davon gebildet (wie in 3(a)) wurde in eine stromlose Platierungslösung, zusammengesetzt aus 8 g/l an Kupfersulfat, 0,6 g/l an Nickelsulfat, 15 g/l an Zitronensäure, 29 g/l an Natriumhypophosphit, 31 g/l an Borsäure und 0,1 g/l eines oberflächenaktivem Mittel mit einem pH-Wert von 9, eingetaucht, um eine aufgeraute Oberflächenschicht 3 aus Kupfer, Nickel und Phosphor mit einer Dicke von 3 μm auf der Oberfläche der Leiterkreisschicht 2 niederzuschlagen. Dann wurde das Substrat 1 in Wasser gewaschen. Es wurde in einem stromlosen Zinn-Substitutions-Platierungsbad, zusammengesetzt aus 0,1 mol/l an Zinnborfluorid und 1,0 Mol/l an Thiocarbamid bei 50°C für eine Stunde eingetaucht, um eine Zinnschicht mit 0,3 μm auf der Oberfläche der aufgerauten Oberflächenschicht 3 niederzuschlagen (wie in 1(b); die Zinnschicht ist nicht dargestellt).
    • (3) Die isolierende Harz-Zwischenschicht, präpariert an dem vorstehenden Schritt (1), wurde auf das Substrat 1, verarbeitet an dem Schritt (2) (wie in 3(c)), aufgebracht, und gekühlt, um eine isolierende Harz-Zwischenschicht 4 mit 20 μm in der Dicke zu bilden. Ein Ultraviolettlaser mit 220 nm in der Wellenlänge wurde auf die isolierende Harz-Zwischenschicht 4 gestrahlt, um Löcher 5 mit 60 μm im Durchmesser für Kontaktlöcher zu bilden (wie in 3(d)).
    • (4) Unter Verwendung von Pd als Target wurde ein Sputtern bei 200 W für 1 min vorgenommen, um Pd-Keime in die isolierende Harz-Zwischenschicht 4 zu implantieren.
    • (5) Das Substrat 1, verarbeitet an dem Schritt (4), wurde in die stromlose Platierungslösung eingetaucht, um eine stromlose Platierungskupferschicht 7 mit einer Dicke von 0,6 μm über der Oberfläche der isolierenden Harz-Zwischenschicht 4, umfassend die Löcher, zu bilden (wie in 3(e)).
    • (6) Eine Platierungsresistschicht 8 wurde auf der stromlosen Platierungskupferschicht 7 in der herkömmlichen Art und Weise gebildet (siehe 4(a)).
    • (7) Als nächstes wurde ein Bereich, auf dem die Platierungsresistschicht 8 nicht gebildet war, unter den folgenden Bedingungen elektroplatiert, um eine Elektroplatierungsschicht mit 15 μm in der Dicke auf dem Bereich zu bilden. Die Schicht 9 lieferte eine Leiter schicht, auf der ein Leiterkreis gebildet werden sollte, und die Elektroplatierungsschicht 9 wurde in das Loch eingefüllt, um ein Kontaktloch 10 zu bilden (wie in 4(b)).
    Wässrige Elektroplatierungslösung:
    CuSO4·5H2O 60 g/l
    Nivellierungsmittel (HL von ATOTTECH) 40 ml/l
    Schwefelsäure 190 g/l
    Aufhellungsmittel (UV von ATOTTECH) 0,5 ml/l
    Chlorionen 40 ppm
    Elektroplatierungsbedingungen:
    Blasenbildung 3,0 Liter/min
    Stromdichte 0,5 A/dm2
    eingestellter Stromwert 0,18 A
    Platierzeitdauer 130 min
    • (8) Die Platierungsresistschicht 8 wurde separiert und entfernt und dann wurde die stromlose Platierungskupferschicht 7 unter der Platierungsresistschicht 8 für ein Entfernen in einer Ätzlösung, zusammengesetzt aus einer Mischung aus Schwefelsäure und Wasserstoffperoxid, Natriumpersulfat, Ammoniumpersulfat, usw., aufgelöst, um den Leiterkreis 11 aus der stromlosen Platierungskupferschicht 7 und der Elektroplatierungs-Kupferschicht 9, und mit einer Dicke von ungefähr 15 μm, zu bilden.
  • Zu diesem Zeitpunkt hatte das Kontaktloch 10 eine flache Oberfläche und die Leiterkreisschicht-Oberfläche befand sich auf demselben Niveau wie die Kontaktloch-Oberfläche.
    • (9) Wie an dem Schritt (2) wurde eine raue Oberflächenschicht 3 auf dem Substrat gebildet. Weiterhin wurden die Schritte (3) bis (8) wiederholt, um eine mehrschichtige Leiterplatte zu bilden (wie in 4(c)).
  • Beispiel 9:
  • Eine mehrschichtige Leiterplatte wurde hergestellt, deren isolierende Harz-Zwischenschicht aus einem Verbund aus einem Fluoroharz und einem thermisch härtenden Harz gebildet war, durch Wiederholen der vorstehenden Schritte (1) bis (3) für das Beispiel 3, und durch weiteres Verarbeiten des Substrats wie folgt:
    • (4) Die B-Stufen-Platte wurde an dem Substrat an dem Schritt (2) für das Beispiel 8 befestigt und unter einem Druck von 80 kg/cm2 bei 175°C gepresst, um eine isolierende Harz-Zwischenschicht zu bilden. Weiterhin wurde die Schicht einem ultravioletten Laser mit 220 nm in der Wellenlänge ausgesetzt, um Löcher für die Kontaktlöcher mit 60 μm im Durchmesser zu bilden. Danach wurden die Schritte (4) bis (9) für das Beispiel 4 wiederholt, um die mehrschichtige Leiterplatte herzustellen.
  • Beispiel 10:
  • Eine mehrschichtige Leiterplatte, deren isolierende Harz-Zwischenschicht aus einem Verbund aus thermisch härtenden und thermoplastischen Harzen gebildet war, wurde durch Wiederholen der Schritte 1 bis 6 für das Beispiel 1 und durch weiteres Verarbeiten des Substrats wie folgt hergestellt:
    • (7) Ein Bereich, auf dem die Platierungsresistschicht nicht gebildet war, wurde unter denselben Bedingungen wie an dem Schritt (7) für das Beispiel 8 elektroplatiert, um eine Elektroplatierungsschicht mit 15 μm in der Dicke auf dem Bereich zu bilden. Die Schicht 9 lieferte eine Leiterschicht, auf der ein Leiterkreis gebildet werden sollte, und die Elektroplatierungsschicht 9 wurde in das Loch hinein gefüllt, um ein Kontaktloch 10 zu bilden.
    • (8) Die Platierungsresistschicht 8 wurde separiert und entfernt und dann wurde die stromlose Platierungsschicht 7 unter der Platierungsresistschicht 8, für ein Entfernen in einer Ätzlösung, zusammengesetzt aus einer Mischung aus Schwefelsäure und Wasserstoffperoxid, Natriumpersulfat, Ammoniumpersulfat, usw., aufgelöst, um den Leiterkreis 11 zu bilden, der eine Dicke von ungefähr 15 μm besaß, und aus der stromlosen Platierungsschicht 7 und der Elektroplatierungs-Kupferschicht 9 bestand.
  • Zu diesem Zeitpunkt hatte das Kontaktloch 10 eine flache Oberfläche und die Leiterkreisfläche befand sich auf demselben Niveau wie die Kontaktloch-Oberfläche.
    • (9) Wie an dem Schritt (2) wurde eine raue Oberflächenschicht auf dem Substrat gebildet. Weiterhin wurden die Schritte (3) bis (8) wiederholt, um eine mehrschichtige Leiterplatte zu bilden.
  • Vergleichsbeispiel 7:
  • Eine mehrschichtige Leiterplate wurde hergestellt, bei der die isolierende Harz-Zwischenschicht nur aus einem thermisch härtenden Harz hergestellt wurde, wie folgt:
    • (1) Zusammensetzungen, präpariert über die folgenden Schritte ➀ bis ➁ , wurden zusammengemischt und gerührt, um ein stromloses Platierungsadhäsiv zu präparieren.
    • ➀ Fünfunddreisig Gewichts-Teile (80% an festem Gehalt) eines 25% acrylierten Produkts vom Cresol-Novolac-Typ eines Epoxidharzes (2500 im Molekulargewicht, von Nippon Kayaku Co., Ltd.), 4 Gewicht-Teile eines fotoempfindlichen Monomers (ARONIX M315 von Toa Gosei Co., Ltd.), 0,5 Gewichts-Teile eines Antifoaming-Mittels (S-65 von SANNOPCO) und 3,6 Gewichts-Teile an NMP wurden durch Rühren gemischt.
    • ➁ Zwanzig Gewichts-Teile an NMP wurden zu 7,245 Gewichts-Teile an Epoxidharzteilchen (POLYMERPOLE von Sanyo Kasei Co., Ltd.), mit 0,5 μm einer durchschnittlichen Teilchengröße, hinzugefügt. Sie wurden miteinander durch Rühren gemischt.
    • ➂ Zwei Gewichts-Teile eines Imidazol-Härtungsmittels (2E4MZ-CN von Shikoku Kasei Co., Ltd.), 2 Gewichts-Teile eines Initiators (IRGACURE 1-907 von Ciba Geigy), 0,2 Gewichts-Teile eines Fotosensitivierers (DETX-S von Nippon Kayaku Co., Ltd.) und 1,5 Gewichts-Teile an NMP wurden miteinander durch Rühren gemischt.
  • Danach wurden die Schritte (2) bis (9) für das Beispiel 10 wiederholt, um eine mehrschichtige Leiterplatte zu bilden.
  • Vergleichsbeispiel 8:
  • Eine mehrschichtige Leiterplatte wurde in derselben Art und Weise wie für das Beispiel 8 hergestellt, mit der Ausnahme, dass kein nivellierendes Mittel und kein Aufhellungsmittel zu der Elektroplatierungslösung hinzugegeben wurden. Als eine Folge konnte eine Platierungsschicht nicht ausreichend in die Löcher für die Kontaktlöcher eingefüllt werden.
  • Für eine Evaluierung der Beispiele 8 bis 10 und der Vergleichsbeispiele 7 und 8 wurden sie einem Erwärmungszyklustest unterworfen, in dem sie alternierend 500 Mal bei einer Temperatur, die von –55°C bis 125°C reichte, erwärmt und abgekühlt wurden, und wurden dann einem anderen Erwärmungszyklus unterworfen, in dem sie alternierend 1.000 Mal bei dem Temperaturbereich von –55°C bis 125°C erwärmt und abgekühlt wurden. Ein licht-optisches Mikroskop wurde verwendet, um irgendeinen Riss, der an dem Kontaktloch begonnen hat, eine Separation oder einen Riss der Platierungsschicht, die das Kontaktloch bildet, zu prüfen. Die Testergebnisse sind in Tabelle 3 dargestellt.
  • Tabelle 3
    Figure 00380001
  • Wie anhand von Tabelle 3 zu sehen ist, ist das Beispiel 8 sehr widerstandsfähig gegenüber einer starken Temperaturvariation, da deren isolierende Harz-Zwischenschicht ein Fluoroharz und thermoplastisches Harz einsetzt.
  • Wie vorstehend beschrieben worden ist, schafft die vierte Ausführungsform der vorliegenden Erfindung eine mehrschichtige Leiterplatte, die eine Struktur mit gefülltem Kontaktloch besitzt, die ermöglicht, positiv einen Leitungsbruch in der Leiterplatte zu verhindern, und die zu einer verbesserten Widerstandsfähigkeit gegenüber einer starken Temperaturvariation führt.
  • Beispiel 11:
  • Eine mehrschichtige Leiterplatte wurde durch Wiederholen der Schritte (1) bis (9) für das Beispiel 1 hergestellt, und durch weiteres Verarbeiten des Substrat wie folgt:
    • (10) Wie an dem Schritt (2) für das Beispiel 1 wurde eine aufgeraute Oberflächenschicht durch eine stromlose Kupfer-Nickel-Phosphor-Plattierung gebildet.
  • Andererseits wurde eine Lötmittelresist-Zusammensetzung durch Mischen von 46,67 Gewichts-Teilen eines fotoempfindlichen Oligomers (4000 im Molekulargewicht), hergestellt durch Acrylieren von 50% einer Epoxidharz-Gruppe eines Epoxidharzes vom Cresol-Novolax-Typ mit 60 Gewichts-% (von Nippon Kayaku Co., Ltd.), aufgelöst in DMDG (Diethylenglykoldimethylether), 6,666 Gewichts-Teilen eines Epoxidharzes vom Bisphenol- A-Typ mit 80 Gewichts-% (EPICOAT 1001 von YUKA SHELL), aufgelöst in MEK (Methyletylketon), 6,666 Gewichts-Teilen eines Epoxidharzes desselben Bisphenol-A-Typs (EPICOAT E-1001-B80 von YUKA SHELL), 1,6 Gewichts-Teilen an Imidazol (2E4MZ-CN von Shikoku Kasei Co., Ltd.), 1,5 Gewichts-Teilen eines polyvalenten Acrylmonomers, das ein fotoempfindliches Monomer ist (R604 von Nippon Kayaku Co., Ltd.), 3,0 Gewichts-Teilen eines selben, polyfunktionalen Acrylmonomers (DPE6A von KYOEISHA KAGAKU Co., Ltd.) und 0,36 Gewichts-Teilen eines Nivelliermittels, hergestellt aus einem Acrylesterpolymer (POLYFLOW No. 75 von KYOEISHA KAGAKU), präpariert. Weiterhin wurden 2,0 Gewichts-Teile eines Initiators (IRGACURE 1-907 von Ciba Geigy) und 0,2 Gewichts-Teile eines Fotosensitivierers (DETX-S (von Nippon Kayaku Co., Ltd.)) zu der vorstehenden Mischung hinzugefügt. Weiterhin wurden 0,6 Gewichts-Teile eines DMDG zu der Mischung hinzugefügt, um die Viskosität auf 1,4 ± 0,3 Pa·s bei 25°C einzustellen.
  • Die Viskosität der Lötmittel-Resist-Zusammensetzung wurde unter Verwendung eines Viskosimeters vom B-Typ (DVL-B von Tokyo Keiki) gemessen. Für 60 U/min wurde Rotor Nr. 4 mit dem Viskosimeter verwendet. Für 8 U/min wurde Rotor Nr. 3 verwendet.
    • (11) Das Substrat, präpariert an dem Schritt (10), wurde auf jeder Seite davon mit der Lötmittel-Resist-Zusammensetzung bis zu einer Dicke von 20 μm versehen. Das Substrat wurde bei 70°C für 20 min und dann bei 70°C für 30 min getrocknet. Dann wurde ein Fotomaskierungsfilm mit 5 mm in der Dicke, mit einem Kreismuster (Masken-Muster), das darauf gezeigt war, auf dem Substrat befestigt, und das Substrat wurde mit einer ultravioletten Strahlung mit 1000 mJ/cm2 in der Wellenlänge belichtet und in DMDG entwickelt.
  • Weiterhin wurde das Substrat bei 80°C für 1 Stunde, bei 100°C für 1 Stunde, bei 120°C für 1 Stunde und dann bei 150°C für 3 Stunden erwärmt, um eine Lötmittelresistschicht 120 zu bilden (mit 20 μm in der Dicke), offen an dem Lötmittel-Anschlussflächenbereich davon (Öffnungsdurchmesser von 200 μm) (wie in 5(a)).
    • (12) Als nächstes wurde das Substrat, das die Lötmittelresistschicht 120 darauf gebildet besaß, für 20 min in einer wässrigen, stromlosen Platierungslösung, zusammengesetzt aus 30 g/l an Nickelchlorid, 10 g/l eines Natriumhypophosphit und 10 g/l an Natriumzitrat und mit einem pH-Wert von 5, eingetaucht, um eine Nickel-Platierungsschicht 140 mit 5 μm in der Dicke auf der Loch-Innenwand zu bilden. Weiterhin wurde das Substrat in eine wässrige, stromlose Platierungslösung, zusammengesetzt aus 2 g/l an Gold-Kalium-Zyanid, 75 g/l an Ammoniumchlorid, 50 g/l an Natriumzitrat und 10 g/l an Natriumhy pophosphit, bei 93°C für 20 sec eingetaucht, um eine Gold-Platierungsschicht 150 mit einer Dicke von 0,03 μm auf der Nickel-Platierungsschicht 140 niederzuschlagen.
    • (13) Eine Druckmaske wurde auf das Loch in der Lötmittelresistschicht 120 platziert, eine Lötmittelpaste wurde aufgedruckt und bei 200°C einem Reflow-Verfahren unterworfen, um eine Lötmittelerhebung (Lötmittel) 160 zu bilden. So wurde eine Leiterplatte, die eine Lötmittelerhebung besaß, hergestellt (wie in 5(b)).
  • In der herkömmlichen Leiterplatte muss, da das Kontaktloch nicht gefüllt ist, eine große Menge an Lötmittelpaste verwendet werden oder das Druckmaskenloch muss groß sein, um eine Lötmittelerhebung so hoch wie die Lötmittelerhebung einer flachen Lötmittel-Anschlussfläche zu bilden. In der mehrschichtigen Leiterplatte gemäß der vorliegenden Erfindung kann allerdings, da das Kontaktloch gefüllt ist, die Lötmittelpaste gleichförmig aufgebracht werden und das Loch in der Druckmaske kann in der Größe gleichförmig sein.
  • INDUSTRIELLE ANWENDBARKEIT
  • Wie vorstehend beschrieben worden ist, schafft die vorliegende Erfindung eine mehrschichtige Leiterplatte, die am besten zum Bilden eines feines Schaltungsmusters darauf geeignet ist, was eine ausgezeichnete Adhäsion zwischen dem Leiterkreis und der isolierenden Harz-Zwischenschicht und eine ausgezeichnete Beständigkeit gegen ein Reißen aufgrund eines Erwärmungszyklus liefert.
  • Deshalb besitzt die mehrschichtige Leiterplatte gemäß der vorliegenden Erfindung eine ausgezeichnete Anwendbarkeit auf vielen Fachgebieten, die eine hohe Funktionsweise und eine hohe Packungsdichte von elektronischen Teilen erfordern.

Claims (6)

  1. Mehrschichtige Leiterplatte mit Leiter-Schaltungsschichten (2, 12) und isolierenden Harz-Zwischenschichten (4), die abwechselnd aufeinander abgeschieden sind, wobei durch die isolierenden Harz-Zwischenschichten (4) hindurch jeweils Löcher (5) ausgebildet sind, die gefüllt sind, um ein gefülltes Kontaktloch (10) auszubilden, und die Innenwand des Lochs (5) aufgeraut ist; die Oberflächen der inneren Leiter-Schaltung (2), die über das Kontaktloch miteinander verbunden sind, aufgeraut sind; die aufgeraute Innenwand und die aufgeraute Oberfläche (3) mit einer stromlos abgeschiedenen Schicht (7) bedeckt sind, dadurch gekennzeichnet, dass die stromlos abgeschiedene Schicht (7) aufgeraut ist und ein Innenraum der Löcher, die durch die stromlos abgeschiedene Schicht (7) hindurch ausgebildet sind; mit einer elektrolytisch abgeschiedenen Schicht (9) gefüllt ist.
  2. Mehrschichtige Leiterplatte nach Anspruch 1, wobei die Oberfläche der abgeschiedenen Schicht (9) sowie die Oberfläche der Leiter-Schaltung (12), die über das Loch für das Kontaktloch (10) freiliegt, aufgeraut sind.
  3. Mehrschichtige Leiterplatte nach einem der Ansprüche 1 oder 2, wobei ein weiteres Kontaktloch (20) an dem Kontaktloch (10) ausgebildet ist.
  4. Mehrschichtige Leiterplatte nach einem der Ansprüche 1 bis 3, wobei die isolierende Harz-Zwischenschicht (4), in der das Kontaktloch (10) ausgebildet ist, aus einem Thermoplastharz oder einem Verbundstoff aus Thermoplastharz und wärmehärtbarem Harz besteht.
  5. Mehrschichtige Leiterplatte nach einem der Ansprüche 1 bis 4, wobei das Verhältnis zwischen dem Durchmesser (D) des Kontaktlochs und der Dicke (4, T1) der isolierenden Harz-Zwischenschicht innerhalb eines Bereiches von 1 bis 4 liegt.
  6. Mehrschichtige Leiterplatte nach einem der Ansprüche 1 bis 5, wobei die Dicke (T2) der Leiter-Schaltungsschicht (1, 12) geringer ist als 25 μm.
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Families Citing this family (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69936892T2 (de) 1998-02-26 2007-12-06 Ibiden Co., Ltd., Ogaki Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern
DE60031680T2 (de) 1999-06-02 2007-09-06 Ibiden Co., Ltd., Ogaki Mehrschichtige, gedruckte leiterplatte und herstellungsmethode für eine mehrschichtige, gedruckte leiterplatte
DE60045566D1 (de) 1999-08-06 2011-03-03 Ibiden Co Ltd Mehrschicht-Leiterplatte
JP4062907B2 (ja) * 2001-11-12 2008-03-19 松下電器産業株式会社 回路基板およびその製造方法
JP4029759B2 (ja) * 2003-04-04 2008-01-09 株式会社デンソー 多層回路基板およびその製造方法
TW200521171A (en) 2003-12-26 2005-07-01 Toshiba Kk Resin particles and resin layer containing metal micro particles, its forming method and circuit base board
JP4426900B2 (ja) * 2004-05-10 2010-03-03 三井金属鉱業株式会社 プリント配線基板、その製造方法および半導体装置
US7626829B2 (en) 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
KR100845534B1 (ko) * 2004-12-31 2008-07-10 엘지전자 주식회사 전도성 금속 도금 폴리이미드 기판 및 그 제조 방법
CN101271890B (zh) * 2005-02-14 2010-06-02 富士通株式会社 半导体器件及其制造方法与电容器结构及其制造方法
KR100688864B1 (ko) * 2005-02-25 2007-03-02 삼성전기주식회사 인쇄회로기판, 플립칩 볼 그리드 어레이 기판 및 그 제조방법
TWI261329B (en) * 2005-03-09 2006-09-01 Phoenix Prec Technology Corp Conductive bump structure of circuit board and method for fabricating the same
US7701071B2 (en) * 2005-03-24 2010-04-20 Texas Instruments Incorporated Method for fabricating flip-attached and underfilled semiconductor devices
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7650694B2 (en) * 2005-06-30 2010-01-26 Intel Corporation Method for forming multilayer substrate
JP2007042666A (ja) * 2005-07-29 2007-02-15 Victor Co Of Japan Ltd プリント配線板及びその製造方法
EP1750176A3 (de) * 2005-08-03 2011-04-20 JSR Corporation Positive strahlungsempfindliche Harzzusammensetzung zur Herstellung eines Metallplattierungsmaterials, Transkriptionsfilm und Herstellungsverfahren für ein Metallplattierungsmaterial
IL171378A (en) * 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
US7416923B2 (en) * 2005-12-09 2008-08-26 International Business Machines Corporation Underfill film having thermally conductive sheet
US7906850B2 (en) * 2005-12-20 2011-03-15 Unimicron Technology Corp. Structure of circuit board and method for fabricating same
JP2007173371A (ja) * 2005-12-20 2007-07-05 Shinko Electric Ind Co Ltd フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法
DE102006028692B4 (de) * 2006-05-19 2021-09-02 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Elektrisch leitende Verbindung mit isolierendem Verbindungsmedium
KR100797692B1 (ko) 2006-06-20 2008-01-23 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US7570082B2 (en) * 2006-08-15 2009-08-04 International Business Machines Corporation Voltage comparator apparatus and method having improved kickback and jitter characteristics
WO2008053833A1 (fr) * 2006-11-03 2008-05-08 Ibiden Co., Ltd. Tableau de câblage imprimé multicouche
JP5214139B2 (ja) * 2006-12-04 2013-06-19 新光電気工業株式会社 配線基板及びその製造方法
CN101296570A (zh) * 2007-04-25 2008-10-29 富葵精密组件(深圳)有限公司 电路板及其制作方法
US7969005B2 (en) * 2007-04-27 2011-06-28 Sanyo Electric Co., Ltd. Packaging board, rewiring, roughened conductor for semiconductor module of a portable device, and manufacturing method therefor
JP2009010276A (ja) * 2007-06-29 2009-01-15 C Uyemura & Co Ltd 配線基板の製造方法
KR100811620B1 (ko) 2007-07-02 2008-03-07 에스티주식회사 인쇄회로기판의 제조방법
US8192815B2 (en) 2007-07-13 2012-06-05 Apple Inc. Methods and systems for forming a dual layer housing
TWI358981B (en) * 2007-08-08 2012-02-21 Unimicron Technology Corp Method for fabricating circuit board
CN101409982B (zh) * 2007-10-09 2010-06-16 南亚电路板股份有限公司 电路板的制造方法
JP2009099589A (ja) * 2007-10-12 2009-05-07 Elpida Memory Inc ウエハまたは回路基板およびその接続構造体
USPP19906P2 (en) * 2007-10-31 2009-04-14 Tai-Ling Biotech Inc. Phalaenopsis plant named ‘Queen V6’
US8309856B2 (en) * 2007-11-06 2012-11-13 Ibiden Co., Ltd. Circuit board and manufacturing method thereof
TWI482550B (zh) * 2007-11-22 2015-04-21 Ajinomoto Kk 多層印刷配線板之製造方法及多層印刷配線板
KR20090067249A (ko) * 2007-12-21 2009-06-25 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8315043B2 (en) * 2008-01-24 2012-11-20 Apple Inc. Methods and systems for forming housings from multi-layer materials
JP2009182272A (ja) * 2008-01-31 2009-08-13 Sanyo Electric Co Ltd 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2009231596A (ja) * 2008-03-24 2009-10-08 Fujitsu Ltd 多層配線板、多層配線板ユニット、および電子機器
US8646637B2 (en) * 2008-04-18 2014-02-11 Apple Inc. Perforated substrates for forming housings
US8367304B2 (en) * 2008-06-08 2013-02-05 Apple Inc. Techniques for marking product housings
KR100962369B1 (ko) * 2008-06-26 2010-06-10 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR100999918B1 (ko) * 2008-09-08 2010-12-13 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
JP5203108B2 (ja) 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
JP5033192B2 (ja) * 2008-09-30 2012-09-26 イビデン株式会社 多層プリント配線板、及び、多層プリント配線板の製造方法
US20100159273A1 (en) 2008-12-24 2010-06-24 John Benjamin Filson Method and Apparatus for Forming a Layered Metal Structure with an Anodized Surface
FR2940879B1 (fr) * 2009-01-06 2012-12-21 Thales Sa Procede de realisation d'une carte imprimee et carte imprimee correspondante
CN101790288B (zh) * 2009-01-22 2012-08-29 上海美维科技有限公司 一种印制电路板的制造方法
US9884342B2 (en) * 2009-05-19 2018-02-06 Apple Inc. Techniques for marking product housings
US9173336B2 (en) 2009-05-19 2015-10-27 Apple Inc. Techniques for marking product housings
US9627254B2 (en) * 2009-07-02 2017-04-18 Flipchip International, Llc Method for building vertical pillar interconnect
US8426959B2 (en) * 2009-08-19 2013-04-23 Samsung Electronics Co., Ltd. Semiconductor package and method of manufacturing the same
US8663806B2 (en) 2009-08-25 2014-03-04 Apple Inc. Techniques for marking a substrate using a physical vapor deposition material
WO2011027558A1 (ja) * 2009-09-02 2011-03-10 パナソニック株式会社 プリント配線板、ビルドアップ多層基板とその製造方法
US8809733B2 (en) 2009-10-16 2014-08-19 Apple Inc. Sub-surface marking of product housings
US9845546B2 (en) 2009-10-16 2017-12-19 Apple Inc. Sub-surface marking of product housings
US10071583B2 (en) 2009-10-16 2018-09-11 Apple Inc. Marking of product housings
US8067266B2 (en) * 2009-12-23 2011-11-29 Intel Corporation Methods for the fabrication of microelectronic device substrates by attaching two cores together during fabrication
CN102118925A (zh) * 2009-12-30 2011-07-06 深圳富泰宏精密工业有限公司 电子装置外壳及其制作方法
JP5603600B2 (ja) * 2010-01-13 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体パッケージ
US8628836B2 (en) 2010-03-02 2014-01-14 Apple Inc. Method and apparatus for bonding metals and composites
TW201132246A (en) * 2010-03-09 2011-09-16 Nan Ya Printed Circuit Board Side packaged type printed circuit board
JP5638269B2 (ja) * 2010-03-26 2014-12-10 日本特殊陶業株式会社 多層配線基板
US8489158B2 (en) 2010-04-19 2013-07-16 Apple Inc. Techniques for marking translucent product housings
TWI381780B (zh) * 2010-04-28 2013-01-01 Wus Printed Circuit Co Ltd 可辨識印刷電路板之製造方法
US8724285B2 (en) 2010-09-30 2014-05-13 Apple Inc. Cosmetic conductive laser etching
US8901431B2 (en) * 2010-12-16 2014-12-02 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US8569861B2 (en) * 2010-12-22 2013-10-29 Analog Devices, Inc. Vertically integrated systems
JP2012182437A (ja) * 2011-02-09 2012-09-20 Ngk Spark Plug Co Ltd 配線基板及びその製造方法
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US20120248001A1 (en) 2011-03-29 2012-10-04 Nashner Michael S Marking of Fabric Carrying Case for Portable Electronic Device
US9280183B2 (en) 2011-04-01 2016-03-08 Apple Inc. Advanced techniques for bonding metal to plastic
DE102011006899A1 (de) * 2011-04-06 2012-10-11 Tyco Electronics Amp Gmbh Verfahren zur Herstellung von Kontaktelementen durch mechanisches Aufbringen von Materialschicht mit hoher Auflösung sowie Kontaktelement
US20120286416A1 (en) * 2011-05-11 2012-11-15 Tessera Research Llc Semiconductor chip package assembly and method for making same
US8879266B2 (en) * 2012-05-24 2014-11-04 Apple Inc. Thin multi-layered structures providing rigidity and conductivity
US10071584B2 (en) 2012-07-09 2018-09-11 Apple Inc. Process for creating sub-surface marking on plastic parts
KR101506785B1 (ko) * 2013-05-29 2015-03-27 삼성전기주식회사 인쇄회로기판
US9434197B2 (en) 2013-06-18 2016-09-06 Apple Inc. Laser engraved reflective surface structures
US9314871B2 (en) 2013-06-18 2016-04-19 Apple Inc. Method for laser engraved reflective surface structures
EP3019710A4 (de) 2013-07-09 2017-05-10 United Technologies Corporation Beschichteter polymerlüfter
EP3019711B1 (de) 2013-07-09 2023-11-01 RTX Corporation Beschichteter polymer-nasenkonus für gasturbinen
CA2917967A1 (en) 2013-07-09 2015-01-15 United Technologies Corporation Plated polymer compressor
US9789664B2 (en) 2013-07-09 2017-10-17 United Technologies Corporation Plated tubular lattice structure
KR101483875B1 (ko) * 2013-07-31 2015-01-16 삼성전기주식회사 글라스 코어기판 및 그 제조방법
TWM470379U (zh) * 2013-09-05 2014-01-11 Ibis Innotech Inc 陶瓷電路板及具有該陶瓷電路板的led封裝模組
CN103732011B (zh) * 2013-12-24 2016-06-08 广州兴森快捷电路科技有限公司 印制线路板盲孔的制作方法
US9398703B2 (en) * 2014-05-19 2016-07-19 Sierra Circuits, Inc. Via in a printed circuit board
JP2015222753A (ja) * 2014-05-22 2015-12-10 イビデン株式会社 プリント配線板及びその製造方法
KR102412612B1 (ko) * 2015-08-28 2022-06-23 삼성전자주식회사 패키지 기판 및 프리프레그
US20170064821A1 (en) * 2015-08-31 2017-03-02 Kristof Darmawikarta Electronic package and method forming an electrical package
KR20170038535A (ko) * 2015-09-30 2017-04-07 삼성전기주식회사 인쇄회로기판 및 그 제조방법
CN108141967B (zh) * 2015-10-22 2020-12-01 Agc株式会社 配线基板的制造方法
TWI574595B (zh) 2015-10-28 2017-03-11 財團法人工業技術研究院 多層線路的製作方法與多層線路結構
US9508664B1 (en) * 2015-12-16 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure comprising a plurality of metal oxide fibers and method for forming the same
US10177131B2 (en) 2016-03-02 2019-01-08 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
JP2017191894A (ja) * 2016-04-14 2017-10-19 イビデン株式会社 プリント配線基板及びその製造方法
JP2017199803A (ja) * 2016-04-27 2017-11-02 日立マクセル株式会社 三次元成形回路部品
CN109314500A (zh) 2016-06-09 2019-02-05 株式会社村田制作所 弹性波装置
WO2018043682A1 (ja) * 2016-09-01 2018-03-08 旭硝子株式会社 配線基板およびその製造方法
CN106535506A (zh) * 2016-12-15 2017-03-22 泰和电路科技(惠州)有限公司 过电孔的填孔方法、焊盘的制作方法、焊盘及线路板
US10163847B2 (en) * 2017-03-03 2018-12-25 Tdk Corporation Method for producing semiconductor package
JP6894289B2 (ja) * 2017-05-17 2021-06-30 新光電気工業株式会社 配線基板及びその製造方法
US11257748B2 (en) 2017-06-30 2022-02-22 Intel Corporation Semiconductor package having polymeric interlayer disposed between conductive elements and dielectric layer
TWI658767B (zh) 2017-09-28 2019-05-01 欣興電子股份有限公司 電路板的製造方法以及應用於製造其之堆疊結構
CN109600928B (zh) * 2017-09-30 2021-04-02 欣兴电子股份有限公司 电路板的制造方法以及应用于制造其的堆叠结构
US10827624B2 (en) * 2018-03-05 2020-11-03 Catlam, Llc Catalytic laminate with conductive traces formed during lamination
KR20190130749A (ko) 2018-05-15 2019-11-25 정지성 영업용 운동용품 건조기 및 이를 이용한 건조방법
US10506712B1 (en) * 2018-07-31 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Printed circuit board
US10999917B2 (en) 2018-09-20 2021-05-04 Apple Inc. Sparse laser etch anodized surface for cosmetic grounding
US11829211B2 (en) * 2018-09-28 2023-11-28 Sharp Kabushiki Kaisha Display device
KR102124324B1 (ko) * 2018-11-14 2020-06-18 와이엠티 주식회사 도금 적층체 및 인쇄회로기판
KR20200067453A (ko) 2018-12-04 2020-06-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US11039540B2 (en) * 2019-01-01 2021-06-15 Catlam, Llc Multi-layer circuit board with traces thicker than a circuit board layer
TWI706705B (zh) * 2019-06-21 2020-10-01 唐虞企業股份有限公司 電路板及其製造方法
KR20210065530A (ko) * 2019-11-27 2021-06-04 삼성전기주식회사 인쇄회로기판
CN115336401A (zh) * 2020-03-30 2022-11-11 京瓷株式会社 印刷布线板以及印刷布线板的制造方法
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip
US11996357B2 (en) * 2020-09-09 2024-05-28 Ibiden Co., Ltd. Wiring substrate and method for manufacturing wiring substrate
US11991837B2 (en) * 2021-06-22 2024-05-21 Unimicron Technology Corp. Circuit board and manufacturing method thereof
CN114293056B (zh) * 2021-12-20 2022-12-23 富联裕展科技(深圳)有限公司 金属工件、金属制品、蚀刻液以及金属工件的制作方法

Family Cites Families (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3350498A (en) * 1965-01-04 1967-10-31 Intellux Inc Multilayer circuit and method of making the same
US3536546A (en) * 1968-10-07 1970-10-27 North American Rockwell Method of improving adhesion of copperepoxy glass laminates
JPS5516394B2 (de) 1973-01-11 1980-05-01
JPS56100497A (en) 1980-01-11 1981-08-12 Mitsumi Electric Co Ltd Ceramic circuit board
JPS5851436B2 (ja) * 1980-02-29 1983-11-16 株式会社東芝 プリント回路板の製造方法
US4680220A (en) 1985-02-26 1987-07-14 W. L. Gore & Associates, Inc. Dielectric materials
US4747897A (en) * 1985-02-26 1988-05-31 W. L. Gore & Associates, Inc. Dielectric materials
US4715894A (en) * 1985-08-29 1987-12-29 Techno Instruments Investments 1983 Ltd. Use of immersion tin and tin alloys as a bonding medium for multilayer circuits
JPS62251136A (ja) * 1986-04-25 1987-10-31 三菱樹脂株式会社 金属複合積層板
JPS62256496A (ja) 1986-04-30 1987-11-09 株式会社日立製作所 多層配線基板の製造方法
JPH07105577B2 (ja) 1986-06-02 1995-11-13 ジヤパンゴアテツクス株式会社 プリント配線基板の製造法
EP0321977B1 (de) 1987-12-23 1992-08-19 Mitsubishi Gas Chemical Company, Inc. Laminiermaterial für gedruckte Schaltungsplatte mit niedriger Dielektrizitätskonstanten
JPH0632386B2 (ja) 1988-01-19 1994-04-27 イビデン株式会社 多層プリント配線板及びその製造方法
DE3913966B4 (de) * 1988-04-28 2005-06-02 Ibiden Co., Ltd., Ogaki Klebstoffdispersion zum stromlosen Plattieren, sowie Verwendung zur Herstellung einer gedruckten Schaltung
JPH0254599A (ja) 1988-08-18 1990-02-23 Fujitsu Ltd 多層プリント基板の製造方法
MY104191A (en) 1988-09-06 1994-02-28 Mitsubishi Gas Chemical Co Process for producing multilayer printed wiring board
JPH0734505B2 (ja) 1989-01-18 1995-04-12 イビデン株式会社 多層プリント配線板およびその製造方法
JP2776886B2 (ja) * 1989-05-31 1998-07-16 イビデン株式会社 多層プリント配線板およびその製造方法
JP3069356B2 (ja) 1989-05-31 2000-07-24 イビデン株式会社 多層プリント配線板およびその製造方法
JPH06101627B2 (ja) 1989-10-04 1994-12-12 日本電気株式会社 多層プリント配線板及びその製造方法
JP2688446B2 (ja) * 1990-03-26 1997-12-10 株式会社日立製作所 多層配線基板およびその製造方法
JP2621634B2 (ja) 1990-10-24 1997-06-18 日本電気株式会社 ポリイミド樹脂多層配線基板の製造方法
US5103293A (en) 1990-12-07 1992-04-07 International Business Machines Corporation Electronic circuit packages with tear resistant organic cores
JPH053388A (ja) 1991-06-25 1993-01-08 Fujitsu Ltd 多層プリント基板の製造方法及び多層プリント基板用絶縁層
JPH0590761A (ja) * 1991-09-25 1993-04-09 Hitachi Ltd 配線基板の製造方法
JPH05218645A (ja) 1992-02-05 1993-08-27 Ngk Insulators Ltd 薄膜多層配線基板の製造方法
JPH05218646A (ja) 1992-02-05 1993-08-27 Ngk Insulators Ltd 薄膜多層配線基板の製造方法
JP3204545B2 (ja) 1992-08-20 2001-09-04 イビデン株式会社 多層プリント配線板およびその製造方法
JPH06196856A (ja) 1992-09-29 1994-07-15 Matsushita Electric Ind Co Ltd めっき方法及びその方法を用いた多層プリント配線板の製造方法並びに多層プリント配線板
US5406034A (en) * 1992-12-21 1995-04-11 Motorola, Inc. Circuit board having stepped vias
JPH06244556A (ja) 1993-02-19 1994-09-02 Mitsubishi Gas Chem Co Inc 多層プリント配線板の製造法
JP2790956B2 (ja) * 1993-03-03 1998-08-27 株式会社日立製作所 多層配線板の製法
US5600103A (en) * 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
JPH06310856A (ja) 1993-04-26 1994-11-04 Hitachi Kasei Ceramics Kk 多層配線板の製造法
JP3290529B2 (ja) 1993-05-19 2002-06-10 イビデン株式会社 無電解めっき用接着剤、無電解めっき用接着剤層およびプリント配線板
DE69416200T2 (de) 1993-06-16 1999-06-02 Nitto Denko Corp., Ibaraki, Osaka Sondenkonstruktion
JPH0745948A (ja) 1993-07-28 1995-02-14 Ibiden Co Ltd 多層配線板及びその製造方法
JPH0779078A (ja) 1993-09-08 1995-03-20 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JPH07147483A (ja) 1993-09-30 1995-06-06 Ibiden Co Ltd プリント配線板及びその製造方法
JP3527766B2 (ja) 1993-11-30 2004-05-17 京セラ株式会社 積層回路基板の製造方法及び積層回路基板
JP2694802B2 (ja) * 1993-12-28 1997-12-24 日本電気株式会社 プリント配線板の製造方法
JPH07235768A (ja) * 1994-02-25 1995-09-05 Toshiba Corp 薄膜多層配線基板の製造方法
JP3602565B2 (ja) 1994-03-04 2004-12-15 イビデン株式会社 Icチップを搭載した多層プリント配線板及びそのための多層プリント配線板の製造方法
JPH07283539A (ja) 1994-04-14 1995-10-27 Sony Corp ビルドアップ多層プリント配線板
JPH07283538A (ja) 1994-04-14 1995-10-27 Ibiden Co Ltd 多層プリント配線板の製造方法
JPH07336017A (ja) 1994-06-08 1995-12-22 Hitachi Ltd 電流反転電解法による薄膜回路製造方法ならびにそれを用いた薄膜回路基板、薄膜多層回路基板および電子回路装置
JPH0818239A (ja) 1994-07-04 1996-01-19 Hitachi Ltd 多層プリント配線板の製法
US5652055A (en) 1994-07-20 1997-07-29 W. L. Gore & Associates, Inc. Matched low dielectric constant, dimensionally stable adhesive sheet
JPH0846079A (ja) 1994-07-28 1996-02-16 Matsushita Electric Ind Co Ltd 半導体装置
JPH08139452A (ja) 1994-11-14 1996-05-31 Hitachi Ltd 多層配線基板の製造方法
US5745333A (en) * 1994-11-21 1998-04-28 International Business Machines Corporation Laminar stackable circuit board structure with capacitor
US5509200A (en) * 1994-11-21 1996-04-23 International Business Machines Corporation Method of making laminar stackable circuit board structure
US5827604A (en) * 1994-12-01 1998-10-27 Ibiden Co., Ltd. Multilayer printed circuit board and method of producing the same
JP3290041B2 (ja) * 1995-02-17 2002-06-10 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層プリント基板、多層プリント基板の製造方法
JPH08250857A (ja) 1995-03-07 1996-09-27 Murata Mfg Co Ltd 多層配線基板の製造方法
US6294744B1 (en) * 1995-04-28 2001-09-25 Victor Company Of Japan, Ltd. Multilayer print circuit board and the production method of the multilayer print circuit board
TW323432B (de) * 1995-04-28 1997-12-21 Victor Company Of Japan
US5816478A (en) 1995-06-05 1998-10-06 Motorola, Inc. Fluxless flip-chip bond and a method for making
SG71838A1 (en) 1995-06-06 2000-04-18 Ibiden Co Ltd Printed circuit boards
US6444919B1 (en) * 1995-06-07 2002-09-03 International Business Machines Corporation Thin film wiring scheme utilizing inter-chip site surface wiring
KR970004029A (ko) 1995-06-12 1997-01-29 김주용 반도체 소자 제조시 전하저장 전극 형성방법
JPH098458A (ja) 1995-06-16 1997-01-10 Mitsubishi Electric Corp プリント配線板及びその製造方法
JP3112059B2 (ja) 1995-07-05 2000-11-27 株式会社日立製作所 薄膜多層配線基板及びその製法
JPH09116273A (ja) * 1995-08-11 1997-05-02 Shinko Electric Ind Co Ltd 多層回路基板及びその製造方法
JPH0983138A (ja) * 1995-09-07 1997-03-28 Nippon Polytec Kk 多層プリント配線板の製造方法
US5699613A (en) 1995-09-25 1997-12-23 International Business Machines Corporation Fine dimension stacked vias for a multiple layer circuit board structure
JP3261314B2 (ja) 1995-11-10 2002-02-25 イビデン株式会社 多層プリント配線板の製造方法および多層プリント配線板
JPH09214141A (ja) 1995-11-29 1997-08-15 Nec Corp 配線構造
JPH09214140A (ja) 1995-11-29 1997-08-15 Toppan Printing Co Ltd 多層プリント配線板及びその製造方法
JP3202936B2 (ja) 1996-03-04 2001-08-27 イビデン株式会社 多層プリント配線板
JPH09266375A (ja) 1996-03-27 1997-10-07 Ibiden Co Ltd 多層プリント配線板の製造方法
JPH09307239A (ja) 1996-05-10 1997-11-28 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JPH09312472A (ja) * 1996-05-23 1997-12-02 Kyocera Corp 多層配線基板及びその製造方法
JPH09331140A (ja) 1996-06-07 1997-12-22 Ibiden Co Ltd プリント配線板の製造方法
JPH104254A (ja) 1996-06-14 1998-01-06 Ibiden Co Ltd プリント配線板の製造方法
JP3050807B2 (ja) 1996-06-19 2000-06-12 イビデン株式会社 多層プリント配線板
JPH1046119A (ja) * 1996-08-08 1998-02-17 Hitachi Chem Co Ltd Ivh付多層配線板製造用粘着フィルム
US5830374A (en) * 1996-09-05 1998-11-03 International Business Machines Corporation Method for producing multi-layer circuit board and resulting article of manufacture
US6162997A (en) * 1997-06-03 2000-12-19 International Business Machines Corporation Circuit board with primary and secondary through holes
WO1999034654A1 (fr) * 1997-12-29 1999-07-08 Ibiden Co., Ltd. Plaquette a circuits imprimes multicouche
DE69936892T2 (de) * 1998-02-26 2007-12-06 Ibiden Co., Ltd., Ogaki Mehrschichtige Leiterplatte mit gefüllten Kontaktlöchern
KR100556818B1 (ko) * 1999-05-13 2006-03-10 이비덴 가부시키가이샤 다층 프린트 배선판 및 그 제조방법
DE60031680T2 (de) * 1999-06-02 2007-09-06 Ibiden Co., Ltd., Ogaki Mehrschichtige, gedruckte leiterplatte und herstellungsmethode für eine mehrschichtige, gedruckte leiterplatte
KR101084525B1 (ko) 1999-09-02 2011-11-18 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
KR100823767B1 (ko) 1999-09-02 2008-04-21 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device

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