KR970004029A - 반도체 소자 제조시 전하저장 전극 형성방법 - Google Patents

Abstract

본 발명은 예정된 패턴이 형성된 기판(1) 상에 절연층(2)을 형성하는 단계를 포함하는 전하저장 전극 형성방법에 있어서, 전체구조 상에 제1전도층(3), 제1희생층(4)을 차례로 형성한 후, 콘택홀 형성을 위해 예정된 부위의 상기 제1희생층, 제1전도층을 제거하는 제1단계; 상기 제1희생층 및 제1전도층의 측벽에 제2전도층 스페이서(6')를 형성하는 제2단계; 상기 제1희생층 및 노출된 절연층을 제거해서 콘택홀(7)을 형성하는 제3단계; 전체구조 상부 표면을 따라 제3전도층(8)을 형성하고, 상기 제3전도층 상부에 제2희생층(9)을 형성하는 제4단계; 전하저장 전극을 형성하기 위해 예정된 부위의 상기 제2희생층, 제3전도층을 제거한 후, 상기 제3전도층 및 제2희생층의 측벽에 제4전도층 스페이서(11')를 형성하는 제5단계를 포함하는 것을 특징으로 하며, 콘택홀의 크기를 최소화 할 수 있으며, 동시에 전하저장 전극의 유효 표면적을 향상시킬 수 있어 소자의 집적도 및 생산성을 향상시킬 수 있는 전하저장 전극 형성방법에 관한 것이다.

Description

반도체 소자 제조시 저하저장 전극 형성방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1A도 내지 제1F도는 본 발명의 일실시예에 따른 전하저장 전극의 형성 과정도.

Claims (6)

1. 예정된 패턴이 형성된 기판 상에 절연층을 형성하는 단계를 포함하는 전하저장 전극 형성방법에 있어서, 전체구조 상에 제1전도층, 제1희생층을 차례로 형성한 후, 콘택홀 형성을 위해 예정된 부위의 상기 제1희생층, 제1전도층을 제거하는 제1단계; 상기 제1희생층 및 제1전도층의 측벽에 제2전도층 스페이서를 형성하는 제2단계; 상기 제1희생층 및 노출된 절연층을 제거해서 콘택홀을 형성하는 제3단계; 전체구조 상부 표면을 따라 제3전도층을 형성하고, 상기 제3전도층 상부에 제2희생층을 형성하는 제4단계; 전하저장 전극을 형서하기 위해 예정된 부위의 상기 제2희생층, 제3전도층을 제거한 후, 상기 제3전도층 및 제2희생층의 측벽에 제4전도층 스페이서를 형성하는 제5단계; 및 노출된 상기 제2희생층을 제거하는 제6단계를 포함하는 것을 특징으로 하는 전하저장 전극 형성방법.
2. 제1항에 있어서, 상기 제6단계 수행후, 상기 제1 내지 제4전도층 표면에 미세 요철을 형성하는 제7단계를 더 포함하는 것을 특징으로 하는 전하저장 전극 형성방법.
3. 제1항에 있어서, 상기 절연층 및 제1희생층은 산화층인 것을 특징으로 하는 전하저장 전극 형성방법.
4. 제1항 또는 제3항에 있어서, 상기 제3단계는 상기 제1전도층 및 제2전도층 스페이서를 식각벽으로 이용하여 노출된 절연층을 제거할 때 동시에 상기 제1희생층이 제거되도록 수행되는 것을 특징으로 하는 전하저장전극 형성방법.
5. 제1항에 있어서, 상기 제4단계에서 상기 제3전도층은 상기 콘택홀의 내부를 충진하도록 형성되는 것을 특징으로 하는 전하저장 전극 형성방법.
6. 제1항에 있어서, 상기 제4단계에서 상기 제3전도층은 상기 콘택홀의 내측벽을 따라 형성되는 것을 특징으로 하는 전하저장 전극 형성방법.

   ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.