JP3112059B2 - 薄膜多層配線基板及びその製法 - Google Patents

薄膜多層配線基板及びその製法

Info

Publication number
JP3112059B2
JP3112059B2 JP07169656A JP16965695A JP3112059B2 JP 3112059 B2 JP3112059 B2 JP 3112059B2 JP 07169656 A JP07169656 A JP 07169656A JP 16965695 A JP16965695 A JP 16965695A JP 3112059 B2 JP3112059 B2 JP 3112059B2
Authority
JP
Japan
Prior art keywords
insulating layer
layer
wiring board
metal wiring
thin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP07169656A
Other languages
English (en)
Other versions
JPH0923065A (ja
Inventor
隆二 渡辺
武之 板橋
修 三浦
昭雄 高橋
幸夫 大越
斉 鈴木
正博 鈴木
勉 今井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP07169656A priority Critical patent/JP3112059B2/ja
Priority to US08/675,069 priority patent/US6326561B1/en
Priority to DE19626977A priority patent/DE19626977A1/de
Publication of JPH0923065A publication Critical patent/JPH0923065A/ja
Priority to US08/975,172 priority patent/US6190493B1/en
Application granted granted Critical
Publication of JP3112059B2 publication Critical patent/JP3112059B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/467—Adding a circuit layer by thin film methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0548—Masks
    • H05K2203/0554—Metal used as mask for etching vias, e.g. by laser ablation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
    • H05K3/0035—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material of blind holes, i.e. having a metal layer at the bottom
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/422—Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1052—Methods of surface bonding and/or assembly therefor with cutting, punching, tearing or severing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/10—Methods of surface bonding and/or assembly therefor
    • Y10T156/1089—Methods of surface bonding and/or assembly therefor of discrete laminae to single face of additional lamina
    • Y10T156/1092—All laminae planar and face to face
    • Y10T156/1093—All laminae planar and face to face with covering of discrete laminae with additional lamina

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は電子機器あるいは各種電
気装置の実装用の薄膜多層配線基板とその製法に関す
る。 【０００２】 【従来の技術】電子計算機の演算速度の高速化を図るに
は、用いられる実装用モジュール基板の信号伝送速度の
高速化が重要な課題となっている。 【０００３】従来、こうしたモジュール基板には、主と
してＷやＭｏ等からなる配線層をセラミックへの積層焼
結法により形成した厚膜基板が用いられてきた。しか
し、信号伝送速度の高速化を図るため、最近ではセラミ
ック基板上に誘電率の低いポリイミドを層間絶縁膜とし
て形成し、高導電性のＣｕ，Ａｌ，Ａｕ等を導体層とし
た多層薄膜配線基板が注目されている。 【０００４】しかし、近年、計算機の高性能化はますま
す進み、実装ゲート数の増大も顕著であり、これに対応
するためには薄膜配線方式における配線層数の増大が必
要とされる。 【０００５】薄膜多層配線技術については、いくつか報
告されているが、一般に逐次積層方式が採用されてい
る。つまり、セラミック基板やＳｉ基板上にＣｕ，Ａｌ
などの導体層を形成し、ビアホール及び絶縁層のパター
ニングをフォトリソグラフィ技術によって形成し、電気
的接続を行うものである。 【０００６】上記の層間接続には、直径１００μｍ以下
のビアホールやスルーホールの形成技術が必要とされて
いる。また、薄膜配線にはライン幅やスペース幅が２０
〜５０μｍと云うファインパターンが要求されており、
例えば、１５０〜５００μｍの接続パッド間に上記配線
を２〜５本敷設すると云うものである。この場合、ビア
ホール径としては、おおよそ２０〜３０μｍが要求され
る。しかし、現状のドリルによる穴穿け技術では約７０
μｍが限界であり、それより小さい穴径のものは他の方
法を適用せざるを得ない。 【０００７】 【発明が解決しようとする課題】上記のような微細穴の
加工に好適な方法として、近年、レーザ加工法、ドライ
エッチング法が注目されつつある。これらはいずれも微
細加工性に優れているが、加工された穴の形状に差異が
見られる。 【０００８】エキシマレーザによる方法は、微小ビアホ
ールやスルーホール形成用として優れた加工法であるこ
とが知られている（特開昭６０−２６１６８５号公
報）。但し、加工された穴の投影法による形状は、穴の
軸に対して約２０〜３０度のテーパ状になり、先端（底
部）が先細りの穴になるという傾向がある。 【０００９】これを解消する方法として、有機絶縁層の
穴加工したいパターン部に金属膜に窓を空けたマスクを
用い、このマスク越しにレーザ加工する方法、いわゆる
コンフォーマルマスク法が有効である。これによれば、
図２で示すように、加工穴は軸に対してエキシマレーザ
のエネルギ密度が３００〜１０００ｍＪ／ｃｍ2で約１
５〜５度のテーパ角（θ）となり、先端（底部）の先細
り現象をかなり抑えることができる。本発明者らの実験
結果によればエネルギ密度が高いほど加工テーパ角度θ
は小さくなり、穴のストレート性を向上することができ
る。 【００１０】一方、上記レーザ加工法に対し、低い圧力
（例えば、５Ｐａ以下）に制御された酸素プラズマによ
るドライエッチング法によれば、上記テーパ角（θ）が
５度以下のほとんどストレート状の穴を形成することが
できる。なお、一連の実験によれば、ポリイミドのよう
な有機絶縁層のドライエッチング加工で、プラズマガス
圧が５Ｐａよりも高くなると、加工穴断面はビア樽状に
わん曲してくることが分かった。 【００１１】こうしたドライエッチング加工法は、従
来、ＬＳＩ用半導体プロセスにおいて、配線や絶縁層の
パターン形成に用いられている。例えば、特開平４−１
５００２３号公報や特開平５−１２１３７１号公報に、
半導体基板上の層間絶縁膜に反応性ガス（ＣＦ4，ＣＨ
Ｆ3，Ａｒ，Ｏ2，Ｃｌ等の混合ガス）を用いたドライエ
ッチング法により、コンタクト穴を形成する方法が開示
されているが、前者ではストレート状の穴を形成するた
めにエッチングガスの圧力を０.６Ｔｏｒｒ以下（８０
Ｐａ以下）、後者では１０〜５０ｍＴｏｒｒ（１.３３
〜６.６５Ｐａ）と規定している。 【００１２】本発明の目的は、有機絶縁層に形成された
直径（例えば、７０μｍ以下）の微小ビアホール内に、
導電性金属が充填されたビアスタッドにより基板の上下
配線層が接続された薄膜多層配線基板およびその製法を
提供することにある。 【００１３】 【課題を解決するための手段】前記課題を解決する本発
明の要旨は次のとおりである。 【００１４】〔１〕 有機絶縁層を介して形成された第
１と第２の金属配線層を有する薄膜多層配線基板におい
て、前記第１と第２の金属配線層のランド間がビアスタ
ッドによって電気的に接続され、前記ビアスタッドは無
電解めっきによる導電性金属の充填体からなる薄膜多層
配線基板。 【００１５】〔２〕 前記第１と第２の金属配線層のラ
ンド間がビアスタッドによって電気的に接続され、前記
ビアスタッドは無電解めっきによる導電性金属の充填体
からなり、該ビアスタッドの上面径と底面径との差が１
０％以内か、もしくは、ビアスタッドの絶縁層界面のテ
ーパとビアスタッド軸とのなす角度が５度以下である薄
膜多層配線基板。 【００１６】微細薄膜パターンを得るには、前記のよう
なテーパ角度のビアホールを配置し、できるだけ配線エ
リアを確保することが不可欠である。 【００１７】なお、上記のビアスタッドとは、学術用語
ではないが、プリント回路プロセス技術でしばしば用い
られている。つまり、スタッドの持つ意味「鋲、釘ある
いは栓」から、ビアホール内を鋲のようなもので完全に
埋めた（充填した）ものを意味する。本発明において
は、電気的接続を得るための柱状の金属層間接続体を云
う。 【００１８】〔３〕 前記ビアスタッドが無電解めっき
によるＣｕの充填体である薄膜多層配線基板。 【００１９】〔４〕 前記第２の金属配線層が蒸着また
は／およびスパッタリングによる金属膜で形成されてい
る薄膜多層配線基板。 【００２０】〔５〕 前記ビアスタッドと第２の金属配
線層との接続面のビアスタッド側が研磨面である薄膜配
線基板。 【００２１】〔６〕 表面に第１の金属配線層を有する
基板に絶縁性接着シートを接着して絶縁層を形成し、該
絶縁層にドライエッチングまたはレーザ加工によりビア
ホールを形成し、次いで前記ビアホール内を無電解めっ
きにより導電性金属を充填することによりビアスタッド
を形成し、前記ビアスタッドが絶縁層より突出した部分
を研磨することにより前記絶縁層面と平坦化し、次いで
第２の金属配線層を前記絶縁層上に前記ビアスタッドと
接続，形成する薄膜多層配線基板の製法。 【００２２】〔７〕 （１）キャリアシート上に接着層
が一体に形成されている複合シートの接着層面と、基板
面に予め第１の金属配線層が形成されている面とを積層
接着する工程、（２）前記キャリアシートを除去し、接
着層を硬化して絶縁層を形成する工程、（３）前記絶縁
層にビアホールを形成する工程、（４）前記ビアホール
内を無電解めっきにより導電性金属を充填する工程、
（５）前記ビアホールに充填した導電性金属が前記絶縁
層の表面より突出した部分を研磨し平坦化してビアスタ
ッドを形成する工程、（６）前記絶縁層上に第２の金属
配線層を形成し前記ビアスタッドと接続する工程を有す
る薄膜多層配線基板の製法。〔８〕 前記複合シートが
有機のキャリアシート上に有機接着層が形成されている
前記の薄膜多層配線基板の製法。 〔９〕 前記ビアホー
ルの形成は、Ｏ 2 ，ＣＦ 4 またはこれらの混合ガスのプラ
ズマによるドライエッチング法により行う前記の薄膜多
層配線基板の製法。 〔１０〕 前記ビアホールを形成す
るＯ 2 ，ＣＦ 4 またはこれらの混合ガスのプラズマが、５
Ｐａ以下のガス圧である前記の薄膜多層配線基板の製
法。 〔１１〕 前記ビアホールをエキシマレーザによリ
形成する前記の薄膜多層配線基板の製法。 〔１２〕 前
記ビアホールをエキシマレーザを用いたコンフォーマル
マスク加工法により形成する前記の薄膜多層配線基板の
製法。 【００２３】本発明のビアスタッド接続型の薄膜多層基
板の一例を図１に示す。セラミックスまたはガラスエポ
キシからなる基板１上に絶縁層（例えばポリイミド等）
２を形成し、該絶縁層２にビアホールを形成し、金属配
線層４間を無電解めっきの導電性金属の充填体からなる
ビアスタッド３で接続しながら絶縁層２を積層し、上記
と同様にしてビアスタッド３で逐次接続した金属配線層
４を積層した薄膜多層配線基板である。 【００２４】図３は、２層の薄膜多層配線基板の製法
（製造工程）の一例を模式断面図で示すフロー図であ
る。金属配線層４を有する基板１上にレジスト１１を形
成し、エッチング（図示せず）により第１の金属配線層
９を形成し、これの上に絶縁層２を形成してＡｌのエッ
チングマスク８を介してドライエッチングによりビアホ
ール７を形成する。 【００２５】次いで、無電解めっきによりビアホール７
内に導電性金属を充填してビアスタッド３を形成する。
その後、金属配線膜４を蒸着またはスパッタリングによ
り形成し、ウエットエッチング法により第２の金属配線
層１０を形成するものである。なお、図２の工程（ｄ）
以下をくり返すことにより、３層以上の多層配線板を形
成することができる。 【００２６】前記絶縁層２として、ポリイミド前駆体の
ワニスをコーテイングし熱硬化させた膜、あるいは、ポ
リイミド膜に接着層を形成しシート化した複合シートが
用いられるが、作業性の点では複合シートが優れてい
る。 【００２７】なお、上記絶縁層（ポリイミド）は、ドラ
イエッチング法（酸素ガスプラズマ）もしくはエキシマ
レーザ加工法により、第１の金属配線層（銅）のランド
部を終点とするビアホールを形成し、次いで、穴底のラ
ンド部から無電解めっき法によりビアスタッドを成長さ
せる。 【００２８】 【作用】本発明において、ビアスタッド形成に無電解め
っき法を選んだ理由は、逐次積層法では基板上に形成さ
れた第１の金属配線層の上に絶縁層を形成するプロセス
をとるため、おおむね、上記金属配線パターンは独立し
たパターンであり、電解めっきのように共通電極を引き
出すことは容易ではない。この点無電解めっきはこうし
た共通電極を必要としない。 【００２９】なお、両面多層プリント基板のスルーホー
ル内を無電解めっきにより形成する例として、特開平５
−３３５７１３号公報があるが、これは絶縁層の裏面が
銅箔で閉塞されたスルーホール内に円柱状導通めっきを
施して層間接続を形成すると同時に表面の導体箔に接続
するものである。この方法は、配線パターンが比較的大
きく、導体層も数十μｍと厚い場合には有効な方法であ
る。 【００３０】しかし、絶縁層がこれよりも薄く微小なビ
アスタッドで接続する薄膜多層配線基板では、上記のよ
うな両面に導体箔を設けたものでは導体箔（配線層）を
薄くできないため、第２の金属配線層の微細パターンを
ウエットエッチング法で形成することは困難である。従
って、本発明では第１番目の配線層のみ導体箔（接続用
ランド）を用いている。 【００３１】また、微小ビアスタッドを形成するための
微小ビアホールの形成は、プラズマができる程度にガス
圧を低く（５Ｐａ以下）制御することにより、図４に示
すように加工穴の軸に対する加工穴壁面のテーパ角が５
度以下（基板面とのテーパ角では８５度以上）の極めて
ストレート性に優れた微小ビアホールを形成することが
できる。 【００３２】なお、図４は厚さ２０μｍのポリイミドシ
ートにビアホールを形成した場合の上記テーパ角とプラ
ズマの酸素ガス分圧との関係を示す。 【００３３】高周波（ＲＦ）出力を５００Ｗ、酸素流量
を２５ｍｌ／分と固定し、ドライエッチング加工した結
果、酸素分圧が１〜５Ｐａではテーパ角が１０〜１５度
であるが、酸素分圧１０Ｐａでは１５度以上になり加工
穴のストレート性が低下する。 【００３４】上記に基づく薄膜多層配線基板は、ビアス
タッドの接続性（接続率で示す）も良好で、表１に示す
ように６０μｍ以下の小径のものでも接続率が高く、ま
た、図５に示すように、ビアスタッド抵抗も小さいこと
が分かった。 【００３５】 【表１】 【００３６】本発明によるビアスタッドの断面は、めっ
き終点となる上部においても水平にめっき銅が生長して
いることを確認した。こうしたビアスタッド表面の平坦
性は、第２の金属配線層を形成する上でフォトリソグラ
フィのパターン形成精度が良くなる他に、第２のビアス
タッドの垂直接続が可能となる。つまり、表面が平坦に
生長したビアスタッド面に次の層の接続用配線ランドを
形成し、更に、その直上に次層のビアスタッドを乗せる
ことができる。これによって、層間の配線長がより短縮
できるので、信号の高速伝送化を図ることができる。 【００３７】また、ビアスタッドの形成後に平坦化研
磨，ポリシング工程等を加えて、更にビアスタッド面の
平坦性を向上させることにより、層間接続抵抗をより小
さくすることができる。 【００３８】こうした、めっきによる導電性金属が充填
されたビアスタッドは、室温⇔３００℃のヒートサイク
ル試験における接続の信頼性が優れ、また、３００℃，
１００時間の高温放置試験においても、その特性の変化
は殆ど見受けられなかった。 【００３９】直径１００μｍ以下のビアスタッドの形成
により、ライン幅およびスペース幅が２０〜５０μｍと
云うファインパターンの敷設が実現できるので、１５０
〜５００μｍの接続パッド間に上記配線を２〜５本敷設
することが可能となる。 【００４０】また、前記絶縁層としてポリイミドワニス
等の塗布による逐次積層方法に比べて、前記複合シート
を接着する方法は、ワニスのキュア工程がないので、製
造工程をより簡略化できると共に、高信頼性の高密度実
装が可能な薄膜多層配線基板を提供することができる。 【００４１】 【実施例】 〔実施例 １〕本発明の実施例を図面により詳細に説明
する。 【００４２】図６は、銅／ポリイミド薄膜多層配線基板
の製造工程の一例を示す各工程における基板の模式断面
図によるフロー図である。 【００４３】工程(ａ)：厚さ６ｍｍのガラスセラミック
の基板１上に第１の金属配線層となるＣｒ／Ｃｕ／Ｃｒ
（Ｃｒ：５００Å厚さ、Ｃｕ：５μｍ厚さ）からなる導
体膜をＡｒ中スパッタリングにより形成した。 【００４４】工程(ｂ)：上記のＣｒ／Ｃｕ／Ｃｒ導体膜
上にレジストパターン（ポジ型レジスト）を形成し、ウ
エットエッチング法により第１の金属配線層９を形成し
た。 【００４５】工程(ｃ)：第１の金属配線層９上に絶縁層
２として厚さ２０μｍの半硬化状態のポリイミド系接着
シートを２５０℃，１５ｋｇ／ｃｍ2で加圧接着し、硬
化処理した。 【００４６】工程(ｄ)：次に、ドライエッチング用マス
クとして、厚さ２０００ÅのＡｌ膜１２を真空蒸着法に
より形成した。 【００４７】工程(ｅ)：フォトエッチング法によりビア
ホール形成用のドライエッチング用マスク８を形成し、
次いで、ガス圧３Ｐａ，ＲＦ出力５００Ｗの酸素ガスプ
ラズマによる平行平板型ドライエッチング装置（図示せ
ず）によりビアホール７を形成した。 【００４８】このビアホール７の形成に要するドライエ
ッチング時間は約８０分であるが、更に、そのまま２０
〜２５分エッチングを続行すると、ビアホール底のラン
ド１３の面のＣｒ層（５００Å）が除去されてＣｕ面が
露出する。なお、前記ポリイミドのドライエッチング速
度は０.２〜０.３μｍ／分であった。 【００４９】工程(ｆ)：ビアホール底のランド１３の面
をＣｕ面としたことにより、前処理等を施すことなく、
直接化学銅めっきを生長（通称パターンめっき法と呼ば
れる）させて、Ｃｕからなるビアスタッド３を形成す
る。 【００５０】なお、直径３０μｍφ×高さ２５μｍのＣ
ｕビアスタッド形成に要する化学銅めっき時間は約５時
間であった。 【００５１】工程(ｇ)：上記絶縁層２上に、前記工程
(ａ)及び工程(ｂ)と同様にしてＣｒ／Ｃｕ／Ｃｒ（Ｃ
ｒ：５００Å厚さ、Ｃｕ：５μｍ厚さ）からなる導体膜
を形成しスパッタリング法により第２の金属配線層１０
を形成した。 【００５２】このようにして上記を繰り返すことによっ
て３層以上の薄膜多層配線基板を製造することができ
る。 【００５３】また、図７は上記実施例１で得た薄膜多層
配線基板２４に、ＬＳＩ１４を搭載した実装基板の模式
断面図である。セラミックス基板１５上にポリイミド／
銅からなる薄膜配線層を形成し、ビアスタッド接続した
薄膜多層配線基板２４に、はんだバンプ１６によりＬＳ
Ｉ１４を搭載，接続した。 【００５４】〔実施例 ２〕図８は、実施例１の工程
(ｃ)で用いた半硬化状態のポリイミド系接着シートの代
わりに複合シートを用いて行った、銅／ポリイミド薄膜
多層配線基板の製造工程の一例を示す各工程における基
板の模式断面図によるフロー図である。 【００５５】上記複合シート１７としては、化学構造中
にキナゾリン環を有する脱水縮合型ポリイミド樹脂とフ
ッ素基を有する熱硬化性マレイミド樹脂からなる接着層
１８を、予めポリイミドシート１９上に塗布形成したも
ので、ポリイミドシート１９の厚さが１０μｍ、接着層
１８の厚さが１０μｍである。 【００５６】これを前記第１の金属配線層９上に２８０
℃，１５ｋｇ／ｃｍ2で加圧し接着した工程(ｃ)以外
は、実施例１と同様にして行った。 【００５７】なお、工程(ｅ)におけるビアホールの形成
は、ガス圧３Ｐａ，ＲＦ出力８００Ｗの酸素ガスプラズ
マにより形成した。 【００５８】ちなみに、直径３０μｍ×高さ２０μｍの
ビアホール７の形成に要するドライエッチング時間は約
１００分であり、上記複合シート１７のドライエッチン
グ速度は０.２μｍ／分で、実施例１のポリイミド層の
加工速度とほぼ同程度であった。 【００５９】〔実施例 ３〕図９は、実施例２で用いた
複合シート１７の上面に銅箔を有する銅張り複合シート
２０を用いた、銅／ポリイミド薄膜配線基板の製造工程
の一例を示す模式断面図である。 【００６０】上記銅張り複合シート２０としては、化学
構造中にキナゾリン環を有する脱水縮合型ポリイミド樹
脂とフッ素基を有する熱硬化性マレイミド樹脂からなる
接着剤を、予め銅張りポリイミドシートにコートしたも
ので、銅層，ポリイミドシートおよび接着層の厚さがい
ずれも１０μｍのもので、上記銅層はビアホール形成用
のドライエッチングマスク８となる。 【００６１】これを前記第１の金属配線層９上に２８０
℃，１５ｋｇ／ｃｍ2で加圧し接着した工程(ｃ)以外
は、実施例１と同様にして行った。 【００６２】なお、工程(ｅ)におけるビアホール７の形
成は、ガス圧３Ｐａ，ＲＦ出力８００Ｗの酸素ガスプラ
ズマにより形成した。 【００６３】なお、本実施における、直径３０μｍ×高
さ２０μｍのビアホール７の形成に要するドライエッチ
ング時間は約１００分（０.２μｍ／分）であり、実施
例１のポリイミド層の加工速度とほぼ同程度であった。 【００６４】〔実施例 ４〕６層の金属配線層を有する
ビアスタッド接続基板の一例を図１の模式断面図に示
す。 【００６５】本実施例では、絶縁層２となる接着層成分
が化学構造中にキナゾリン環を有する脱水縮合型ポリイ
ミド樹脂とフッ素基を有する熱硬化性マレイミド樹脂か
らなる複合シートを用い、エキシマレーザによってビア
ホールを形成し、前記実施例と同様にビアスタッド接続
により多層化を図った薄膜多層配線基板の例である。 【００６６】〔実施例 ５〕図１０は前記実施例１によ
って得られる薄膜多層配線基板を大型計算機用基板に用
いた実装例を示す模式断面図で、大型プリント配線基板
２１上にピン挿入型のモジュール基板２２を搭載した一
例である。 【００６７】モジュール基板２２は、ガラスセラミック
スと銅層との多層焼結体からなり、下面に接続ピン２３
が設けられている。このモジュール基板２２上に本発明
になる薄膜多層配線基板２４を形成して、はんだバンプ
１６によりＬＳＩ１４が接続搭載されている。 【００６８】本実施例の実装基板によれば、配線総数も
約１／４に減らすことができ、配線密度を上げることが
でた。また、信号伝送速度を従来のものに比べて約１.
５倍速くすることができる。 【００６９】なお、実装基板の製造コストを全体で１／
２以下にすることが可能である。 【００７０】 【発明の効果】本発明による薄膜多層配線基板は、実装
の高密度化と配線長の短縮による信号伝送の高速化を図
ることができる。また、シート状の絶縁層（例えば、前
記ポリイミド系複合シート）を採用することにより製造
工程を大幅に短縮することができる。 【００７１】本発明による薄膜多層配線基板は、大型電
子計算機用基板、ワークステーション用実装基板、ビデ
オカメラ等の小型電子機器用実装基板として優れてい
る。
【図面の簡単な説明】
【図１】本発明のビアスタッド接続による薄膜多層基板
の模式断面図である。
【図２】本発明のビアホールの模式断面図である。
【図３】本発明のビアスタッド接続型の薄膜２層配線基
板の製造工程の一例を模式断面図で示すフロー図であ
る。
【図４】本発明のエッチングによる加工テーパ角と酸素
ガス分圧との関係を示すグラフ図である。
【図５】本発明のビアスタッド径と抵抗値との関係を示
すグラフ図である。
【図６】実施例１の薄膜多層配線基板の製造工程図であ
る。
【図７】本発明の薄膜多層配線基板を用いた実装構造体
の模式断面図である。
【図８】実施例２の薄膜多層配線基板の製造工程図であ
る。
【図９】実施例３の薄膜多層配線基板の製造工程図であ
る。
【図１０】本発明による大型電子計算機用基板の実装例
を示す模式断面図である。
【符号の説明】
１…基板、２…絶縁層、３…ビアスタッド、４…金属配
線層、５…接続用スルーホール、６…レーザマスク、７
…ビアホール、８…エッチングマスク、９…第１の金属
配線層、１０…第２の金属配線層、１１…レジスト、１
２…Ａｌ膜、１３…ランド、１４…ＬＳＩ、１５…セラ
ミックス基板、１６…はんだバンプ、１７…複合シー
ト、１８…接着層、１９…ポリイミドシート、２０…銅
張り複合シート、２１…大型プリント配線基板、２２…
モジュール基板、２３…接続ピン、２４…薄膜多層配線
基板、２５…スルホール。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 昭雄 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 大越 幸夫 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 鈴木 斉 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 鈴木 正博 茨城県日立市大みか町七丁目１番１号 株式会社日立製作所 日立研究所内 (72)発明者 今井 勉 神奈川県秦野市堀山下１番地 株式会社 日立製作所 汎用コンピュータ事業部内 (56)参考文献 特開 平６−314883（ＪＰ，Ａ) 特開 平５−67881（ＪＰ，Ａ) 特開 昭55−86197（ＪＰ，Ａ) 特開 平７−115272（ＪＰ，Ａ) 特開 平５−335745（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H05K 3/46

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁層を介して形成された第１と第２の
    金属配線層を有する薄膜多層配線基板において、 前記第１と第２の金属配線層が前記絶縁層に形成された
    ビアホール内に設けたビアスタッドによって電気的に接
    続され、前記ビアスタッドは無電解めっきによる導電性
    金属の充填体からなり、該充填体はその形成時に絶縁層
    より突出した部分は研磨されて前記絶縁層面と平坦化さ
    れており、 前記第１の金属配線層は基板上に接着形成された金属箔
    からなり、前記第２の金属配線層は無電解めっきで形成
    されており、 前記絶縁層はキナゾリン環を有する脱水縮合型ポリイミ
    ド樹脂と、フッ素基を有する熱硬化性マレイミド樹脂と
    からなり、 前記ビアスタッドの上面径と底面径との差を１０％以
    内、または、ビアスタッドの絶縁層界面のテーパとビア
    スタッド軸とのなす角度を５度以下とした ことを特徴と
    する薄膜多層配線基板。
  2. 【請求項２】 表面に第１の金属配線層を有する基板
    に、キナゾリン環を有する脱水縮合型ポリイミド樹脂と
    フッ素基を有する熱硬化性マレイミド樹脂とからなる絶
    縁性接着シートを接着して絶縁層を形成し、 該絶縁層にドライエッチングまたはレーザ加工によりビ
    アホールを形成し、次いで、前記ビアホール内を無電解
    めっきにより導電性金属を充填することによりビアスタ
    ッドを形成し、前記ビアスタッドの上面径と底面径との差を１０％以
    内、または、ビアスタッドの絶縁層界面のテーパとビア
    スタッド軸とのなす角度を５度以下とし、 前記ビアスタッドが絶縁層より突出した部分を研磨する
    ことにより前記絶縁層面と平坦化し、 次いで、前記第２の金属配線層を前記絶縁層上に無電解
    めっきにより形成して前記ビアスタッドと電気的に接続
    することを特徴とする薄膜多層配線基板の製法。
  3. 【請求項３】 前記絶縁層は、キャリアシート上に接着
    層が一体に形成されている複合シートの接着層面と、表
    面に予め第１の金属配線層が形成されている基板とを積
    層し、該キャリアシートを除去した後、前記接着層を硬
    化して絶縁層を形成する請求項２に記載の薄膜多層配線
    基板の製法。
JP07169656A 1995-07-05 1995-07-05 薄膜多層配線基板及びその製法 Expired - Fee Related JP3112059B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP07169656A JP3112059B2 (ja) 1995-07-05 1995-07-05 薄膜多層配線基板及びその製法
US08/675,069 US6326561B1 (en) 1995-07-05 1996-07-03 Thin-film multilayer wiring board with wiring and via holes in a thickness of an insulating layer
DE19626977A DE19626977A1 (de) 1995-07-05 1996-07-04 Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung
US08/975,172 US6190493B1 (en) 1995-07-05 1997-11-20 Thin-film multilayer wiring board and production thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP07169656A JP3112059B2 (ja) 1995-07-05 1995-07-05 薄膜多層配線基板及びその製法

Publications (2)

Publication Number Publication Date
JPH0923065A JPH0923065A (ja) 1997-01-21
JP3112059B2 true JP3112059B2 (ja) 2000-11-27

Family

ID=15890510

Family Applications (1)

Application Number Title Priority Date Filing Date
JP07169656A Expired - Fee Related JP3112059B2 (ja) 1995-07-05 1995-07-05 薄膜多層配線基板及びその製法

Country Status (3)

Country Link
US (2) US6326561B1 (ja)
JP (1) JP3112059B2 (ja)
DE (1) DE19626977A1 (ja)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2766654B1 (fr) * 1997-07-28 2005-05-20 Matsushita Electric Works Ltd Procede de fabrication d'une carte de circuit imprime
US5977642A (en) * 1997-08-25 1999-11-02 International Business Machines Corporation Dendrite interconnect for planarization and method for producing same
US6376049B1 (en) 1997-10-14 2002-04-23 Ibiden Co., Ltd. Multilayer printed wiring board and its manufacturing method, and resin composition for filling through-hole
KR20060095785A (ko) 1998-02-26 2006-09-01 이비덴 가부시키가이샤 필드 바이어 구조를 갖는 다층프린트 배선판
CN1176567C (zh) 1999-03-03 2004-11-17 株式会社大和工业 制造多层布线板的方法
KR100304261B1 (ko) * 1999-04-16 2001-09-26 윤종용 테이프 캐리어 패키지, 그를 포함한 액정표시패널 어셈블리,그를 채용한 액정표시장치 및 이들의 조립 방법
US7339568B2 (en) * 1999-04-16 2008-03-04 Samsung Electronics Co., Ltd. Signal transmission film and a liquid crystal display panel having the same
DE19961683A1 (de) * 1999-12-21 2001-06-28 Philips Corp Intellectual Pty Bauteil mit Dünnschichtschaltkreis
BR0111148A (pt) * 2000-05-25 2004-03-30 Holland Group Inc Sistema de controle de altura para um veìculo, suspensão de braço de arraste para um veìculo, e, sensor para sentir a posição de um primeiro objeto móvel relativo a um segundo objeto móvel
US6600224B1 (en) * 2000-10-31 2003-07-29 International Business Machines Corporation Thin film attachment to laminate using a dendritic interconnection
US6515237B2 (en) * 2000-11-24 2003-02-04 Hitachi Chemical Company, Ltd. Through-hole wiring board
JP2002280737A (ja) * 2001-03-14 2002-09-27 Ibiden Co Ltd 多層プリント配線板
EP1773105B1 (en) 2001-03-14 2009-05-27 Ibiden Co., Ltd. Multilayer printed circuit board
JP4698046B2 (ja) * 2001-03-16 2011-06-08 イビデン株式会社 多層プリント配線板
JP2002290030A (ja) * 2001-03-23 2002-10-04 Ngk Spark Plug Co Ltd 配線基板
US6815709B2 (en) * 2001-05-23 2004-11-09 International Business Machines Corporation Structure having flush circuitry features and method of making
JP2003017854A (ja) * 2001-06-28 2003-01-17 Kyocera Corp 多層配線基板及びその製造方法
DE10136114B4 (de) * 2001-07-26 2010-05-06 Carl Freudenberg Kg Verfahren zur Herstellung eines flächigen Schaltungsträgers
KR20030011433A (ko) * 2001-08-02 2003-02-11 주식회사 디에이피 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
US7222419B2 (en) * 2001-12-19 2007-05-29 Chung-Shan Institute Of Science And Technology Method of fabricating a ceramic substrate with a thermal conductive plug of a multi-chip package
TW544824B (en) * 2002-02-01 2003-08-01 Toppoly Optoelectronics Corp Method of manufacturing conduction wire in touch panel
TW530377B (en) * 2002-05-28 2003-05-01 Via Tech Inc Structure of laminated substrate with high integration and method of production thereof
DE10228716A1 (de) * 2002-06-27 2004-01-29 Carl Freudenberg Kg Verfahren zur Herstellung eines flächigen Schaltungsträgers
US6762367B2 (en) * 2002-09-17 2004-07-13 International Business Machines Corporation Electronic package having high density signal wires with low resistance
US7098858B2 (en) * 2002-09-25 2006-08-29 Halliburton Energy Services, Inc. Ruggedized multi-layer printed circuit board based downhole antenna
US20040104463A1 (en) * 2002-09-27 2004-06-03 Gorrell Robin E. Crack resistant interconnect module
JP4170137B2 (ja) * 2003-04-24 2008-10-22 新光電気工業株式会社 配線基板及び電子部品実装構造
US7224040B2 (en) * 2003-11-28 2007-05-29 Gennum Corporation Multi-level thin film capacitor on a ceramic substrate
JP4564343B2 (ja) * 2004-11-24 2010-10-20 大日本印刷株式会社 導電材充填スルーホール基板の製造方法
CN101916763B (zh) * 2005-09-30 2012-11-14 株式会社半导体能源研究所 半导体器件的制造方法
US8017022B2 (en) * 2007-12-28 2011-09-13 Intel Corporation Selective electroless plating for electronic substrates
KR20100070161A (ko) * 2008-12-17 2010-06-25 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP5587116B2 (ja) 2009-09-30 2014-09-10 京セラ株式会社 配線基板及び実装構造体
US8513535B2 (en) 2009-10-30 2013-08-20 Kyocera Corporation Circuit board and structure using the same
US8302298B2 (en) * 2009-11-06 2012-11-06 Via Technologies, Inc. Process for fabricating circuit substrate
TWI412308B (zh) * 2009-11-06 2013-10-11 Via Tech Inc 線路基板及其製程
JP5355380B2 (ja) * 2009-12-25 2013-11-27 新光電気工業株式会社 多層配線基板
KR20110113980A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 필름을 포함한 다층 인쇄회로기판 및 그 제조 방법
CN101916754B (zh) * 2010-06-29 2012-08-29 香港应用科技研究院有限公司 通孔和通孔形成方法以及通孔填充方法
US9786587B2 (en) 2011-12-14 2017-10-10 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP5887901B2 (ja) * 2011-12-14 2016-03-16 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2013021374A (ja) * 2012-10-29 2013-01-31 Ibiden Co Ltd 多層プリント配線板
JP6485235B2 (ja) * 2015-06-10 2019-03-20 富士電機株式会社 半導体装置
EP3373714B1 (en) * 2017-03-08 2023-08-23 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Hybrid component carrier and method for manufacturing the same

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3791858A (en) * 1971-12-13 1974-02-12 Ibm Method of forming multi-layer circuit panels
JPS5850437B2 (ja) 1978-12-25 1983-11-10 シャープ株式会社 多層配線基板の製造方法
US4508749A (en) 1983-12-27 1985-04-02 International Business Machines Corporation Patterning of polyimide films with ultraviolet light
EP0164564A1 (de) 1984-05-18 1985-12-18 Siemens Aktiengesellschaft Anordnung zur Sacklocherzeugung in einem laminierten Aufbau
JPS6122693A (ja) 1984-07-10 1986-01-31 日本電気株式会社 多層配線基板およびその製造方法
KR950003244B1 (ko) 1986-12-17 1995-04-06 더 폭스보로 컴패니 다층 회로판 제조공정
US4764485A (en) 1987-01-05 1988-08-16 General Electric Company Method for producing via holes in polymer dielectrics
US4904340A (en) 1988-10-31 1990-02-27 Microelectronics And Computer Technology Corporation Laser-assisted liquid-phase etching of copper conductors
US5055907A (en) * 1989-01-25 1991-10-08 Mosaic, Inc. Extended integration semiconductor structure with wiring layers
US4981715A (en) 1989-08-10 1991-01-01 Microelectronics And Computer Technology Corporation Method of patterning electroless plated metal on a polymer substrate
US4959119A (en) 1989-11-29 1990-09-25 E. I. Du Pont De Nemours And Company Method for forming through holes in a polyimide substrate
JP2510747B2 (ja) 1990-02-26 1996-06-26 株式会社日立製作所 実装基板
JP2767645B2 (ja) 1990-03-07 1998-06-18 富士通株式会社 多層配線基板の製造方法
JPH04150023A (ja) * 1990-10-12 1992-05-22 Nec Corp 半導体装置の製造方法
US5266446A (en) * 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
JP2966972B2 (ja) * 1991-07-05 1999-10-25 株式会社日立製作所 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器
JP3320432B2 (ja) 1991-09-05 2002-09-03 イビデン株式会社 多層配線板の製造方法
DE69226411T2 (de) 1991-09-30 1998-12-24 At & T Corp Herstellung eines leitenden Gebietes in elektronischen Vorrichtungen
JPH05121371A (ja) * 1991-10-25 1993-05-18 Nec Corp 半導体装置の製造方法
US5259110A (en) * 1992-04-03 1993-11-09 International Business Machines Corporation Method for forming a multilayer microelectronic wiring module
JPH05335713A (ja) * 1992-05-28 1993-12-17 Fuji Kiko Denshi Kk 片側閉塞微小スルホール付きプリント基板用積層板、およびそのプリント基板用積層板への導通メッキ方法
JP3179572B2 (ja) 1992-05-29 2001-06-25 日本シイエムケイ株式会社 多層プリント配線板およびその製造方法
JPH05335719A (ja) 1992-05-29 1993-12-17 Sumitomo Electric Ind Ltd 配線基板の製造方法
JPH06269969A (ja) 1993-03-17 1994-09-27 Hitachi Ltd 配線基板のレ−ザ加工装置と方法および配線基板
JPH0828580B2 (ja) * 1993-04-21 1996-03-21 日本電気株式会社 配線基板構造及びその製造方法
JPH06314883A (ja) 1993-04-28 1994-11-08 Ibiden Co Ltd 多層プリント配線基板及びその製造方法
JP3087152B2 (ja) * 1993-09-08 2000-09-11 富士通株式会社 樹脂フィルム多層回路基板の製造方法
JPH07115272A (ja) 1993-10-20 1995-05-02 Hitachi Ltd 薄膜多層配線実装基板の製造方法及び製造装置
US5420378A (en) * 1994-07-14 1995-05-30 Dell Usa, L.P. Printed circuit board/chassis grounding apparatus and methods

Also Published As

Publication number Publication date
JPH0923065A (ja) 1997-01-21
DE19626977A1 (de) 1997-01-09
US6190493B1 (en) 2001-02-20
US6326561B1 (en) 2001-12-04

Similar Documents

Publication Publication Date Title
JP3112059B2 (ja) 薄膜多層配線基板及びその製法
JP3048905B2 (ja) 積層配線基板構造体、及びその製造方法
JP4023076B2 (ja) 表裏導通基板及びその製造方法
KR100691725B1 (ko) 다층 배선기판 및 그 제조 방법
US6192581B1 (en) Method of making printed circuit board
JP4202641B2 (ja) 回路基板及びその製造方法
WO2015151512A1 (ja) インターポーザ、半導体装置、インターポーザの製造方法、半導体装置の製造方法
JPH0716094B2 (ja) 配線板の製造法
JP4691763B2 (ja) プリント配線板の製造方法
JP4407702B2 (ja) 表裏導通基板の製造方法および表裏導電基板
JP2017005081A (ja) インターポーザ、半導体装置、およびそれらの製造方法
JP2749472B2 (ja) 多層薄膜配線基板、該基板を用いたモジュール
JP3580638B2 (ja) 配線基板及びその製造方法
JP2751678B2 (ja) ポリイミド多層配線基板およびその製造方法
JP2004193295A (ja) 多層配線基板およびその製造方法
JP2004152915A (ja) 多層配線基板およびその製造方法
JP2004103739A (ja) 多層配線基板、多層配線基板用基材およびその製造方法
JP3922350B2 (ja) 多層プリント配線板および多層プリント配線板の製造方法
JPH11284342A (ja) パッケージとその製造方法
JPH07297551A (ja) 薄膜多層配線基板
JP4467341B2 (ja) 多層配線基板の製造方法
TWI327367B (en) Semiconductor substrate structure and method for fabricating the same
JP2002076577A (ja) プリント配線板及びその製造方法
JPH07111386A (ja) 多層配線基板およびその製造方法
KR100468195B1 (ko) 다층 인쇄 회로 기판을 제조하는 방법

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees