JPH05121371A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH05121371A JPH05121371A JP27936091A JP27936091A JPH05121371A JP H05121371 A JPH05121371 A JP H05121371A JP 27936091 A JP27936091 A JP 27936091A JP 27936091 A JP27936091 A JP 27936091A JP H05121371 A JPH05121371 A JP H05121371A
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- JP
- Japan
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- film
- etching
- mask
- etched
- contact hole
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- Pending
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Abstract
(57)【要約】
【構成】3層レジストプロセスで、SOG膜6をマスク
として下層レジスト膜5をエッチングする際に、シリコ
ン基板1を−50℃以下とし、10〜50mTorrの
圧力でエッチングする。 【効果】マスクパターンに忠実な有機膜のエッチングが
可能となる。
として下層レジスト膜5をエッチングする際に、シリコ
ン基板1を−50℃以下とし、10〜50mTorrの
圧力でエッチングする。 【効果】マスクパターンに忠実な有機膜のエッチングが
可能となる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に有機膜のドライエッチング方法に関する。
関し、特に有機膜のドライエッチング方法に関する。
【0002】
【従来の技術】半導体集積回路の高集積化に伴い、半導
体素子の微細化が行われている。特に、半導体メモリー
の一種であるDRAMの微細化が盛んに行われている。
DRAMは微細化に伴い表面の段差が大きくなり、一般
に用いられてきたリソグラフィープロセスでのパターン
形成が困難となっている。このため、表面段差を緩和す
るために、表面が比較的平坦となる下層有機膜を形成
し、中間層としてSOG膜を形成した後、平坦面に上層
レジスト膜のパターニングを行うことの可能な3層レジ
ストプロセスが重要になってきている。
体素子の微細化が行われている。特に、半導体メモリー
の一種であるDRAMの微細化が盛んに行われている。
DRAMは微細化に伴い表面の段差が大きくなり、一般
に用いられてきたリソグラフィープロセスでのパターン
形成が困難となっている。このため、表面段差を緩和す
るために、表面が比較的平坦となる下層有機膜を形成
し、中間層としてSOG膜を形成した後、平坦面に上層
レジスト膜のパターニングを行うことの可能な3層レジ
ストプロセスが重要になってきている。
【0003】ところで、従来の下層有機膜のドライエッ
チングは、エッチングガスとして酸素や、酸素と塩素の
混合ガスが用いられているが、圧力は1mTorr程度
の低圧が用いられていた。
チングは、エッチングガスとして酸素や、酸素と塩素の
混合ガスが用いられているが、圧力は1mTorr程度
の低圧が用いられていた。
【0004】
【発明が解決しようとする課題】しかしながら、上述し
た従来の方法で有機膜のエッチングを行うと、図2に示
すように、シリコン基板11上の下層レジスト膜12に
エッチング形状にパターンの寸法シフトの大きいサイド
エッチング14や、パターン側壁が歪曲するボーイング
15が生じ、マスク寸法に忠実なパターンの転写が困難
になるという欠点がある。また、このようなサイドエッ
チングやボーイングの生じた有機膜をマスクとして、D
RAMの製造工程中の容量コンタクトの形成に用いる
と、図3に示すように、コンタクトホール19がテーパ
ー形状となり、ゲート電極17がコンタクトホール19
内に露出し、短絡の生じる部分が発生する。
た従来の方法で有機膜のエッチングを行うと、図2に示
すように、シリコン基板11上の下層レジスト膜12に
エッチング形状にパターンの寸法シフトの大きいサイド
エッチング14や、パターン側壁が歪曲するボーイング
15が生じ、マスク寸法に忠実なパターンの転写が困難
になるという欠点がある。また、このようなサイドエッ
チングやボーイングの生じた有機膜をマスクとして、D
RAMの製造工程中の容量コンタクトの形成に用いる
と、図3に示すように、コンタクトホール19がテーパ
ー形状となり、ゲート電極17がコンタクトホール19
内に露出し、短絡の生じる部分が発生する。
【0005】また図4(a)に示すように、下層レジス
ト膜12に大きなコンタクトホール21と小さなコンタ
クトホール22を形成する場合エッチング量の差が大き
くなる現象が生じ、図4(b)に示すように、小さなコ
ンタクトホール22のエッチングが終了するまでに、大
きなコンタクトホール21ではオーバーエッチングが相
当量すすみ、下地材料であるシリコン基板11が大きく
削られ、後の工程で剥離が困難となるレジスト側壁への
堆積物23が付着するという問題もある。
ト膜12に大きなコンタクトホール21と小さなコンタ
クトホール22を形成する場合エッチング量の差が大き
くなる現象が生じ、図4(b)に示すように、小さなコ
ンタクトホール22のエッチングが終了するまでに、大
きなコンタクトホール21ではオーバーエッチングが相
当量すすみ、下地材料であるシリコン基板11が大きく
削られ、後の工程で剥離が困難となるレジスト側壁への
堆積物23が付着するという問題もある。
【0006】本発明の目的は、前記課題を解決した下層
有機膜のエッチング方法を提供することにある。
有機膜のエッチング方法を提供することにある。
【0007】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成された有機膜をエッチン
グガスとして酸素と塩素の混合ガスを用いるドライエッ
チング法によりエッチングする半導体装置の製造方法に
おいて、前記半導体基板を−50℃以下に冷却し、圧力
を10〜50mTorrの条件でエッチングするもので
ある。
造方法は、半導体基板上に形成された有機膜をエッチン
グガスとして酸素と塩素の混合ガスを用いるドライエッ
チング法によりエッチングする半導体装置の製造方法に
おいて、前記半導体基板を−50℃以下に冷却し、圧力
を10〜50mTorrの条件でエッチングするもので
ある。
【0008】
【作用】本発明によれば、有機膜のエッチングを行うに
際し、エッチングガスとして酸素に5〜20%の塩素を
混合したガスを選定し、エッチング試料を−50℃以下
に冷却し、圧力を10〜50mTorrにすると、図5
に示すように、従来見られていたようなコンタクトホー
ルサイズが小さくなるとエッチング速度が極端に減少す
るという現象がなくなり、コンタクトホールサイズが小
さくなるとエッチング速度が僅かに大きくなるという現
象が見られる。この現象がみられる条件で有機膜のエッ
チングを行うと、パターンサイズによるエッチング速度
の差が少なく、従来生じていたような、大きなコンタク
トホールサイズで下地材料が削られるということが無く
なる。そして、マスクパターンに忠実で、側壁への堆積
物の無い下層有機膜のエッチング可能となる。尚、温度
を−50℃より高くした場合及び圧力を10mTorr
以下にすると従来例と同様のエッチング速度となる。ま
た圧力を50mTorr以上にするとエッチング速度が
遅くなり、実用的ではなくなる。
際し、エッチングガスとして酸素に5〜20%の塩素を
混合したガスを選定し、エッチング試料を−50℃以下
に冷却し、圧力を10〜50mTorrにすると、図5
に示すように、従来見られていたようなコンタクトホー
ルサイズが小さくなるとエッチング速度が極端に減少す
るという現象がなくなり、コンタクトホールサイズが小
さくなるとエッチング速度が僅かに大きくなるという現
象が見られる。この現象がみられる条件で有機膜のエッ
チングを行うと、パターンサイズによるエッチング速度
の差が少なく、従来生じていたような、大きなコンタク
トホールサイズで下地材料が削られるということが無く
なる。そして、マスクパターンに忠実で、側壁への堆積
物の無い下層有機膜のエッチング可能となる。尚、温度
を−50℃より高くした場合及び圧力を10mTorr
以下にすると従来例と同様のエッチング速度となる。ま
た圧力を50mTorr以上にするとエッチング速度が
遅くなり、実用的ではなくなる。
【0009】
【実施例】以下、本発明を図面を用いて詳細に説明す
る。図1(a)〜(c)は本発明の一実施例を説明する
ための半導体チップの断面図であり本発明をDRAMの
容量コンタクトの形成に適用した場合を示す。
る。図1(a)〜(c)は本発明の一実施例を説明する
ための半導体チップの断面図であり本発明をDRAMの
容量コンタクトの形成に適用した場合を示す。
【0010】まず、図1(a)に示すように、p型のシ
リコン基板1上にシリコン酸化膜からなる素子分離絶縁
膜2を形成し、続いて多結晶シリコンを用いたゲート電
極3を形成し、続いてPSGからなる層間絶縁膜4を形
成する。つぎに、スピン塗布法を用いてポリスチレン系
表面平坦用の下層レジスト膜5を形成し、中間層として
SOG膜6をスピン塗布形成した後、上層レジスト膜7
として電子線用レジストをスピン塗布する。次でEB露
光法を用いて上層レジスト膜7に微細な開口部8Aを形
成し、つづいて上層レジスト膜7をマスクに、CF4 を
用いた平行平板ドライエッチング装置でSOG膜6をエ
ッチングする。
リコン基板1上にシリコン酸化膜からなる素子分離絶縁
膜2を形成し、続いて多結晶シリコンを用いたゲート電
極3を形成し、続いてPSGからなる層間絶縁膜4を形
成する。つぎに、スピン塗布法を用いてポリスチレン系
表面平坦用の下層レジスト膜5を形成し、中間層として
SOG膜6をスピン塗布形成した後、上層レジスト膜7
として電子線用レジストをスピン塗布する。次でEB露
光法を用いて上層レジスト膜7に微細な開口部8Aを形
成し、つづいて上層レジスト膜7をマスクに、CF4 を
用いた平行平板ドライエッチング装置でSOG膜6をエ
ッチングする。
【0011】次に、図1(b)に示すように、SOG膜
6をマスクとして、マイクロ波エッチング装置を用い、
圧力10mTorr、2.45GHzのマイクロ波電力
を100W、酸素流量40SCCM、塩素流量10SC
CM、基板温度−50℃、13.56MHzの基板印加
高周波電力を50Wの条件で、下層レジスト膜5のエッ
チングを行い有機膜の開口部8Bを形成する。
6をマスクとして、マイクロ波エッチング装置を用い、
圧力10mTorr、2.45GHzのマイクロ波電力
を100W、酸素流量40SCCM、塩素流量10SC
CM、基板温度−50℃、13.56MHzの基板印加
高周波電力を50Wの条件で、下層レジスト膜5のエッ
チングを行い有機膜の開口部8Bを形成する。
【0012】次に、図1(c)に示すように、エッチン
グ形成した下層レジスト膜5をマスクに層間絶縁膜4
を、平行平板ドライエッチング装置を用い、CF4 でエ
ッチングを行ない容量用のコンタクトホール9を形成す
る。
グ形成した下層レジスト膜5をマスクに層間絶縁膜4
を、平行平板ドライエッチング装置を用い、CF4 でエ
ッチングを行ない容量用のコンタクトホール9を形成す
る。
【0013】このように本実施例によれば、層間絶縁膜
4をエッチングして形成される容量用のコンタクトホー
ル9がマスク寸法どうりエッチングできるため、ゲート
電極3との短絡が防止でき、尚かつ側壁への堆積物の形
成がなくなるため、半導体装置の信頼性及び歩留りが向
上する。
4をエッチングして形成される容量用のコンタクトホー
ル9がマスク寸法どうりエッチングできるため、ゲート
電極3との短絡が防止でき、尚かつ側壁への堆積物の形
成がなくなるため、半導体装置の信頼性及び歩留りが向
上する。
【0014】上記実施例では、コンタクトパターンの形
成にEB露光法を用いているが、微細なコンタクトパタ
ーンが形成される技術であれば、EB露光法に限らず、
水銀光やエキシマ光を用いた露光法や、X線を用いた露
光法を用いても構わない。
成にEB露光法を用いているが、微細なコンタクトパタ
ーンが形成される技術であれば、EB露光法に限らず、
水銀光やエキシマ光を用いた露光法や、X線を用いた露
光法を用いても構わない。
【0015】また、下層有機膜にはポリスチレン系レジ
ストを用いているが、表面が平坦になるレジストであれ
ばこれに限らない。また、中間層としてSOG膜を用い
ているが、下層レジスト膜のエッチング時にマスクとな
り得る材料であれば、プラズマ酸化膜やアルミニウム膜
等でも構わない。SOG膜のエッチングには平行平板ド
ライエッチング装置でCF4 を用いているが、コンタク
トパターンのサイズに忠実なエッチングが行えればこれ
に限らず実施できる。
ストを用いているが、表面が平坦になるレジストであれ
ばこれに限らない。また、中間層としてSOG膜を用い
ているが、下層レジスト膜のエッチング時にマスクとな
り得る材料であれば、プラズマ酸化膜やアルミニウム膜
等でも構わない。SOG膜のエッチングには平行平板ド
ライエッチング装置でCF4 を用いているが、コンタク
トパターンのサイズに忠実なエッチングが行えればこれ
に限らず実施できる。
【0016】
【発明の効果】本発明は以上説明したように、有機膜の
ドライエッチングを行うに際し、エッチングガスとして
酸素と塩素の混合ガスを用い、エッチング試料を−50
℃以下に冷却し、圧力を10〜50mTorrにするこ
とにより、下地材料が削られることや、側壁堆積物の無
いマスクパターンに忠実な有機膜のエッチングが可能と
なる。このため信頼性及び歩留りの向上した半導体装置
が得られる。
ドライエッチングを行うに際し、エッチングガスとして
酸素と塩素の混合ガスを用い、エッチング試料を−50
℃以下に冷却し、圧力を10〜50mTorrにするこ
とにより、下地材料が削られることや、側壁堆積物の無
いマスクパターンに忠実な有機膜のエッチングが可能と
なる。このため信頼性及び歩留りの向上した半導体装置
が得られる。
【図1】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図2】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図3】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図4】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【図5】コンタクトホールとエッチング速度との関係を
示す図。
示す図。
1,11 シリコン基板 2,16 素子分離絶縁膜 3,17 ゲート電極 4,18 層間絶縁膜 5,12 下層レジスト膜 6,13 SOG膜 7 上層レジスト膜 8A,8B 開口部 9 コンタクトホール 14 サイドエッチング 15 ボーイング 19 コンタクトホール 21 大きなコンタクトホール 22 小さなコンタクトホール 23 堆積物
Claims (1)
- 【請求項1】 半導体基板上に形成された有機膜をエッ
チングガスとして酸素と塩素の混合ガスを用いるドライ
エッチング法によりエッチングする半導体装置の製造方
法において、前記半導体基板を−50℃以下に冷却し、
圧力を10〜50mTorrの条件でエッチングするこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27936091A JPH05121371A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27936091A JPH05121371A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05121371A true JPH05121371A (ja) | 1993-05-18 |
Family
ID=17610085
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27936091A Pending JPH05121371A (ja) | 1991-10-25 | 1991-10-25 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05121371A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19626977A1 (de) * | 1995-07-05 | 1997-01-09 | Hitachi Ltd | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung |
WO1999052135A1 (en) * | 1998-04-02 | 1999-10-14 | Applied Materials, Inc. | Method for etching low k dielectrics |
KR100351220B1 (ko) * | 1997-05-27 | 2003-01-15 | 미쓰비시덴키 가부시키가이샤 | 액티브매트릭스기판의접촉홀형성방법 |
KR100739530B1 (ko) * | 2006-06-07 | 2007-07-13 | 삼성전자주식회사 | 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법 |
JP2010050477A (ja) * | 1997-10-22 | 2010-03-04 | Imec | 有機化合物含有絶縁層の異方性エッチング |
US20140220783A1 (en) * | 2011-10-12 | 2014-08-07 | Jsr Corporation | Pattern-forming method and resist underlayer film-forming composition |
-
1991
- 1991-10-25 JP JP27936091A patent/JPH05121371A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19626977A1 (de) * | 1995-07-05 | 1997-01-09 | Hitachi Ltd | Dünnfilmvielschichtverdrahtungsplatte und deren Herstellung |
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WO1999052135A1 (en) * | 1998-04-02 | 1999-10-14 | Applied Materials, Inc. | Method for etching low k dielectrics |
US6547977B1 (en) | 1998-04-02 | 2003-04-15 | Applied Materials Inc. | Method for etching low k dielectrics |
KR100739530B1 (ko) * | 2006-06-07 | 2007-07-13 | 삼성전자주식회사 | 큰 종횡비의 콘택홀을 갖는 반도체장치의 제조 방법 |
US7531450B2 (en) | 2006-06-07 | 2009-05-12 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device having contact hole with high aspect-ratio |
US20140220783A1 (en) * | 2011-10-12 | 2014-08-07 | Jsr Corporation | Pattern-forming method and resist underlayer film-forming composition |
US9607849B2 (en) * | 2011-10-12 | 2017-03-28 | Jsr Corporation | Pattern-forming method and resist underlayer film-forming composition |
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