DE4223371A1 - Verfahren und Platine zur Montage von Bauelementen - Google Patents

Verfahren und Platine zur Montage von Bauelementen

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    • H05K3/321Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by conductive adhesives

Description

Die vorliegende Erfindung betrifft ein Verfahren gemäß dem Oberbegriff des Anspruchs 1 und eine Platine nach dem Oberbe­ griff des ersten Sachanspruchs.
Es ist bekannt, daß Bauelemente, wie elektronische Bauelemen­ te, die beispielsweise als integrierte Schaltung (IC) ausge­ bildet sein können, auf einer Platine, im folgenden auch Trägersubstrat genannt, montiert werden können, um sie mit anderen Bauelementen zu verbinden. Auf diesem Trägersubstrat können Anschlüsse vorgesehen sein, um eine Baugruppe, die durch die Bauelemente gebildet wird, mit weiteren Stufen eines Gesamtsystems zu verbinden.
Als bekannte Trägersubstrate sind beispielsweise Pertinax-, Glas- oder Keramikplatinen bekannt. Die Auswahl des Substrat­ materials erfolgt beispielsweise in Abhängigkeit davon, wel­ che Ansprüche an diese Baugruppe gestellt werden.
Durch die genannten Substratmaterialien können Platinen mit mehrlagigen Metallisierungen hergestellt werden. Dafür werden jeweils mehrere dünne Schichten des Substratmaterials überein­ ander geschichtet, wobei sich zwischen den einzelnen Schich­ ten jeweils strukturierte Metallbahnen befinden können.
Bei bekannten Montagetechniken werden Bauelemente, wie bei­ spielsweise ICs, auf eine oberste Substratschicht montiert. In Abhängigkeit von den Bauelementen ist bei der Montage ein Draht-Bond- oder ein Lötverfahren, wie das Löten gekapselter ICs, das sogenannte Flip-Chip- oder das Tape Automated Bon­ ding (TAB) Verfahren, notwendig.
Es hat sich herausgestellt, daß Bondverbindungen unzuverlässi­ ger sind, wenn zuvor ein Lötprozeß stattgefunden hat. Ande­ rerseits dürfen die Bondverbindungen nicht mit Lötmittel in Kontakt geraten, weil dadurch Kurzschlußverbindungen oder Qualitätseinbußen möglich sind.
Es ist die Aufgabe der vorliegenden Erfindung, ein Montagever­ fahren vorzustellen, das es erlaubt, die Anzahl an Bondverbin­ dungen zu verringern oder Bondverbindungen zu vermeiden.
Diese Aufgabe wird gelöst durch ein Verfahren nach dem Haupt­ anspruch und eine Platine nach dem ersten Sachanspruch.
Erfindungsgemäß werden in einem Substrat (Platine) der genann­ ten Arten Aussparungen vorgesehen, in die zu montierende Bauelemente eingebettet werden. Diese Bauelemente werden bei nachfolgenden Prozeßschritten mittels eines leitenden Stoffes mit entsprechenden Anschlüssen der Baugruppe, die durch die Vielzahl der Bauelemente auf dem Substrat gebildet wird, verbunden.
Als leitender Stoff hat sich beispielsweise eine sogenannte Leitpaste (polymer ink) bewährt, die durch ein Siebdruckver­ fahren aufgebracht und strukturiert werden kann und bei Tempe­ raturen im Bereich von ca. 100-200 Grad ausgehärtet werden kann.
Durch die Reduzierung oder gar Vermeidung von Bondverbindun­ gen der Bauelemente zu weiterführenden elektrisch leitenden Schichten wird zum einen die Zuverlässigkeit der Baustufe erhöht. Weiterhin wird die Fertigungszeit vermindert, da die Realisierung von Bondverbindungen wesentlich zeitaufwendiger ist, als die elektrische Kontaktierung durch eine Leitpaste.
Da das Bauelement im Substrat eingebettet und durch eine Schicht abgedeckt ist, werden nachfolgende Prozeßschritte, wie beispielsweise die Montage von SMD (Surface Mounted Device) Bauelementen, weder behindert noch erschwert.
Durch die Erfindung wird weiterhin bewirkt, daß die Wärmeab­ fuhr des Bauelementes an die Platine erhöht wird. Dadurch können höhere elektrische Leistungen verarbeitet werden und/oder es kann die Lebensdauer des Bauelementes verlängert werden.
Weitere Merkmale, Vorteile und Einzelheiten werden in den folgenden Ausführungsbeispielen anhand der Zeichnung erläu­ tert. Dabei zeigen:
Fig. 1 ein Schnittbild, wobei ein Substrat nach einem Ausführungsbeispiel des erfindungsgemäßen Verfah­ rens bestückt wurde;
Fig. 2 eine Draufsicht auf das Substrat nach Fig. 1.
Fig. 1 zeigt eine Platine 10, die im wesentlichen gebildet wird aus einem Block 11, der geformt ist aus mehreren Schich­ ten 11a, . . . ,11d, und aus einer Deckschicht 12. Die Schichten 11a, . . . 11d können jeweils eine Metallisierungsebene aufwei­ sen, von denen hier beispielhaft die Schichten 31a, 31b darge­ stellt sind, die durch Kontaktierungslöcher 32, 32a in den Schichten 11a, . . ., 11d, 12 miteinander verbunden werden können.
Die Deckschicht 12 überdeckt eine Aussparung 13, in der ein elektronisches Bauelement 14 eingebettet ist. Dieses wird fixiert durch einen Klebstoff 15 und durch einen Füllstoff 16, wie beispielsweise Epoxid. In die Deckschicht 12 wurden Öffnungen 17 eingearbeitet, beispielsweise mittels eines Stanzprozesses, eines Ätzprozesses, eines Laserprozesses oder dergleichen, durch die Anschlüsse 18 des Bauelementes 14 freigelegt wurden. Diese Anschlüsse 18 sind durch eine Leitpa­ ste 19 mit weiteren Anschlüssen 20 auf der Platine 10 verbun­ den. Der leitende Anschluß zwischen den leitenden Schichten 19 und 20 erfolgt in diesem Ausführungsbeispiel mittels einer Überlappung an den Punkten 21.
Fig. 2 zeigt eine Draufsicht auf die Platine 10. Mittel mit gleichen Bedeutungen wurden mit den gleichen Referenzzeichen wie in Fig. 1 bezeichnet. Es sei der Vollständigkeit halber darauf hingewiesen, daß in Fig. 2, im Gegensatz zu Fig. 1, die Bahnen 20 im rechten Winkel zu den Bahnen 19 verlaufen. Dieses dient in den jeweiligen Figuren der deutlichen Unter­ scheidung der einzelnen Leiterbahnen 19, 20.
Die Platine 10 gemäß der Fig. 1, 2 läßt sich beispielswei­ se durch folgendes Montageverfahren herstellen, wobei von einem sogenannten "Cofiring"-Verfahren ausgegangen wird, d. h. die Deckschicht 12 wird zusammen mit den Schichten 11a, . . ., 11d ausgehärtet:
  • 1. in die Schichten 11a, . . . 11d wird an den für die Ausspa­ rung 13 vorgesehenen Stellen jeweils eine Öffnung einge­ arbeitet. Dieses kann zusammen mit der Öffnung der Kon­ taktierungsöffnungen 32a erfolgen, beispielsweise durch einen Stanzprozeß, einen Ätzprozeß, einen Laser-Prozeß oder dergleichen;
  • 2. die einzelnen Schichten 11a, . . ., 11d und 12 werden zuein­ ander geführt, die entsprechenden Metallisierungsebenen 20, 31a, 31b miteinander kontaktiert und die Schichten 11a, . . . 11d, 12 unter Druck mechanisch miteinander verbun­ den;
  • 3. die Schichten 11a, . . ., 11d, 12 und die dazugehörigen Metallebenen werden bei einem ersten Temperaturprozeß bei ca. 400-700 Grad und bei einem zweiten Temperatur­ prozeß bei ca. 900 Grad ausgehärtet;
  • 4. auf das Bauelement 14 wird der Klebstoff 15 aufgebracht und das Bauelement 14 wird derart in die Aussparung 13 eingeführt, daß dessen Anschlüsse 18 im wesentlichen unterhalb der Öffnungen 17 angeordnet sind;
  • 5. nach einer weiteren Fixierung des Bauelementes 14 durch den Füllstoff 16 wird die Leitpaste 19 durch ein Sieb­ druckverfahren aufgebracht und strukturiert;
  • 6. durch einen dritten Temperaturprozeß bei ca. 150 Grad wird die Leitpaste 19 ausgehärtet und es entstehen elek­ trische Verbindungen zwischen dem Bauelement 14 und den Leiterbahnen 20.
Bei einer Ausgestaltung des oben genannten Verfahrens kann ein sogenanntes "Postfiring"-Verfahren verwendet werden. Dieses unterscheidet sich im wesentlichen von dem ersten Verfahren dadurch, daß die Metallschicht 20 nach Schritt 3. aufgebracht und anschließend bei einem weiteren Temperaturpro­ zeß, beispielsweise bei 930 Grad, gesintert wird.
Die weiteren Verfahrensschritte 4-6 bleiben im wesentlichen gleich.
Es sei an dieser Stelle angemerkt, daß durch die Schritte 2 und 3 das sogenannte und an sich bekannte "Grüne Keramik" (Green Tape) Verfahren beschrieben ist. Es wird im Rahmen dieser Anmeldung jedoch nur insofern darauf eingegangen, wie es für das Verständnis der vorliegenden Erfindung notwendig ist.
Versionen der genannten Ausführungsbeispiele können zumindest eine der folgenden Variationen aufweisen:
  • - die Deckschicht 12 kann auch aufgebracht werden, nachdem das Bauelement 14 in die Aussparung eingebettet ist. Dafür sind die Metallbahnen 20 vor der Montage der Deck­ schicht 12 in einen leitenden Zustand zu bringen;
  • - es ist auch möglich, Bauelemente seitlich in die Ausspa­ rung 13 einzuführen;
  • - die Unterseite der Bauelemente kann mittels einer Leitpa­ ste ebenfalls elektrisch angeschlossen werden;
  • - ICs mit Polymer Kontakterhebungen (bumps) können bevor­ zugt eingesetzt werden;
  • - das Bauelement 14 kann von der unteren Seite und/oder von der oberen Seite abgedeckt werden.

Claims (10)

1. Verfahren zur Montage von einem oder mehreren Bauelemen­ ten (14) mittels einer Platine (10), in die Aussparungen (13) eingearbeitet werden, in die das Bauelement (14) eingebettet werden kann, dadurch gekennzeichnet, daß mindestens eine Deckschicht (12) vorgesehen ist, die das Bauelement (14) überdeckt und in die Öffnungen (17) eingearbeitet werden, durch die ein elektrisches Leitmit­ tel (19) geführt wird, das das Bauelement (14) mit vorge­ gebenen Punkten (21) auf der Platine (10) verbindet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Bauelement (14) von der Unterseite der Platine (10) her in die Aussparung (13) eingeführt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeich­ net, daß als Leitmittel (19) eine Leitpaste verwendet wird, die durch einen entsprechenden Temperaturprozeß gehärtet werden kann und einen elektrisch leitenden Zustand annimmt.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Aussparungen (13) dadurch er­ zeugt werden, daß
  • - eine erste Gruppe von einer oder mehreren Schichten (11a, . . ., 11d) der Platine (10) vorgesehen ist, in die Öffnungen (13) eingearbeitet werden, die gleich groß oder größer als das Bauelement (14) sind, und daß
  • - eine zweiten Gruppe von einer oder mehrerer Schich­ ten (12) vorgesehen ist, in die Öffnungen (17) eingearbeitet werden, die der Lage und der Größe nach geeignet sind, das Bauelement (14) mit dem Leitmittel (19) zu kontaktieren.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Aussparungen (13) im Rahmen eines Verfahrens erzeugt werden, bei dem mehrere Schich­ ten durch Druck miteinander mechanisch verbunden werden können, die durch Temperaturprozesse eine keramikähnli­ che Gestalt annehmen ("Green Tape Verfahren").
6. Platine (10) zur Montage von einem oder mehreren Bauele­ menten (14), mit Aussparungen (13), in die das Bauele­ ment (14) eingebettet werden kann, dadurch gekennzeich­ net, daß mindestens eine Deckschicht (12) vorgesehen ist, die das Bauelement (14) überdeckt und in die Öffnun­ gen (17) eingearbeitet werden, durch die ein elektri­ sches Leitmittel (19) geführt wird, das das Bauelement (14) mit vorgegebenen Punkten (21) auf der Platine (10) verbindet.
7. Platine nach Anspruch 6, dadurch gekennzeichnet, daß eine oder mehrere Öffnungen auf der Unterseite der Plati­ ne (10) vorgesehen sind, durch die das Bauelement (14) in die Aussparung (13) eingeführt wird.
8. Platine nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß als Leitmittel (19) eine Leitpaste verwendet wird, die durch einen entsprechenden Temperaturprozeß gehärtet werden kann und einen elektrisch leitenden Zustand an­ nimmt.
9. Platine nach einem der Ansprüche 6 bis 8, dadurch gekenn­ zeichnet, daß
  • - eine erste Gruppe von einer oder mehreren Schichten (11a, . . . 11d) vorgesehen ist, die eine Öffnung (13) aufweisen, die gleich groß oder größer ist als das Bauelement (14), und daß
  • - eine zweite Gruppe von einer oder mehreren Schich­ ten (12) vorgesehen ist, die Öffnungen (17) aufwei­ sen, die der Lage und der Größe nach geeignet sind, das Bauelement mit dem Leitmittel (19) zu kontakt­ ieren.
10. Platine nach einem der Ansprüche 6 bis 9, dadurch gekenn­ zeichnet, daß sie mehrere Schichten aufweist, die durch Druck miteinander mechanisch verbunden sind und durch Temperaturprozesse eine keramikähnliche Gestalt annehmen ("Green Tape Verfahren").
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19539181A1 (de) * 1995-10-20 1997-04-24 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
US5943213A (en) * 1997-11-03 1999-08-24 R-Amtech International, Inc. Three-dimensional electronic module
EP1137332A1 (de) * 1999-09-02 2001-09-26 Ibiden Co., Ltd. Leiterplatte, verfahren zu ihrer herstellung und kondensator zur integration in der leiterplatte
WO2004070835A1 (de) * 2003-01-17 2004-08-19 Goetzen Reiner Verfahren zur herstellung von mikrosystemen
US8717772B2 (en) 1999-09-02 2014-05-06 Ibiden Co., Ltd. Printed circuit board
DE102018207283A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems
DE102018207297A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems
DE102018207293A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems
DE102018207294A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3029139A1 (de) * 1980-02-04 1981-08-13 David H. Lilburn Ga. Savage Trageinrichtung fuer ein blatt photographischen papieres
DE3131216A1 (de) * 1981-04-14 1982-11-04 GAO Gesellschaft für Automation und Organisation mbH, 8000 München "ausweiskarte mit ic-baustein"
EP0148083A2 (de) * 1983-12-23 1985-07-10 Fujitsu Limited Integrierte Halbleiterschaltungsanordnung ultrahoher Geschwindigkeit mit einem Mehrschicht-Leiterträger
DE3535791A1 (de) * 1984-11-05 1986-05-07 Casio Computer Co., Ltd., Tokio/Tokyo Karte mit eingebautem chip
FR2601477A1 (fr) * 1986-07-11 1988-01-15 Bull Cp8 Procede de montage d'un circuit integre dans une carte a microcircuits electroniques, et carte en resultant
US4774633A (en) * 1985-06-26 1988-09-27 Bull S.A. Method for assembling an integrated circuit with raised contacts on a substrate, device thereby produced and an electronic microcircuit card incorporating said device
DE9109295U1 (de) * 1991-04-11 1991-10-10 Export-Contor Aussenhandelsgesellschaft Mbh, 8500 Nuernberg, De

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3029139A1 (de) * 1980-02-04 1981-08-13 David H. Lilburn Ga. Savage Trageinrichtung fuer ein blatt photographischen papieres
DE3131216A1 (de) * 1981-04-14 1982-11-04 GAO Gesellschaft für Automation und Organisation mbH, 8000 München "ausweiskarte mit ic-baustein"
EP0148083A2 (de) * 1983-12-23 1985-07-10 Fujitsu Limited Integrierte Halbleiterschaltungsanordnung ultrahoher Geschwindigkeit mit einem Mehrschicht-Leiterträger
DE3535791A1 (de) * 1984-11-05 1986-05-07 Casio Computer Co., Ltd., Tokio/Tokyo Karte mit eingebautem chip
US4774633A (en) * 1985-06-26 1988-09-27 Bull S.A. Method for assembling an integrated circuit with raised contacts on a substrate, device thereby produced and an electronic microcircuit card incorporating said device
FR2601477A1 (fr) * 1986-07-11 1988-01-15 Bull Cp8 Procede de montage d'un circuit integre dans une carte a microcircuits electroniques, et carte en resultant
DE9109295U1 (de) * 1991-04-11 1991-10-10 Export-Contor Aussenhandelsgesellschaft Mbh, 8500 Nuernberg, De

Non-Patent Citations (6)

* Cited by examiner, † Cited by third party
Title
CAPELLE, D.: Durchkontaktieren von Leiterplatten ohne Galvankik. In: Metalloberfläche 45, 1991, 1, S.29-30 *
et.al.: A Feasibility Study for the Fabrication of Planar Silicon Multichip Modules Using Electron Beam Lithography for Precise Loca- tion and Interconnection of Chips. In: IEEE Trans-actions on Components, Hybrids, and Manufacturing Technology, Vol.15, No.1, Febr. 1992, S.97-102 *
et.al.: Double Layer Recessed Hybrid Flip On Board. In: MOTOROLA, Technical Developments, Vol.11, Oct.1990, S. 158-159 *
HOPPER, Andy *
N.N.: Höhere Packungsdichte durch Mehrschichtkera-mikträger. In: Elektronik Produktions & Prüfungs- technik, Nov. 1981, S. 621-623 *
PAPAGEORGE, Marc *

Cited By (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19539181A1 (de) * 1995-10-20 1997-04-24 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
DE19539181C2 (de) * 1995-10-20 1998-05-14 Ods Gmbh & Co Kg Chipkartenmodul sowie entsprechendes Herstellungsverfahren
US5943213A (en) * 1997-11-03 1999-08-24 R-Amtech International, Inc. Three-dimensional electronic module
US7995352B2 (en) 1999-09-02 2011-08-09 Ibiden Co., Ltd. Printed circuit board
US8107253B2 (en) 1999-09-02 2012-01-31 Ibiden Co., Ltd. Printed circuit board
US9060446B2 (en) 1999-09-02 2015-06-16 Ibiden Co., Ltd. Printed circuit board
US6876554B1 (en) 1999-09-02 2005-04-05 Ibiden Co., Ltd. Printing wiring board and method of producing the same and capacitor to be contained in printed wiring board
EP1744606A2 (de) * 1999-09-02 2007-01-17 Ibiden Co., Ltd. Gedruckte Schaltungsplatte und Verfahren zur Herstellung
EP1744606A3 (de) * 1999-09-02 2007-04-11 Ibiden Co., Ltd. Gedruckte Schaltungsplatte und Verfahren zur Herstellung
US7307852B2 (en) 1999-09-02 2007-12-11 Ibiden Co., Ltd. Printed circuit board and method for manufacturing printed circuit board
CN100381026C (zh) * 1999-09-02 2008-04-09 伊比登株式会社 印刷布线板及其制造方法
US7855894B2 (en) 1999-09-02 2010-12-21 Ibiden Co., Ltd. Printed circuit board
EP1137332A1 (de) * 1999-09-02 2001-09-26 Ibiden Co., Ltd. Leiterplatte, verfahren zu ihrer herstellung und kondensator zur integration in der leiterplatte
US8842440B2 (en) 1999-09-02 2014-09-23 Ibiden Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
EP1137332A4 (de) * 1999-09-02 2004-03-03 Ibiden Co Ltd Leiterplatte, verfahren zu ihrer herstellung und kondensator zur integration in der leiterplatte
US8331102B2 (en) 1999-09-02 2012-12-11 Ibiden Co., Ltd. Printed circuit board
US8717772B2 (en) 1999-09-02 2014-05-06 Ibiden Co., Ltd. Printed circuit board
US8763241B2 (en) 1999-09-02 2014-07-01 Ibiden Co., Ltd. Method of manufacturing printed wiring board
US8780573B2 (en) 1999-09-02 2014-07-15 Ibiden Co., Ltd. Printed circuit board
US8830691B2 (en) 1999-09-02 2014-09-09 Ibiden Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
US8042267B2 (en) 2003-01-17 2011-10-25 microTec Gesellschaft für Mikrotechnologie mbH Method for producing microsystems
WO2004070835A1 (de) * 2003-01-17 2004-08-19 Goetzen Reiner Verfahren zur herstellung von mikrosystemen
DE102018207283A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems
DE102018207297A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems
DE102018207293A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems
DE102018207294A1 (de) * 2018-05-09 2019-11-14 Ibeo Automotive Systems GmbH LIDAR Messsystem und Verfahren zur Montage eines LIDAR Messsystems

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