DE102009010199B4 - Halbleiterpackage mit Formschlossentlüftung und Verfahren zu dessen Hersstellung - Google Patents

Halbleiterpackage mit Formschlossentlüftung und Verfahren zu dessen Hersstellung Download PDF

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Abstract

Halbleiter-Package, aufweisend: einen Systemträger (30), der aufweist: ein Die-Pad (32) mit einer ersten Hauptoberfläche (38) und einer gegenüberliegenden zweiten Hauptoberfläche (40), wobei die zweite Hauptoberfläche (40) eine Lötkontaktfläche für eine Anbringungsoberfläche (70) einer PCB ist, die eine Dicke definieren, und mit mindestens einer Umfangskante (44); eine Formschlossöffnung (42), die von der mindestens einen Umfangskante (44) beabstandet ist und durch die Dicke des Die-Pad (32) zwischen der ersten und zweiten Hauptoberfläche (38, 40) verläuft; einen Entlüftungskanal (50), der als Kanal in der zweiten Hauptoberfläche (40) ausgeführt ist und durch einen Teil der Dicke oder die Dicke zwischen der ersten und der zweiten Hauptoberfläche (38, 40) sowie von der mindestens einen Umfangskante (44) zu der Formschlossöffnung (42) verläuft, sodass die Formschlossöffnung (42) mit der mindestens einen Umfangskante (44) in Verbindung steht; einen an der ersten Hauptoberfläche (38) angebrachten Halbleiterchip (32), wobei die Formschlossöffnung (42) freiliegend bleibt; und...

Description

  • Die Erfindung betrifft Halbleiter-Packages und Verfahren zum Herstellen eines Halbleiter-Package.
  • Es sind verschiedene Halbleiterchip-Packages (Halbleiterchipgehäuse) bekannt, die eine Stütze für einen integrierten Schaltungschip oder Die und assoziierte Bonddrähte liefern, Schutz vor feindlichen Umgebungen bereitstellen und eine Oberflächenmontage des Die an und Zusammenschaltung mit einer gedruckten Leiterplatte ermöglichen. Eine Package-Konfiguration enthält einen Systemträger (Leadframe) mit einem Die-Pad und Drahtbondpads, wobei das Die an das Die-Pad gebondet und elektrisch über Bondzuleitungen oder -drähte an die Drahtbondpads gekoppelt ist. Ein Kapselungsmaterial wie beispielsweise etwa Kunststoff, Epoxid oder Harz, wird über dem Die und Bonddrähten und einem Abschnitt des Die-Pad und Drahtbondpads ausgebildet und füllt einen Raum zwischen dem Die und Drahtbondpads.
  • Um besser sicherzustellen, dass das Kapselungsmaterial nicht von dem Die-Pad weggezogen wird oder sich davon trennt, enthält eine Package-Konfiguration eine Formschlossöffnung, die durch das Die-Pad verläuft und auf einer Oberfläche des Die-Pad gegenüber dem Die breiter ist. Während des Kapselungsprozesses füllt das flüssige Kapselungsmaterial die Formschlossöffnung, sodass das Kapselungsmaterial nach dem Härten oder Aushärten mechanisch an das Die-Pad gekoppelt ist. Während des nachfolgenden Anbringens des Chip-Packages an einer gedruckten Leiterplatte (PCB), was üblicherweise unter Verwendung von Aufschmelzlöttechniken erreicht wird, haftet Lot jedoch nicht an dem die Formschlossöffnung füllenden Kapselungsmaterial.
  • Die Schrift US 6,713,849 B2 beschreibt ein Halbleiter-Package, bei welchem das Verkapselungsmaterial über ein Formschloss mit einem Halbleiterträger verbunden ist.
  • Eine der Erfindung zugrunde liegende Aufgabe kann darin gesehen werden, eine sichere Häusung eines Halbleiter-Package zu ermöglichen. Insbesondere soll eine sichere Verbindung zwischen dem Kapselungsmaterial und dem Systemträger erreichbar sein.
  • Die der Erfindung zugrunde liegende Aufgabe wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen sind Gegenstand der abhängigen Ansprüche.
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis der vorliegenden Erfindung zu vermitteln. Die Zeichnungen veranschaulichen die Ausführungsformen der vorliegenden Erfindung und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien der Erfindung. Andere Ausführungsformen der vorliegenden Erfindung und viele der damit einhergehenden Vorteile der vorliegenden Erfindung lassen sich ohne weiteres verstehen, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine Draufsicht, die einen Systemträger gemäß einer Ausführungsform darstellt.
  • 2 zeigt eine Querschnittsansicht des Systemträgers von 1.
  • 3 zeigt eine Querschnittsansicht eines den Systemträger von 1 verwendenden Halbleiter-Package.
  • 4 zeigt eine Perspektivansicht des Halbleiter-Package von 3.
  • 5 zeigt eine Draufsicht auf den Halbleiter-Package von 3.
  • 6 zeigt eine Bodenansicht des Halbleiter-Package von 3.
  • 7 zeigt eine Querschnittsansicht des an einer Oberfläche angebrachten Halbleiter-Package von 3 gemäß einer Ausführungsform.
  • 8 zeigt eine Bodenansicht des an einer Oberfläche angebrachten Halbleiter-Package wie in 7 gezeigt.
  • 9 zeigt eine Perspektivansicht des an einer Oberfläche angebrachten Halbleiter-Package wie in 7 gezeigt.
  • 10 zeigt eine Seitenansicht eines Abschnitts des an einer Oberfläche angebrachten Halbleiter-Package wie in 7 gezeigt, und zeigt einen Entlüftungskanal gemäß einer Ausführungsform.
  • 11 zeigt eine Seitenansicht eines Abschnitts des an einer Oberfläche angebrachten Halbleiter-Package wie in 7 gezeigt, und zeigt einen Entlüftungskanal gemäß einer anderen Ausführungsform.
  • 12 zeigt ein Flussdiagramm, das einen Formprozess gemäß einer Ausführungsform allgemein beschreibt.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung ausgeführt werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite”, „vorderer”, „hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen der vorliegenden Erfindung in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend.
  • 1 zeigt eine Draufsicht, die einen Systemträger (Leadframe) 30 darstellt zum Stützen eines Halbleiterchips und die eine Formschlossöffnung und einen Entlüftungskanal gemäß einer Ausführungsform verwendet. Bei einer Ausführungsform umfasst der Systemträger 30 wie dargestellt einen drahtlosen Systemträger. Der Systemträger 30 enthält ein Die-Pad 32 und mehrere Drahtbondpads 34, die zu mehreren Zuleitungen 36 verlaufen. Der Systemträger 30 besitzt eine vordere oder obere Oberfläche 38, die, wie unten ausführlicher beschrieben ist, konfiguriert ist, einen Halbleiterchip zu empfangen und sich mechanisch mit diesem zu verbinden, und eine hintere oder untere Oberfläche 40 (siehe 2), die konfiguriert ist, sich mit einer Anbringungsoberfläche wie etwa beispielsweise einer gedruckten Leiterplatte (PCB) zu verbinden. Das Die-Pad 32 enthält eine von einer gegenüber den Drahtbondpads 34 liegenden Umfangskante 44 des Die-Pad 32 beabstandete Formschlossöffnung oder Formschlussöffnung 42.
  • 2 zeigt eine Querschnittsansicht „A-A” des Systemträgers 30 von 1, die die Formschlossöffnung 42 weiter veranschaulicht. Wie dargestellt verläuft die Formschlossöffnung 42 von der oberen Oberfläche 38 durch eine Dicke 46 des Die-Pad 32 zur unteren Oberfläche 40. Bei einer Ausführungsform enthält die Formschlossöffnung 42 eine Formschlosskerbe 48 entlang der unteren Oberfläche 40, sodass die Formschlossöffnung 42 größer ist oder eine größere Fläche bei der unteren Oberfläche 40 als der oberen Oberfläche 38 besitzt. Wie unten ausführlicher beschrieben wird, ist die Formschlossöffnung 42 konfiguriert, während eines Halbleiter-Package-Fabrikationsprozesses ein Kapselungsmaterial aufzunehmen und in Eingriff zu nehmen. Wenngleich die Formschlossöffnung 42 als von rechteckiger Gestalt dargestellt ist, kann sie auch andere Gestaltungen aufweisen.
  • Ein Entlüftungskanal 50 verläuft von der Umfangskante 44 zur Formschlossöffnung 42, sodass die Formschlossöffnung 42 mit der Umfangskante 44 des Die-Pad 32 in Kommunikation bzw. Verbindung steht. Bei einer Ausführungsform verläuft, wie in 1 gezeigt, der Entlüftungskanal 50 von der oberen Oberfläche 38 durch die ganze Dicke 46 des Die-Pad 32 zur unteren Oberfläche 40. Wie unten ausführlicher beschrieben wird, liefert der Entlüftungskanal 50 einen Austritts- oder Evakuierungsweg für Luft, die ansonsten möglicherweise unter der Formschlossöffnung 42 gefangen werden könnte, wenn die untere Oberfläche 40 als Teil eines Halbleiter-Package gebondet wird, wie etwa durch Löten an eine Anbringungsoberfläche eines Elektronikbauelements, wie etwa beispielsweise einer PCB.
  • In der Regel werden Systemträger, wie etwa der Systemträger 30, durch Stanz- oder Ätzprozesse aus flachem Blech (z. B. Kupfer) konstruiert. Beim Stanzen werden Matrizen- und Stempelsätze verwendet, um die gewünschte Systemträgerstruktur über einen oder mehrere Stanz-/Lochungsprozesse zu erzielen. Die beabsichtigte Systemträgerstruktur wird oftmals fortschreitend durch eine Reihe von Stanz-/Lochungsprozessen erzielt.
  • Das Ätzen beinhaltet in der Regel das selektive Bedecken des Blechs mit einem Fotolack gemäß einer gewünschten Struktur des Systemträgers. Das Blech wird dann chemischen Ätzmitteln ausgesetzt, um Bereiche des Bleches zu entfernen, die nicht von dem Fotolack bedeckt sind. Ähnlich wie bei mechanischen Lochungsprozessen kann die gewünschte Systemträgerstruktur fortschreitend durch eine Reihe von Ätzprozessen erzielt werden.
  • Bei einer Ausführungsform wird der Systemträger 30 einschließlich der Formschlossöffnung 42 und dem Entlüftungskanal 50 unter Verwendung von Stanz-/Lochungsprozessen hergestellt. Bei einer Ausführungsform wird der Systemträger 30 durch eine Reihe von Stanz-/Lochungsprozessen hergestellt. Bei einer Ausführungsform wird die Formschlossöffnung 42 durch das Stanzen von Vertiefungen oder Stufen entlang der Umfangskante der Formschlossöffnung 42 ausgebildet, um eine Formschlosskerbe 48 auszubilden.
  • Bei einer Ausführungsform wird der Systemträger 30 einschließlich der Formschlossöffnung 42 und dem Entlüftungskanal 50 unter Verwendung von chemischen Ätzprozessen hergestellt. Bei einer Ausführungsform wird der Systemträger 30 über eine Reihe von chemischen Ätzprozessen hergestellt. Bei einer Ausführungsform wird die Umfangskante der Formschlossöffnung 42 selektiv teilweise durch das Blech (z. B. Kupfer) des Systemträgers 30 geätzt, um die Formschlosskerbe 48 auszubilden (z. B. ein Halbätzprofil).
  • Die 3 bis 6 zeigen eine Ausführungsform eines Halbleiter-Package 60, das den Systemträger 30 wie oben beschrieben verwendet. 3 ist eine Querschnittsansicht, die das Halbleiter-Package 60 allgemein darstellt, während die 4 bis 6 jeweils eine Perspektivansicht, Draufsicht und Bodenansicht zeigen.
  • Unter Bezugnahme auf 3 enthält das Halbleiter-Package 60 den Systemträger 30 und einen Halbleiterchip oder Die 62, der etwa mit beispielsweise einem Epoxid an die vordere Oberfläche 38 des Die-Pad 32 gebondet ist. Mehrere Bonddrähte 64 koppeln den Die 62 elektrisch an die mehreren Drahtbondpads 34. Ein Kapselungsmaterial 66 wie etwa Kunststoff, Epoxid oder Harz, als Beispiel, wird über dem Die 62, den Bonddrähten 64 und den Drahtbondpads 34 und über einem Abschnitt des Die-Pad 32 und der Zuleitungen 36 ausgebildet. Kapselungsmaterial 66 füllt Räume zwischen dem Die 62 und dem Die-Pad 32 und um die Bonddrähte 64 und Drahtbondpads 34 herum.
  • Kapselungsmaterial 66 füllt mit Ausnahme eines Abschnitts auch die ganze Formschlossöffnung 42 einschließlich der Formschlosskerbe 48 und einem Teil des Entlüftungskanals 50. Die Formschlossöffnung 42 bildet dadurch, dass sie an der unteren Oberfläche 40 breiter ist als an der oberen Oberfläche 38 (d. h. die Seite, zu der der Die 62 gebondet wird), eine mechanische Passform oder eine mechanische Verzahnung, die Kapselungsmaterial 66 einfängt und festhält, und um es daran zu hindern, dass es sich von Die- und Drahtbondpads 32 und 34 und von dem Die 62 trennt oder wegzieht.
  • 7 ist eine Querschnittsansicht des Halbleiter-Package 60 der 3 bis 6 nach dem Anbringen an einer Anbringungsoberfläche, wie etwa einer PCB 70, eines Elektronikbauelements. Ein herkömmliches Verfahren zum Anbringen von Halbleiter-Packages an PCBs, wie etwa dem Halbleiter-Package 60 an den PCB 70, besteht darin, das Die-Pad 32 und jedes der mehreren Drahtbondpads 34 getrennt an einen entsprechenden Anschluss oder Anbringungspad (z. B. ein Kupferpad) auf dem PCB 70 (siehe 8) zu löten, wobei ein Aufschmelzlötprozess verwendet wird. Während eines typischen Aufschmelzlötprozesses wird Lötpaste auf den verschiedenen Anbringungspads aufgebracht, und das Halbleiter-Package wird entsprechend positioniert und ausgerichtet. Der PCB und das Halbleiter-Package werden dann in einem Ofen erhitzt, um Lötteilchen in der Paste zu schmelzen und Lötbindungen (z. B. metallurgische Bindungen) zwischen dem Halbleiter-Package und dem PCB auszubilden, wie etwa durch die Lötbindungen 72 zwischen dem Halbleiter-Package 60 und dem PCB 70 veranschaulicht.
  • Die 8 und 9 zeigen eine Unter- bzw. Perspektivansicht des Halbleiter-Package 60 von 7 nach dem Lötbonden an den PCB 70. Unter Bezugnahme auf 8, die durch den PCB 70 blickt, stellt der schraffierte Bereich ein Anbringungspad 74 dar, an den das Die-Pad 32 lötgebondet ist, und die schraffierten Bereiche 76a bis 76e stellen Anbringungspads entsprechend jedem der mehreren Drahtbondpads 34 dar.
  • PCBs wie etwa der PCB 70 sind in der Regel konfiguriert, eine Vielzahl an Halbleiter-Packages aufzunehmen, sodass die Anbringungspads, wie etwa die Anbringungspads 74 und 76a bis 76e auf dem PCB 70, nicht individuell zugeschnitten oder bemessen werden müssen, um den Abmessungen der Die- und Drahtbondpads eines bestimmten Halbleiter-Package zu entsprechen, wie etwa Die- und Drahtbondpads 32 und 34 des Halbleiter-Package 60. In der Regel werden die Anbringungspads nicht modifiziert, um Merkmale von individuellen Halbleiter-Packages zu berücksichtigen, wie etwa die Formschlossöffnung 42 des Systemträgers 30 des Halbleiter-Package 60.
  • Beispielsweise verwenden, wie durch 7 und 8 dargestellt, PCBs, wie etwa der PCB 70, in der Regel ein einziges Die-Anbringungspad zum Bonden an das Die-Pad, wie etwa das Anbringungspad 74, das Abmessungen aufweist, um mindestens das ganze Die-Pad, wie etwa das Die-Pad 32, zu umgreifen. Während des Aufschmelzlötprozesses wird Lötpaste auf dem ganzen Die-Anbringungspad derart aufgebracht, dass die Lötbindung mindestens die ganze untere Oberfläche des Die-Pad, wie etwa die ganze untere Oberfläche 40 des Die-Pad 32, einschließlich der Fläche unter der Formschlossöffnung 42 bedeckt, und sie kann sich sogar über das Die-Pad hinaus erstrecken, wie durch die Lötbindung 72 dargestellt.
  • Während ein derartiger Ansatz den Prozess des Anbringens oder Bondens des Halbleiter-Package 60 an den PCB 70 möglicherweise vereinfacht, wird angemerkt, dass die Lötbindung 72 nicht an dem Kapselungsmaterial 66 bondet oder haftet. Bei einer Ausführungsform besitzt die Formschlossöffnung eine Breite bei der unteren Oberfläche 40 des Systemträgers 30 von nur etwa 0,1 Millimetern, was etwa gleich einer Dicke der Lötbindung 72 ist. Folglich kann die Lötbindung 72 die Breite der Formschlossöffnung 42 leicht überbrücken, und zwischen dem Kapselungsmaterial 66 innerhalb der Formschlossöffnung 42 und der Lötbindung 72 kann ein Spalt entstehen, in dem während des Lötaufschmelzprozesses Lufttaschen, wie etwa die Lufttasche 80, eingefangen werden können. Diese eingefangenen Lufttaschen können auch innerhalb des flüssigen Lots während des Aufschmelzprozesses migrieren und sich im schlimmsten Fall zu einem mittleren Gebiet unter dem Die-Pad 32 bewegen. Die Wärmeausdehnung von solchen eingefangenen Lufttaschen, wie etwa der Lufttasche 80, während des nachfolgenden Betriebs des Halbleiter-Package 60 könnte zum Reißen der Lötbindung 72 führen, wodurch die Betriebszuverlässigkeit beeinträchtigt wird, indem sowohl die mechanische als auch die elektrische Verbindung zwischen dem Halbleiter-Package 60 und dem PCB 70 geschwächt oder zerstört wird.
  • 10 ist eine Stirn- oder Seitenansicht des Halbleiter-Package 60 der 7–9, die den Entlüftungskanal 50 gemäß einer Ausführungsform weiter veranschaulicht. Wie dargestellt verläuft der Entlüftungskanal 50 durch die ganze Dicke 46 des Systemträgers 30 und besitzt eine Breite WV, wie bei 90 dargestellt. Während des Prozesses des Ausbildens von Kapselungsmaterial 66 um den Halbleiterchip 62 und Bonddrähte 64 auf der oberen Oberfläche 38 des Systemträgers 30 herum füllt das Kapselungsmaterial 66 mindestens einen Abschnitt des Entlüftungskanals 50. Weil jedoch das Lot der Lötbindung 72 nicht an dem Kapselungsmaterial 66 haftet oder daran bondet, wird ein lotfreier Spalt 92 zwischen dem den Entlüftungskanal 50 füllenden Kapselungsmaterial 66 und der Lötbindung 72 aufrechterhalten.
  • Bei einer Ausführungsform, wie durch 10 dargestellt, ist die Breite WV 90 des Entlüftungskanals 50 mindestens breit genug, um zu verhindern, dass das Lot der Lötbindung 72 die Breite WV 90 des Entlüftungskanals 50 überbrückt, sodass mindestens ein Abschnitt des Entlüftungskanals 50 frei von Lot zwischen dem Kapselungsmaterial 66 und der Leiterplatte 70 ist. Bei einer Ausführungsform ist die Breite WV 90 größer als eine Dicke der Lötbindung 72. Selbst wenn jedoch das Lot der Lötbindung 72 die Breite WV 90 vollständig überbrückt, existiert dennoch ein lotfreier Spalt zwischen dem den Entlüftungskanal 50 füllenden Kapselungsmaterial 66 und der Lötbindung 72. Bei einer Ausführungsform besitzt der Entlüftungskanal 50 eine Breite WV 90 von 1 Millimeter (mm). Bei einer Ausführungsform besitzt der Entlüftungskanal 50 eine Breite in einem Bereich von 0,5 mm bis 1,5 mm.
  • Durch Bereitstellen eines Weges, der durch die Lötbindung 72 zwischen der Formschlossöffnung 42 und der Umfangskante 44 des Systemträgers 30 nicht blockiert wird, liefert der Entlüftungskanal 50 einen Evakuierungsweg, der das Entweichen von Luft aus der Lufttasche 80 von der Formschlossöffnung 42 ermöglicht, wie durch Pfeil 82 gezeigt (siehe 8 und 9), die ansonsten während des Aufschmelzlötprozesses beim Anbringen des Halbleiter-Package 60 an den PCB 70 möglicherweise unter der Formschlossöffnung 42 eingefangen werden könnte.
  • Als solches reduziert der Entlüftungskanal 50 das Potential für das Reißen der Lötbindung 72 zwischen dem Die-Pad 32 und dem PCB 70 und vergrößert die Zuverlässigkeit der Verbindung des Halbleiter-Package 60 mit dem PCB 70 und somit die Zuverlässigkeit eines Bauelements, von dem der PCB 70 ein Teil ist.
  • 11 ist eine Seitenansicht des Halbleiter-Package 60 von 7–9, die eine weitere Ausführungsform des Entlüftungskanals 50 weiter veranschaulicht. Wie dargestellt verläuft der Entlüftungskanal 50, statt durch die ganze Dicke 46 des Die-Pad 32 zwischen der oberen und unteren Oberfläche 38 und 40 zu verlaufen, nur teilweise durch die Dicke 46 und formt einen Kanal in der unteren Oberfläche 40 von der Umfangskante 44 zur Formschlossöffnung 42.
  • 12 ist ein Flussdiagramm, das einen Prozess 90 zum Ausbilden eines Halbleiter-Package unter Verwendung eines Systemträgers mit einer Formschlossöffnung und einem Entlüftungskanal, wie etwa eines Halbleiter-Package 60 und eines Systemträgers 30, allgemein darstellt. Der Prozess 90 beginnt bei 92 durch Ausbilden eines Systemträgers (Leadframe) mit mehreren Drahtbondpads und Zuleitungen und einschließlich eines Die-Pad mit einer ersten Hauptoberfläche und einer gegenüberliegenden zweiten Hauptoberfläche, eine Dicke definierend, und einschließlich mindestens einer Umfangskante, wie oben durch den Systemträger 30 dargestellt.
  • Bei 94 wird eine Formschlossöffnung durch die Dicke des Die-Pad zwischen der ersten und zweiten Hauptoberfläche ausgebildet und ist von der Umfangskante beabstandet, wie etwa die Formschlossöffnung 42 des Die-Pad 32. Bei 96 wird ein Entlüftungskanal von der Formschlossöffnung durch das Die-Pad zu der Umfangskante ausgebildet, sodass die Formschlossöffnung mit der Umfangskante in Kommunikation steht, wie etwa der Entlüftungskanal 50. Bei einer Ausführungsform verläuft der Entlüftungskanal durch die ganze Dicke des Die-Pad zwischen der ersten und zweiten Hauptoberfläche. Bei einer Ausführungsform verläuft der Entlüftungskanal nur teilweise durch die Dicke des Die-Pad, sodass der Entlüftungskanal einen Kanal in der zweiten Hauptoberfläche zwischen der Formschlossöffnung und der Umfangskante bildet. Wenngleich separat dargestellt, wird angemerkt, dass 94 und 96 bei anderen Ausführungsformen in 92 enthalten sein können.
  • Bei 98 wird ein Halbleiterchip oder Die an das bei 92 ausgebildete Die-Pad gebondet einschließlich Koppeln von mehreren Bonddrähten zwischen dem Halbleiter-Die und den Drahtbondpads, wie etwa oben durch 3 dargestellt. Bei einer Ausführungsform schließt der Prozess 90 bei 100 durch Kapseln der Halbleiter-Die- und Drahtbondpads und mindestens eines Abschnitts des Die-Pad und der Zuleitungen mit einem Kapselungsmaterial, wie etwa oben durch 3 bis 7 dargestellt.

Claims (13)

  1. Halbleiter-Package, aufweisend: einen Systemträger (30), der aufweist: ein Die-Pad (32) mit einer ersten Hauptoberfläche (38) und einer gegenüberliegenden zweiten Hauptoberfläche (40), wobei die zweite Hauptoberfläche (40) eine Lötkontaktfläche für eine Anbringungsoberfläche (70) einer PCB ist, die eine Dicke definieren, und mit mindestens einer Umfangskante (44); eine Formschlossöffnung (42), die von der mindestens einen Umfangskante (44) beabstandet ist und durch die Dicke des Die-Pad (32) zwischen der ersten und zweiten Hauptoberfläche (38, 40) verläuft; einen Entlüftungskanal (50), der als Kanal in der zweiten Hauptoberfläche (40) ausgeführt ist und durch einen Teil der Dicke oder die Dicke zwischen der ersten und der zweiten Hauptoberfläche (38, 40) sowie von der mindestens einen Umfangskante (44) zu der Formschlossöffnung (42) verläuft, sodass die Formschlossöffnung (42) mit der mindestens einen Umfangskante (44) in Verbindung steht; einen an der ersten Hauptoberfläche (38) angebrachten Halbleiterchip (32), wobei die Formschlossöffnung (42) freiliegend bleibt; und ein Kapselungsmaterial (66), das um den Halbleiterchip (32) und einen Abschnitt der ersten Hauptoberfläche (38) herum ausgebildet ist und die Formschlossöffnung (42) und einen Abschnitt des Entlüftungskanals (50) bedeckt und füllt, wobei der Entlüftungskanal (50) sicherstellt, dass bei einem Anlöten der zweiten Hauptoberfläche an der PCB ein lotfreier Spalt zwischen dem den Entlüftungskanal füllenden Kapselungsmaterial (66) und der Lötbindung verbleibt.
  2. Halbleiter-Package nach Anspruch 1, wobei der Entlüftungskanal (50) eine Länge, die zwischen der Formschlossöffnung (42) und der mindestens einen Umfangskante (44) verläuft, und eine Breite größer als 0,5 Millimeter aufweist.
  3. Halbleiter-Package nach einem der Ansprüche 1 oder 2, wobei der Entlüftungskanal (50) eine Länge aufweist, die zwischen der Formschlossöffnung (42) und der mindestens einen Umfangskante (44) verläuft, und eine Breite aufweist, die breiter ist als eine Dicke einer an der zweiten Hauptoberfläche auszubildenden Lötbindung ist.
  4. Halbleiter-Package nach einem der Ansprüche 1 bis 3, wobei der Systemträger einen drahtlosen Systemträger aufweist.
  5. Verfahren zum Herstellen eines Halbleiter-Package, wobei das Verfahren aufweist: Ausbilden eines Systemträgers (30) einschließlich eines Die-Pad (32) mit einer ersten Hauptoberfläche (38) und einer gegenüberliegenden zweiten Hauptoberfläche (40), wobei die zweite Hauptoberfläche (40) eine Lötkontaktfläche für eine Anbringungsoberfläche (70) einer PCB ist, die eine Dicke definieren, und mindestens einer Umfangskante (44), einschließlich Ausbilden einer Formschlossöffnung (42) durch die Dicke des Die-Pad (32) zwischen der ersten und zweiten Hauptoberfläche (38, 40), wobei die Formschlossöffnung (42) von der mindestens einen Umfangskante (44) beabstandet ist, sowie eines Entlüftungskanals (50) von der Formschlossöffnung (42) zu der mindestens einen Umfangskante (44) als Kanal in der zweiten Hauptoberfläche (40), der durch einen Teil der Dicke oder die Dicke zwischen der ersten und der zweiten Hauptoberfläche (38, 40) im Die-Pad (32) verläuft, sodass die Formschlossöffnung (42) mit der mindestens einen Umfangskante (44) in Verbindung steht; Anbringen eines Halbleiterchips (32) an der ersten Hauptoberfläche (38), wobei die Formschlossöffnung (42) freiliegend bleibt; und Kapseln des Halbleiterchips (32) und eines Abschnitts der ersten Hauptoberfläche (38) mit einem Kapselungsmaterial (66), wobei die Formschlossöffnung (42) und ein Abschnitt des Entlüftungskanals (50) mit dem Kapselungsmaterial bedeckt und gefüllt werden, wobei der Entlüftungskanal (50) sicherstellt, dass bei einem Anlöten der zweiten Hauptoberfläche an der PCB ein lotfreier Spalt zwischen dem den Entlüftungskanal füllenden Kapselungsmaterial (66) und der Lötbindung verbleibt.
  6. Verfahren nach Anspruch 5, wobei das Ausbilden des Entlüftungskanals (50) das Ausbilden des Entlüftungskanals mit einer Länge, die zwischen der Formschlossöffnung (42) und der mindestens einen Umfangskante (44) verläuft, und einer senkrecht zur Länge verlaufenden Breite, die in einem Bereich von 0,5 Millimetern bis 1,5 Millimetern liegt, beinhaltet.
  7. Verfahren nach Anspruch 5 oder 6, weiterhin aufweisend das Ausbilden des Entlüftungskanals (50) mit einer Länge, die zwischen der Formschlossöffnung (42) und der mindestens einen Umfangskante (44) verläuft, und einer senkrecht zu der Länge verlaufenden Breite, die breiter als eine Dicke einer an der zweiten Hauptoberfläche (40) auszubildenden Lötbindung ist.
  8. Verfahren nach einem der Ansprüche 5 bis 7, weiterhin aufweisend das Ausbilden eines Entlüftungskanals (50) durch die Dicke des Die-Pads (32) zwischen der ersten und zweiten Hauptoberfläche (38, 40).
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei der Systemträger (30) einen drahtlosen Systemträger aufweist.
  10. Verfahren nach einem der Ansprüche 5 bis 9, wobei der Systemträger (30) unter Verwendung von Lochungsprozessen ausgebildet wird.
  11. Verfahren nach einem der Ansprüche 5 bis 10, wobei die Formschlossöffnung (42) und der Entlüftungskanal (50) über eine Reihe von Lochungsprozessen ausgebildet werden.
  12. Verfahren nach einem der Ansprüche 5 bis 11, wobei der Systemträger (30) unter Verwendung von Ätzprozessen ausgebildet wird.
  13. Verfahren nach Anspruch 12, wobei die Formschlossöffnung (42) und der Entlüftungskanal (50) über eine Reihe von Ätzprozessen ausgebildet werden.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7732937B2 (en) * 2008-03-04 2010-06-08 Infineon Technologies Ag Semiconductor package with mold lock vent
US8406004B2 (en) * 2008-12-09 2013-03-26 Stats Chippac Ltd. Integrated circuit packaging system and method of manufacture thereof
CN101924041B (zh) * 2009-06-16 2015-05-13 飞思卡尔半导体公司 用于装配可堆叠半导体封装的方法
US8884413B2 (en) * 2012-08-31 2014-11-11 Freescale Semiconductor, Inc. Leadframes, air-cavity packages, and electronic devices with offset vent holes, and methods of their manufacture
JP6210818B2 (ja) * 2013-09-30 2017-10-11 三菱電機株式会社 半導体装置およびその製造方法
CN106129035B (zh) 2015-05-05 2021-01-29 恩智浦美国有限公司 具有模制锁定的露出焊盘式集成电路封装件
US10008472B2 (en) * 2015-06-29 2018-06-26 Stmicroelectronics, Inc. Method for making semiconductor device with sidewall recess and related devices
WO2019229829A1 (ja) * 2018-05-29 2019-12-05 新電元工業株式会社 半導体モジュール
US11227817B2 (en) 2018-12-12 2022-01-18 Stmicroelectronics, Inc. Compact leadframe package
CN111370322B (zh) * 2020-03-24 2022-04-01 江苏海莱新创医疗科技有限公司 将片或板状电子元器件密封的固定于基体上的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713849B2 (en) * 2000-12-28 2004-03-30 Hitachi, Ltd. Semiconductor utilizing grooves in lead and tab portions of lead frame to prevent peel off between the lead frame and the resin

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0124755Y1 (ko) 1993-09-04 1999-02-18 곽노권 반도체 팩키지 성형용 몰드프레스
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6038136A (en) 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
US6661083B2 (en) 2001-02-27 2003-12-09 Chippac, Inc Plastic semiconductor package
US7217599B2 (en) 2003-06-12 2007-05-15 St Assembly Test Services Ltd. Integrated circuit package with leadframe locked encapsulation and method of manufacture therefor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713849B2 (en) * 2000-12-28 2004-03-30 Hitachi, Ltd. Semiconductor utilizing grooves in lead and tab portions of lead frame to prevent peel off between the lead frame and the resin

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