DE112018007457T5 - Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung (50) weist auf: einen Anschlussrahmen (1), welcher über Anschlüsse (23) und ein Die-Pad (24) verfügt; eine Leiterplatte (3), welche eine Elektrode (25, 26) zum Verbinden der jeweiligen Anschlüsse (23) und des Die-Pads (24), ein Verdrahtungsmuster (11), und eine Öffnung (22) aufweist, welche einen Teil einer Fläche des Die-Pads (1) freilegt; das Halbleiterelement (5) zum Verarbeiten eines Hochfrequenzsignals, welches auf einer Fläche eines Metallblocks (15) montiert ist, der mit der Fläche des Die-Pads (24) verbunden ist, welche durch die Öffnung (22) freiliegt, und mit dem Verdrahtungsmuster (11) mittels eines Metalldrahtes (6) verbunden ist; elektronische Bauteile (4), welche mit dem Verdrahtungsmuster (11) verbunden sind und auf einer Fläche der Leiterplatte (3) montiert sind; und ein Versiegelungsharz (2) zum Versiegeln der Leiterplatte (3), des Halbleiterelementes (5), der elektronischen Bauteile (4), und des Metalldrahtes (6), sodass rückwärtige Flächen der Anschlüsse (23) und des Die-Pads (24) freiliegen.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Packungsstruktur einer Halbleitervorrichtung.
  • Stand der Technik
  • Als ein Drahtloskommunikationssystem, welches durch Mobiltelefonbasisstationen repräsentiert wird, wird erwartet, dass ein Mobilkommunikationssystem der fünften Generation (5G) als Kommunikationssystem der nächsten Generation in naher Zukunft eingeführt wird. Dieses Kommunikationssystem ermöglicht mehr gleichzeitige Verbindungen mit größerer Kapazität, als in der Vergangenheit, und es wird davon ausgegangen, dass Antennen in vielen Bereichen installiert werden, insbesondere in dicht bevölkerten Bereichen. In einer Halbleitervorrichtung, welche für die Mobiltelefonbasisstationen verwendet wird, muss darüber hinaus ein Halbeiterelement installiert werden, welches eine Leistung von 1 W (Watt) oder mehr ausgibt. Um Hochfrequenzeigenschaften zu erzielen, die für das Halbleiterelement, welches ein in dem Mobilkommunikationssystem verwendetes Hochfrequenzsignal von 1 GHz oder mehr verarbeitet, erforderlich sind, ist es erforderlich, dass die Halbleitervorrichtung ausreichende Wärmeableitungseigenschaften aufrechterhält. Um diese Anforderungen zu erfüllen, ist eine Halbleitervorrichtung mit einer geringen Größe und einem geringen Energieverbrauch erforderlich. Zusätzlich zu oben genanntem, wird eine günstige Halbleitervorrichtung ohne eine extreme Zunahme ihrer Kosten im Vergleich mit dem Mobilkommunikationssystem der vierten Generation benötigt.
  • Aktuell wird in einer Halbleitervorrichtung, die für eine Drahtloskommunikation wie ein Mobilkommunikationssystem verwendet wird, und unter Betrachtung einer benutzerfreundlichen Verwendung, eine Modulstruktur übernommen, in welcher eine Hochfrequenzschaltung auf einer Leiterplatte ausgebildet ist, ein Chip eines Halbleiterelementes und elektronische Bauteile (Kondensatoren, Induktivitäten, Widerstände, etc.) gleichzeitig auf der Schaltung montiert sind, und dass ein Hochfrequenzsignal auf der Leiterplatte angepasst wird.
  • Im Allgemeinen verwendet eine Leiterplatte, welche für eine Halbleitervorrichtung verwendet wird, welche die Modulstruktur aufweist, ein organisches Substrat als ein Basismaterial, welches aus Glas-Epoxidharz oder dergleichen hergestellt ist. Da das obige Basismaterial jedoch eigentlich eine sehr schlechte Wärmeleitfähigkeit aufweist, verschlechtern sich, wenn eine Hochleistungsverstärkung unter Verwendung eines Halbleiter-Chips wie eine Galliumnitrid- (GaN-) Vorrichtung oder eine Galliumarsenid- (GaAs-) Vorrichtung ausgeführt wird und wenn die durch den Chip erzeugte Wärme nicht effizient abgeführt werden kann, die Hochfrequenzeigenschaften, so dass es schwierig ist, eine hohe Ausgangsleistung zu erzielen. Des Weiteren kann, wie in Patentdokument 1, zum Beispiel ein keramisches Material wie eine Glaskeramik oder eine Aluminiumoxidkeramik für die Leiterplatte verwendet werden.
  • Zitierliste
  • Patentdokument
  • Patentdokument 1: Japanische Patentanmeldungsoffenlegungs-Nr. 2013-207070 (1)
  • Zusammenfassung der Erfindung
  • Durch die Erfindung zu lösende Probleme
  • Das im Patentdokument 1 beschriebene gestapelte Modul umfasst eine Metallbasis auf welcher eine Mehrzahl erster Halbleiter-Chips montiert ist, ein erstes Mehrschichtsubstrat, welches eine Mehrzahl von Aluminiumoxidsubstraten umfasst, die auf der Fläche der Metallbasis gestapelt und angeordnet ist, ein zweites Mehrschichtsubstrat, auf welchem eine Mehrzahl von Halbleiter-Chips montiert ist, und einen Metallhohlraum und einen Metalldeckel, welche eine Vorderseite des ersten Mehrschichtsubstrats, des zweiten Mehrschichtsubstrats, der Mehrzahl erster Halbleiter-Chips, und der Mehrzahl zweiter Halbleiter-Chips einkapseln. In dem gestapelten Modul in Patentdokument 1 wird, da die Mehrzahl erster Halbleiter-Chips auf der Metallbasis montiert ist, die Wärmeableitung von der Mehrzahl erster Halbleiter-Chips aufrechterhalten und die Hochfrequenzeigenschaften sind dank des Mehrschichtsubstrats aus einem keramischen Material zufriedenstellend. Das Modul weist unter Verwendung des Mehrschichtsubstrates aus dem keramischen Material jedoch eine große und komplizierte Struktur auf, und darüber hinaus ist das Material teuer. Folglich ist es schwer, die Kosten zu reduzieren.
  • Als eine kostengünstige Halbleitervorrichtungspackung existiert eine Versiegelungspackung, und folglich ist selbst für ein Halbleiterelement, das eine Leistung von 1 W oder mehr ausgibt, eine mit Harz versiegelte Halbleitervorrichtung erforderlich. In dem gestapelten Modul im Patentdokument 1 kann ein Halbeiterelement montiert sein, welches eine Leistung von 1 W oder mehr ausgibt, aber dies ist keine kostengünstige Halbleitervorrichtung.
  • Eine in der vorliegenden Spezifikation offenbarte Technik erzielt eine Halbleitervorrichtung, welche harzversiegelt werden kann, während Wärmeableitungseigenschaften erhalten bleiben, selbst wenn ein Halbleiterelement montiert wird, welches eine Leistung von 1 W oder mehr ausgibt.
  • Mittel zur Lösung der Probleme
  • Ein Beispiel einer in der Spezifikation der vorliegenden Anmeldung offenbarten Halbleitervorrichtung umfasst: einen Anschlussrahmen, welcher Anschlüsse und ein Die-Pad aufweist; eine Leiterplatte, welche eine Elektrode für eine Verbindung der jeweiligen Anschlüsse und des Die-Pads, ein Verdrahtungsmuster, und ein Öffnung beinhaltet, welche einen Teil einer Fläche des Die-Pads freilegt; ein Halbeiterelement zur Verarbeitung eines Hochfrequenzsignals, welches auf der Fläche des Die-Pads montiert ist, die durch die Öffnung freiliegt, oder auf der Fläche eines Metallblocks montiert ist, welcher mit der Fläche des Die-Pads verbunden ist, die durch die Öffnung freiliegt, und mit dem Verdrahtungsmuster mittels eines Metalldrahtes verbunden ist, wobei die Fläche des Metallblocks einer Fläche gegenüberliegt, die dem Die-Pad zugewandt ist; elektronische Bauteile, die mit dem Verdrahtungsmuster verbunden sind und auf einer Fläche montiert sind, welche eine Fläche der Leiterplatte gegenüberliegt, die dem Anschlussrahmen zugewandt ist; und ein Versiegelungsharz zum Versiegeln der Leiterplatte, des Halbleiterelementes, der elektronischen Bauteile, und des Metalldrahtes, so dass rückwärtige Flächen der Anschlüsse und des Die-Pads freiliegen, welche Flächen gegenüberliegen, die der Leiterplatte zugewandt sind.
  • Effekte der Erfindung
  • In einem Beispiel einer in der Spezifikation der vorliegenden Anmeldung offenbarten Halbleitervorrichtung ist ein Halbleiterelement auf einer Fläche eines Die-Pads oder einer Fläche eines Metallblocks montiert, welche durch eine Öffnung freiliegt, die in einer Leiterplatte ausgebildet ist, und ein Versiegelungsharz ist enthalten, um die Leiterplatte und das Halbleiterelement zu versiegeln, so dass selbst dann ausreichende Wärmeableitungseigenschaften aufrechterhalten werden können, wenn ein Halbleiterelement, welches eine Leistung von 1 W oder mehr ausgibt, montiert ist und mittels des Harzes versiegelt ist.
  • Figurenliste
    • 1 ist ein Diagramm, welches eine Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht.
    • 2 ist ein Diagramm, welches eine rückwärtige Fläche einer Leiterplatte aus 1 veranschaulicht.
    • 3 ist ein schematisches Diagramm eines Querschnittes, der entlang der Linie A-A in 1 entnommen ist.
    • 4 ist ein schematisches Diagramm in welchem ein Epoxidharz aus 3 ausgelassen ist.
    • 5 ist ein Diagramm, welches eine Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht.
    • 6 ist ein Diagramm, welches eine weitere Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht.
    • 7 ist ein Diagramm, welches eine Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht.
    • 8 ist ein schematisches Diagramm, welches einen Querschnitt einer Halbleitervorrichtung gemäß Ausführungsform 4 veranschaulicht.
    • 9 ist ein schematisches Diagramm, in welchem ein Epoxidharz aus 8 ausgelassen ist.
    • 10 ist ein schematisches Diagramm, welches einen Querschnitt einer Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht.
    • 11 ist ein schematisches Diagramm in welchem ein Epoxidharz aus 10 ausgelassen ist.
    • 12 ist ein schematisches Diagramm, welches einen Querschnitt einer Halbleitervorrichtung gemäß Ausführungsform 6 veranschaulicht.
    • 13 ist ein schematisches Diagramm in welchem ein Epoxidharz aus 12 ausgelassen ist.
  • Wege zur Durchführung der Erfindung
  • Ausführungsform 1
  • 1 ist ein Diagramm, welches eine Halbleitervorrichtung gemäß Ausführungsform 1 veranschaulicht. 2 ist ein Diagramm, welches eine rückwärtige Fläche einer Leiterplatte aus 1 veranschaulicht. 3 ist ein schematisches Diagramm eines Querschnittes, der entlang der Linie A-A in 1 entnommen ist, und 4 ist ein schematisches Diagramm, in welchem ein Epoxidharz aus 3 ausgelassen ist. Eine Halbleitervorrichtung 50 der Ausführungsform 1 umfasst einen Anschlussrahmen 1, eine Leiterplatte 3, einen Halbleiter-Chip 5, elektronische Bauteile 4, und ein Epoxidharz 2 als ein Versiegelungsharz. Die Leiterplatte 3 ist eine Leiterplatte für einen allgemeinen Einsatzzweck, welche typischerweise verwendet wird. Die Leiterplatte 3 umfasst ein Harzbasismaterial 27, welches ein Material basierend auf einem Harz wie einem flammenhemmendem Typ 4 (FR-4) und einem flammenhemmendem Typ 5 (FR-5) verwendet, und eine Hochfrequenzschaltung (nicht gezeigt), welche durch ein Verdrahtungsmuster 11 auf der vorderen oder rückwärtigen Fläche des Harzbasismaterials 27 ausgebildet ist, und eine Öffnung 22, welche ein oder mehrere Durchgangslöcher aufweist, die in einem Teil der Leiterplatte 3 bereitgestellt sind. Der Anschlussrahmen 1 umfasst ein Die-Pad 24, auf welchem der Halbleiter-Chip 5 montiert ist, und Anschlüsse 23 als eine Mehrzahl von Anschlüssen. Die Öffnung 22 der Leiterplatte 3 ist ausgebildet, um einen Teil der Fläche des Die-Pads 24 freizulegen. Der Halbleiter-Chip 5 ist zum Beispiel ein Chip eines Halbleiterelementes wie eine GaN-Vorrichtung oder eine GaAs-Vorrichtung, welche ein Hochfrequenzsignal mit einer Frequenz von 1 GHz oder mehr verarbeitet und eine Leistung von 1 W oder mehr ausgibt.
  • In 1 ist als ein Beispiel eine Induktivität durch eine Verdrahtung (nicht gezeigt) auf der Fläche der Leiterplatte 3 (die Fläche, welche der Fläche gegenüberliegt, die dem Anschlussrahmen 1 zugewandt ist) ausgebildet, und die elektronischen Bauteile 4, welche Kapazitäten und Widerstände darstellen, sind angeordnet. Folglich ist die Hochfrequenzschaltung auf der vorderen Fläche ausgebildet, aber es ist keine Hochfrequenzschaltung auf der rückwärtigen Fläche der Leiterplatte 3 (die Fläche, welche dem Anschlussrahmen 1 zugewandt ist) ausgebildet. In 1 ist das Epoxidharz 2 mittels einer gestrichelten Linie gezeigt, so dass die innere Struktur gesehen werden kann und die Figur nicht kompliziert wird. Wie in 2 gezeigt, sind eine Elektrode 26 zum Verbinden des Die-Pads 24 des Anschlussrahmens 1 und Elektroden 25 zum Verbinden der Anschlüsse 23 des Anschlussrahmens 1 auf der rückwärtigen Fläche der Leiterplatte 3 bereitgestellt. In den 1 und 2 ist das Verdrahtungsmuster 11 (umfassend eine die Hochfrequenzschaltung ausbildende Verdrahtung), welches auf der Leiterplatte 3 ausgebildet ist, ausgelassen. In den 3 und 4 ist das Verdrahtungsmuster 11, welches auf der Leiterplatte 3 ausgebildet ist, mit Ausnahme eines Abschnittes ausgelassen, welcher mit einem Metalldraht 6 verbunden ist. Die in 1 veranschaulichte Halbleitervorrichtung 50 ist ein Beispiel, in welchem die Vorrichtung versiegelt ist, als eine „quad flat no-lead-“ (FQN-) Packung. Vier Elektroden 25 sind auf jeder Seite der rückwärtigen Fläche der Leiterplatte 3 ausgebildet, und jeder der Anschlüsse 23 ist jeweils mit den Elektroden 25 verbunden. Die jeweiligen Elektroden 25 sind mit dem Verdrahtungsmuster 11 (nicht gezeigt) auf der Fläche der Leiterplatte 3 über VIAs 10 verbunden.
  • Die Leiterplatte 3 ist nicht auf eine beschränkt, in welcher die Hochfrequenzschaltung auf der vorderen Fläche oder der rückwärtigen Fläche ausgebildet ist. Die Leiterplatte 3 kann eine Mehrschichtleiterplatte sein (Mehrschichtsubstrat), welche durch wiederholtes Ausführen einer Hochfrequenzschaltungs-Prozessierung ausgebildet wird, unter Verwendung eines solchen Aufbauverfahrens wie ein Laminieren einer Mehrzahl von Leiterplatten, auf welchen Hochfrequenzschaltungen ausgebildet sind, Bohren, und Füllen von VIAs. In der oben beschriebenen Leiterplatte 3 sind VIA-Löcher (VIAs 10) zum elektrischen Verbinden der vorderen Fläche und der rückwärtigen Fläche oder zum elektrischen Verbinden der vorderen Fläche, der rückwärtigen Fläche, und innerer Schichten des Mehrschichtsubstrats ausgebildet. Selbst in der Leiterplatte 3 mit der Mehrschichtstruktur, sind die Elektroden 25, welche mit den Anschlüssen 23 des Anschlussrahmens 1 verbunden sind, wenigstens im äußeren Randbereich auf der rückwärtigen Fläche der Leiterplatte 3 ausgebildet, wie in 2 gezeigt. Jede der Hochfrequenzschaltungen der Leiterplatte 3 und die Anschlüsse 23 sind durch die Elektroden 25 und die VIAs 10 elektrisch verbunden.
  • Ein Verfahren zum Zusammenbau der Halbleitervorrichtung 50 wird beschrieben. Auf der Fläche der Leiterplatte 3 ist ein Lotmaterial 7 an einer erforderlichen Position mittels eines Lotdruckverfahrens oder dergleichen ausgebildet. Die elektronischen Bauteile 4 werden unter Verwendung eines Bestückers auf dem Lotmaterial 7 platziert und an der Leiterplatte 3 durch Schmelzen des Lotmaterials in einem Reflow-Prozess oder dergleichen befestigt (Montageprozess für elektronische Bauteile). Es sei darauf hingewiesen, dass, falls notwendig, eine Reinigung durch eine Reinigungslösung durchgeführt werden kann, um die im Lotmaterial 7 enthaltene Flussmittelkomponente zu entfernen.
  • Die Leiterplatte 3, auf welcher die elektronischen Bauteile 4 montiert sind, wird mit dem Anschlussrahmen 1 (Anschlussrahmen des QFN-Typs) unter Verwendung eines Verbindungsmaterials 9 wie einem Lotmaterial oder einem leitfähigen Pastenmaterial verbunden (Anschlussrahmenverbindungsprozess). Auf der Leiterplatte 3 ausgebildete Anschlüsse der Hochfrequenzschaltung werden mit den Elektroden 25 auf der rückwärtigen Fläche der Leiterplatte 3 durch VIAs 10 verbunden, und durch das Verbinden der Elektroden 25 mit den Anschlüssen 23, welche Elektrodenanschlüsse des Anschlussrahmens 1 sind, kann das Signal der Hochfrequenzschaltung nach außen ausgegeben werden.
  • Nach dem Verbinden der Leiterplatte 3 mit dem Anschlussrahmen 1, um die Leiterplatte zu montieren, wird auf der Fläche des Die-Pads 24 (die Fläche, welche der Leiterplatte 3 zugewandt ist), welche durch die Öffnung 22 freilegt, der Halbleiter-Chip 5 die-gebondet mittels eines sogenannten Die-Bonding-Materials 8, wie einem Lotmaterial oder einer Ag-Harzpaste (Montageprozess des Halbleiter-Chips). Als Nächstes wird die auf der Leiterplatte 3 ausgebildete Hochfrequenzschaltung mit dem Halbleiter-Chip 5 unter Verwendung des Metalldrahtes 6 wie einem Golddraht verbunden (Drahtbondprozess). Wenn eine Mehrzahl von Halbleiter-Chips 5, wie in 1 gezeigt, montiert ist, sind die Halbleiter-Chip 5 wie erforderlich durch die Metalldrähte 6 miteinander verbunden. Durch den Drahtbondprozess werden der Halbleiter-Chip 5 und die Hochfrequenzschaltung verbunden, und ein elektrisches Signal fließt zwischen dem Halbleiter-Chip 5 und der Hochfrequenzschaltung. 4 zeigt die Grundstruktur der Halbleitervorrichtung 50, auf welche der Montageprozess für elektronische Bauteile, der Verbindungsprozess des Anschlussrahmens, der Montageprozess des Halbleiter-Chips, und der Drahtbondprozess ausgeführt werden.
  • Der Anschlussrahmen 1, mit welchem die Leiterplatte 3 verbunden ist, nämlich die Grundstruktur der Halbleitervorrichtung 50, wird in eine Spritzgussform eingesetzt, und der Anschlussrahmen 1, die Leiterplatte 3, die elektronischen Bauteile 4, und der Halbleiter-Chip 5 werden mit dem Epoxidharz 2, welches geschmolzen ist, versiegelt (Harzversiegelungsprozess). Nach dem Harzversiegelungsprozess wird die Halbleitervorrichtung 50 auf solche Weise gefertigt, dass die Anschlüsse 23 und das Die-Pad 24 des Anschlussrahmens 1 unter Verwendung eines Dicers oder dergleichen separiert werden (Separierungsprozess). Wenn ein einzelner Anschlussrahmen zum Ausführen des Harzversiegelungsprozesses derart ausgebildet ist, dass er in der Lage ist, eine Mehrzahl von Halbleitervorrichtungen 50 zu versiegeln, werden die Halbleitervorrichtungen unter Verwendung eines Dicers oder dergleichen in einzelne Teile unterteilt.
  • Die Leiterplatte 3, welche für die Halbleitervorrichtung 50 der Ausführungsform 1 verwendet wird, ist die allgemein einsetzbare Leiterplatte, in welcher ein doppelseitiges Substrat, auf dem eine Hochfrequenzschaltung auf der vorderen oder rückwärtigen Fläche ausgebildet ist, oder ein Mehrschichtsubstrat, welches mit Leiterplatten laminiert ist, auf welchen Hochfrequenzschaltungen ausgebildet sind, ausgebildet ist, und welche eine Öffnung 22 aufweist, die in einem Teil von dieser ausgebildet ist. Die Halbleitervorrichtung 50 der Ausführungsform 1 weist eine Struktur auf, in welcher die Leiterplatte 3 eine allgemein einsetzbare Leiterplatte ist, und ein allgemein einsetzbarer Anschlussrahmen 1 (zum Beispiel ein Anschlussrahmen des QFN-Typs), welcher in einer allgemein einsetzbaren Kunststoffpackung verwendet wird, in einer Halbleitervorrichtung kombiniert sind. In der Halbleitervorrichtung 50 der Ausführungsform 1 ist eine Hochfrequenzschaltung zum Anpassen des Hochfrequenzsignals auf der Leiterplatte ausgebildet, so dass eine Hochfrequenzanpassung innerhalb der Leiterplatte 3 ausgeführt werden kann. In der Halbleitervorrichtung 50 der Ausführungsform 1 ist zusätzlich der Halbleiter-Chip 5 direkt die-gebondet auf der Fläche des Die-Pads 24 des Anschlussrahmens 1 durch die Öffnung 22, welche in der Leiterplatte 3 ausgebildet ist. Mit anderen Worten ist in der Halbleitervorrichtung 50 der Ausführungsform 1, der Halbleiter-Chip 5 auf der Fläche des Die-Pads 24 des Anschlussrahmens 1, welche durch die Öffnung 22 freiliegt, direkt die-gebondet. In der Halbleitervorrichtung 50 der Ausführungsform 1 wird eine durch den Halbleiter-Chip 5 erzeugte Wärme an den Anschlussrahmen 1 abgeleitet, da der Halbleiter-Chip 5 auf der Fläche des Die-Pads 24 des Anschlussrahmens 1 direkt die-gebondet ist. Dementsprechend wird die durch den Halbleiter-Chip 5 erzeugte Wärme in der Halbleitervorrichtung 50 der Ausführungsform 1 an den Anschlussrahmen 1 abgeleitet, ohne das Harzbasismaterial 27 der Leiterplatte 3 zu passieren, welches eine schlechte Wärmeleitfähigkeit aufweist, so dass die Wärme effizient abgeführt werden kann. Da in der Halbleitervorrichtung 50 der Ausführungsform 1 darüber hinaus die Elektroden 25 auf der rückwärtigen Fläche der Leiterplatte 3, mit welcher die vordere Fläche der Leiterplatte 3 oder jede der Schichten des Mehrschichtsubstrats durch VIAs 10 verbunden ist, mit den Anschlüssen 23 des Anschlussrahmens 1 verbunden sind, ist es möglich, das angepasste elektrische Hochfrequenzsignal auf einfache Weise nach außen auszugeben. Das heißt, die Halbleitervorrichtung 50 der Ausführungsform 1 kann auf einfache Weise montiert werden mittels des Lotdruckverfahrens und des Reflow-Prozesses des Lotmaterials auf einem Vorrichtungssubstrat eines mobilen Kommunikationssystems, etc., auf welches die Halbleitervorrichtung zu installieren ist.
  • Die Halbleitervorrichtung 50 der Ausführungsform 1 kann sowohl die Funktion zum Anpassen des Hochfrequenzsignals von 1 GHz oder mehr, welches in einem Mobilkommunikationssystem, etc. verwendet wird, und zum Verarbeiten durch den Halbleiter-Chip 5, als auch die Funktion zum Ableiten der Wärme umsetzen, welche durch die vom Halbleiter-Chip 5 ausgegebene Leistung von 1 W oder mehr erzeugt wird, indem die Leiterplatte für den allgemeinen Einsatzzweck und der Anschlussrahmen für den allgemeinen Einsatzzweck kombiniert werden. Die Halbleitervorrichtung 50 der Ausführungsform 1 weist entgegen dem gestapelten Modul aus dem Patentdokument 1, welches eine große und komplexe Struktur aufweist, eine kleine und einfache Struktur auf und kann bei geringen Kosten hergestellt werden. Da die Halbleitervorrichtung 50 der Ausführungsform 1 die Leiterplatte für den allgemeinen Einsatzzweck und den Anschlussrahmen für den allgemeinen Einsatzzweck verwendet, besteht keine besondere Einschränkung bezüglich des Leiterplattenherstellers und des Anschlussrahmenherstellers, und es ist möglich, die Halbleitervorrichtung 50 unter Verwendung von Komponenten beliebiger Hersteller herzustellen, und eine Kostenreduzierung kann auf einfache Weise erzielt werden. Selbst wenn eine weitere Halbleitervorrichtung neu entwickelt wird, kann die Halbleitervorrichtung 50 der Ausführungsform 1 darüber hinaus gehandhabt werden, indem nur die Leiterplatte 3 innerhalb dieser neu ausgelegt wird, falls sich das Anschluss-Design der Halbleitervorrichtung nicht ändert, und folglich kann eine Reduzierung der Herstellungskosten und eine Verkürzung der Herstellungsdauer, etc. erwartet werden.
  • Wie oben beschrieben umfasst die Halbleitervorrichtung 50 der Ausführungsform 1: den Anschlussrahmen 1, welcher die Anschlüsse 23 und das Die-Pad 24 aufweist; die Leiterplatte 3, welche die Elektroden 25, 26 für die Verbindung der jeweiligen Anschlüsse 23 und des Die-Pads 24, das Verdrahtungsmuster 11, und die Öffnung 22 beinhaltet, welche einen Teil der Fläche des Die-Pads 1 freilegt; das Halbleiterelement (Halbleiter-Chip 5) zur Verarbeitung des Hochfrequenzsignals, welches auf der Fläche des Die-Pads 24 montiert ist, welche durch die Öffnung 22 freiliegt, und mittels des Metalldrahtes 6 mit dem Verdrahtungsmuster 11 verbunden ist; die elektronischen Bauteile 4, welche mit dem Verdrahtungsmuster 11 verbunden sind und auf der Fläche der Leiterplatte 3 montiert sind, welche der Fläche von dieser gegenüberliegt, die dem Anschlussrahmen 1 zugewandt ist; und das Versiegelungsharz (Epoxidharz 2) zum Versiegeln der Leiterplatte 3, des Halbleiterelementes (Halbleiter-Chip 5), der elektronischen Bauteile 4, und des Metalldrahtes 6, so dass die rückwärtigen Flächen der Anschlüsse 23 und das Die-Pad 24, welche den Flächen gegenüberliegen, welche der Leiterplatte 3 zugewandt sind, freiliegen. Die Halbleitervorrichtung 50 der Ausführungsform 1 weist die oben beschriebene Konfiguration auf, so dass ausreichende Wärmeableitungseigenschaften selbst dann aufrechterhalten werden können, wenn das Halbleiterelement (Halbleiter-Chip 5), welches eine Leistung von 1 W oder mehr ausgibt, montiert ist und mit dem Harz versiegelt ist.
  • Ausführungsform 2
  • 5 ist ein Diagramm, welches eine Halbleitervorrichtung gemäß Ausführungsform 2 veranschaulicht. Eine Halbleitervorrichtung 50 der Ausführungsform 2 weicht von der Halbleitervorrichtung 50 der Ausführungsform 1 dahingehend ab, dass ein oder mehrere Durchgangslöcher 12 in einem Bereich ausgebildet sind, in dem eine Hochfrequenzschaltung in einem äußeren Randbereich des Harzbasismaterials 27 der Leiterplatte 3 nicht ausgebildet ist. Alternativ, wie in 6 gezeigt, kann die Halbleitervorrichtung eine Halbleitervorrichtung sein, welche eine Leiterplatte 3 beinhaltet, die einen oder mehrerer konkave Abschnitte 13 aufweist, welche konkav geformte Einkerbungen sind, die im äußeren Randbereich des Harzbasismaterials 27 der Leiterplatte 3 ausgebildet sind. 6 ist ein Diagramm zum Veranschaulichen einer weiteren Halbleitervorrichtung gemäß Ausführungsform 2. In den 5 und 6 sind dieselben Komponenten wie die Halbleitervorrichtung 50 der Ausführungsform 1 mittels derselben Bezugszeichen gekennzeichnet, und sich wiederholende Erklärungen sind ausgelassen. Es sei darauf hingewiesen, dass in den 5 und 6, das auf der Leiterplatte 3 ausgebildete Verdrahtungsmuster 11 (umfassend die Verdrahtung, welche die Hochfrequenzschaltung ausgebildet) ausgelassen ist.
  • Wie in Ausführungsform 1 beschrieben, wird bezüglich der harzversiegelten Halbleitervorrichtung das Versiegeln mittels Spritzgießen unter Verwendung des Epoxidharzes 2 durchgeführt, welches nach dem Verbinden der Leiterplatte 3 am Anschlussrahmen 1 geschmolzen wird. Falls zu diesem Zeitpunkt bezüglich des geschmolzenen Epoxidharzes 2 ein eingeschlossener Raum (ein Raum, in welchem das Harz schwer fließen kann in einem Abschnitt wie einer Ecke) in der zu versiegelnden Struktur existiert, kann sich in Abhängigkeit der Herstellungsbedingungen, Luft in diesem Raum ansammeln, was dazu führt, dass das Epoxidharz 2 nicht gefüllt wird und ein innerer Lufteinschluss erzeugt wird. Insbesondere im dem Fall einer Struktur, in welcher die Leiterplatte 3 auf dem Anschlussrahmen 1 montiert ist, neigt ein Bereich zwischen der rückwärtigen Fläche der Leiterplatte 3 und der Anschlüsse 23 des Anschlussrahmens 1 dazu, einen eingeschlossenen Raum aufzuweisen, und der interne Lufteinschluss tritt in dem Harzversiegelungsprozess wahrscheinlich auf. Daher verfügt die Leiterplatte 3 der in 5 gezeigten Ausführungsform 2 über die Durchgangslöcher 12, welche durch die Platte gehen in einem Bereich um die Anschlüsse 23 herum, das heißt, ein Teil des Randbereichs der Elektroden 25 auf der rückwärtigen Fläche der Leiterplatte 3, um das Ausbilden des eingeschlossenen Raumes im Randbereich der Leiterplatte 3 zu verhindern, das heißt, zwischen der rückwärtigen Fläche der Leiterplatte 3 und den Anschlüssen 23 des Anschlussrahmens 1. Da die Halbleitervorrichtung 50 der Ausführungsform 2 das eine oder die mehreren Durchgangslöcher 12 in der Leiterplatte 3 aufweist, wird die Luft im Harzversiegelungsprozess effizient durch die Durchgangslöcher 12 freigesetzt, so dass es schwer ist, einen eingeschlossenen Luftraum zu erzeugen und es ist möglich, die Form vollständig mit dem geschmolzenen Epoxidharz 2 zu füllen.
  • Wenn darüber hinaus die konkaven Abschnitte 13, wie in 6 gezeigt, in dem äußeren Randbereich der Leiterplatte 3 ausgebildet sind, ist es schwer, den eingeschlossenen Luftraum in dem Fall zu erzeugen, in dem die Durchgangslöcher 12 in 5 bereitgestellt sind, und es ist möglich, die Form mit dem geschmolzenen Epoxidharz 2 vollständig zu füllen. Es sei darauf hingewiesen, dass in 5 ein Beispiel gezeigt ist, in dem wenigstens eines der Durchgangslöcher 12 in der Nähe eines der Anschlüsse 23 angeordnet ist. In 6 ist ein Beispiel gezeigt, in welchem wenigstens einer der konkaven Abschnitte 13 in der Nähe eines der Anschlüsse 23 angeordnet ist. In dem Fall von zwei Anschlüssen 23 kann es ausreichen, dass nur ein Durchgangsloch 12 oder ein konkaver Abschnitt 13 in der Leiterplatte 3 bereitgestellt ist.
  • Da die Halbleitervorrichtung 50 der Ausführungsform 2 über das Durchgangsloch 12 oder den konkaven Abschnitt 13 im äußeren Randbereich der Leiterplatte 3 verfügt, ist der eingeschlossene Luftraum während des Spritzgießens schwer zu erzeugen, nämlich während des Harzversiegelungsprozesses, und da das geschmolzene Epoxidharz 2 vollständig in die Form gefüllt werden kann, kann das Erzeugen des inneren Lufteinschlusses im ausgehärteten Epoxidharz 2 reduziert werden, die Ausbeute kann hoch sein, und die Qualität kann verbessert werden. Durch die Erhöhung der Ausbeute beim Versiegeln können die Kosten der Halbleitervorrichtung 50 der Ausführungsform 2 darüber hinaus reduziert werden.
  • Ausführungsform 3
  • 7 ist ein Diagramm, welches eine Halbleitervorrichtung gemäß Ausführungsform 3 veranschaulicht. Die Halbleitervorrichtung 50 der Ausführungsform 3 weicht von der Halbleitervorrichtung 50 der Ausführungsform 1 dahingehend ab, dass ein Basismaterial der Leiterplatte 3 ein keramisches Basismaterial 28 ist. Zum Beispiel ist das keramische Basismaterial 28 ein anorganisches Material wie ein Aluminiumoxidmaterial, ein Glaskeramikmaterial, und ein Aluminiumnitrid-Material. Die restliche Grundkonfiguration ist dieselbe, wie in der Halbleitervorrichtung 50 der Ausführungsform 1. Es sei darauf hingewiesen, dass in der Halbleitervorrichtung 50 der Ausführungsform 3, die Durchgangslöcher 12 oder die konkaven Abschnitte 13, die in Ausführungsform 2 beschrieben sind, auf der Leiterplatte 3 bereitgestellt sein können. Es sei darauf hingewiesen, dass in 7 das Verdrahtungsmuster 11 (umfassend die Verdrahtung, welche die Hochfrequenzschaltung ausbildet), welches auf der Leiterplatte 3 ausgebildet ist, ausgelassen ist.
  • Das Harzbasismaterial 27, das heißt, die Leiterplatte 3 aus einem Harzsubstrat, welche ein organisches Material verwendet, kann auf einfache Weise und mit geringen Kosten prozessiert werden. Wenn ein Hochfrequenzsignal jedoch im Hinblick auf eine Übertragungsleistung betrachtet wird, sind die Eigenschaften der Dielektrizitätskonstante und des dielektrischen Verlustfaktors des Harzbasismaterials 27 schlecht, und folglich verschlechtern sich die Eigenschaften des Hochfrequenzsignals falls sich die Frequenz des Hochfrequenzsignals erhöht. Insbesondere besteht hinsichtlich des dielektrischen Verlustfaktors ein Problem, dass sich die Eigenschaften des Hochfrequenzsignals aufgrund dessen schlechter Eigenschaften verschlechtern, wenn das organische Material verwendet wird. Im Gegensatz dazu weist die Leiterplatte 3, welche das keramische Basismaterial 28, nämlich das keramische Material verwendet, einen kleineren dielektrischen Verlustfaktor auf, als jener der Leiterplatte, welche das organische Material verwendet, und es ist möglich, die Verschlechterung der Eigenschaften des Hochfrequenzsignals zu unterdrücken. Insbesondere wenn die Übertragungsleitung lang ist, beeinflusst der dielektrische Verlustfaktorwert das Hochfrequenzsignal signifikant, und daher wird ein keramisches Material für die Leiterplatte verwendet, um die Verschlechterung der Eigenschaften des Hochfrequenzsignals zu minimieren.
  • Da die Halbleitervorrichtung 50 der Ausführungsform 3 die Leiterplatte 3 aus dem keramischen Basismaterial 28 enthält, ist es möglich, die Verschlechterung der Eigenschaften des Hochfrequenzsignals zu minimieren.
  • Ausführungsform 4
  • 8 ist ein schematisches Diagramm, welches einen Querschnitt einer Halbleitervorrichtung gemäß Ausführungsform 4 veranschaulicht. 9 ist ein schematisches Diagramm, in welchem ein Epoxidharz aus 8 ausgelassen ist. Die Halbleitervorrichtung 50 der Ausführungsform 4 weicht von der Halbleitervorrichtung 50 der Ausführungsform 1 dahingehend ab, dass ein Metallblock 15 mit guten Wärmeableitungseigenschaften zwischen das Die-Pad 24 des Anschlussrahmens 1 und den Halbleiter-Chip 5 eingefügt ist. In der Halbleitervorrichtung 50 der Ausführungsform 4, ist der Metallblock 15 mit guten Wärmeableitungseigenschaften, wie eine Cu/Mo-Legierung, auf der Fläche des Die-Pads 24 des Anschlussrahmens 1 montiert, welche durch die Öffnung 22 der Leiterplatte 3 freiliegt, unter Verwendung eines Verbindungsmaterials 29 wie einem Lotmaterial, einer Ag-Paste (einem leitfähigen Pastenmaterial), etc. Die Halbleitervorrichtung 50 der Ausführungsform 4 verfügt über den Halbleiter-Chip 5, welcher auf der Fläche des Metallblocks 15 mittels des Die-Bonding-Materials 8 die-gebondet ist, und der Halbleiter-Chip 5 und das Verdrahtungsmuster (nicht gezeigt), welche auf der Fläche der Leiterplatte 3 ausgebildet sind, sind mit dem Metalldraht 6 verbunden. Die restliche Grundkonfiguration ist dieselbe, wie in der Halbleitervorrichtung 50 der Ausführungsform 1. Es sei darauf hingewiesen, dass in der Halbleitervorrichtung 50 der Ausführungsform 4 die Durchgangslöcher 12 oder die konkaven Abschnitte 13, die in Ausführungsform 2 beschrieben sind, auf der Leiterplatte 3 bereitgestellt sein können. In der Halbleitervorrichtung 50 der Ausführungsform 4 kann das Basismaterial der Leiterplatte 3 durch das keramische Basismaterial 28 ersetzt sein. Es sei darauf hingewiesen, dass in den 8 und 9, das auf der Leiterplatte 3 ausgebildete Verdrahtungsmuster 11 mit Ausnahme eines Abschnittes ausgelassen ist, welcher mit dem Metalldraht 6 verbunden ist.
  • In einigen Fällen wird eine dicke Leiterplatte 3 für die Halbleitervorrichtung verwendet. Insbesondere wenn eine Leiterplatte 3 mit Mehrschichtsubstraten verwendet wird, ist die Leiterplatte 3 dicker. Der Halbleiter-Chip 5 ist die-gebondet auf der Fläche des Die-Pads 24 des Anschlussrahmens 1, welche durch die Öffnung 22 der Leiterplatte 3 freilegt, und folglich ist in dem Fall der dicken Leiterplatte 3 der Höhenunterschied (der Unterschied in der Höhe) zwischen der Fläche des Halbleiter-Chips 5 (die Fläche, welche der Fläche gegenüberliegt, welche dem Anschlussrahmen 1 zugewandt ist) und der Fläche der Leiterplatte 3 groß. Wenn diese Flächen durch den Metalldraht 6 oder dergleichen verbunden sind, ist die Länge des Metalldrahtes 6 entsprechend länger, und es entsteht dahingehend ein Problem, dass sich die elektrischen Eigenschaften, insbesondere die Eigenschaften des Hochfrequenzsignals, verschlechtern. In der Halbleitervorrichtung 50 der Ausführungsform 4 ist daher der Metallblock 15 mit guten Wärmeableitungseigenschaften auf der Fläche des Die-Pads 24 des Anschlussrahmens 1 angeordnet und montiert, welche durch die Öffnung 22 der Leiterplatte 3 freiliegt, so dass die Fläche, auf welcher der Halbleiter-Chip 5 montiert ist, an einer höheren Position liegen kann, als das Die-Pad 24 des Anschlussrahmens 1. In der Halbleitervorrichtung 50 der Ausführungsform 4 kann der Höhenunterschied zwischen der Fläche der Leiterplatte 3, nämlich die Fläche, auf welcher der Metalldraht 6 verbunden ist und der Fläche des Halbleiter-Chips 5 reduziert werden, und die Drahtlänge des Metalldrahtes 6 kann verkürzt werden, wenn die Verbindung hergestellt wird.
  • In der Halbleitervorrichtung 50 der Ausführungsform 4 ist der Höhenunterschied zwischen der Fläche des Halbleiter-Chips 5 und der Fläche der Leiterplatte 3 klein, und wenn diese Flächen durch den Metalldraht 6 verbunden werden, kann die Drahtlänge des Metalldrahtes 6 verkürzt werden, und die Verschlechterung der Eigenschaften des Hochfrequenzsignals kann minimiert werden. Zum Beispiel beträgt der Unterschied in der Höhe (der Höhenunterschied) zwischen der Fläche des Metallblocks 15, auf welchem das Halbleiterelement (Halbleiter-Chip 5) montiert ist, und der Metalldrahtverbindungsfläche in der Leiterplatte 3, mit welcher der mit dem Halbleiterelement (Halbleiter-Chip 5) verbundene Metalldraht 6 verbunden wird, bevorzugt 1/2 oder weniger der Höhe der Leiterplatte 3.
  • Wie oben beschrieben, umfasst die Halbleitervorrichtung 50 der Ausführungsform 4: den Anschlussrahmen 1 umfassend die Anschlüsse 23 und das Die-Pad 24; die Leiterplatte 3, welche die Elektroden 25, 26 für die Verbindung der jeweiligen Anschlüsse 23 und des Die-Pads 24, das Verdrahtungsmuster 11, und die Öffnung 22 aufweist, welche einen Teil der Fläche des Die-Pads 1 freilegt; das Halbleiterelement (Halbleiter-Chip 5) zum Verarbeiten eines Hochfrequenzsignals, welches auf der Fläche des Metallblocks 15 montiert ist, der mit der Fläche des Die-Pads 24 verbunden ist, die durch die Öffnung 22 freiliegt, und mit dem Metalldraht 6 mit dem Verdrahtungsmuster 11 verbunden ist, wobei die Fläche des Metallblocks der Fläche gegenüberliegt, die dem Die-Pad 24 zugewandt ist; die elektronischen Bauteile 4, welche mit dem Verdrahtungsmuster 11 verbunden und auf der Fläche der Leiterplatte 3 montiert sind, welche der Fläche von dieser gegenüberliegt, die dem Anschlussrahmen 1 zugewandt ist; und das Versiegelungsharz (Epoxidharz 2) zum Versiegeln der Leiterplatte 3, des Halbeiterelementes (Halbleiter-Chip 5), der elektronischen Bauteile 4, und des Metalldrahtes 6, so dass die rückwärtigen Flächen der Anschlüsse 23 und des Die-Pads 24, welche den Flächen gegenüberliegen, die der Leiterplatte 3 zugewandt sind, freiliegen. Die Halbleitervorrichtung 50 der Ausführungsform 4 verfügt über die oben beschriebene Konfiguration, so dass ausreichende Wärmeableitungseigenschaften selbst dann aufrechterhalten werden können, wenn ein Halbleiterelement (Halbleiter-Chip 5), welches eine Leistung von 1 W oder mehr ausgibt, montiert ist und mit dem Harz versiegelt ist.
  • Ausführungsform 5
  • 10 ist ein schematisches Diagramm, welches einen Querschnitt einer Halbleitervorrichtung gemäß Ausführungsform 5 veranschaulicht. 11 ist ein schematisches Diagramm, in welchem ein Epoxidharz aus 10 ausgelassen ist. Die Halbleitervorrichtung 50 der Ausführungsform 5 weicht von der Halbleitervorrichtung 50 der Ausführungsform 1 dahingehend ab, dass die Leiterplatte 3 ein Mehrschichtsubstrat ist, welches eine Mehrzahl von Substraten (Basissubstraten) unterschiedlicher Öffnungsflächen aufweist, und dass das Verdrahtungsmuster auf einer inneren Schicht, welche durch die Öffnung 22 freiliegt, die in einer Treppenform ausgebildet ist, durch den Metalldraht 6 mit dem Halbleiter-Chip 5 verbunden ist. In den 10 und 11 ist ein Beispiel des Mehrschichtsubstrats gezeigt, in welchem die Leiterplatte 3 mit einem ersten Substrat 31a, welches als ein Basissubstrat dient, das eine erste Öffnung 32a aufweist, und einem zweiten Substrat 31b gestapelt ist, welches als ein Basissubstrat dient, das eine zweite Öffnung 32b aufweist und über eine breitere Öffnungsfläche verfügt, als die erste Öffnung 32a. Der Halbleiter-Chip 5 ist durch den Metalldraht 6 mit dem Verdrahtungsmuster auf dem ersten Substrat 31a verbunden, welches durch die Öffnung 22 freiliegt, die in einer Treppenform ausgebildet ist. Die restliche Grundkonfiguration ist dieselbe, wie in der Halbleitervorrichtung 50 der Ausführungsform 1. Es sei darauf hingewiesen, dass in der Halbleitervorrichtung 50 der Ausführungsform 5 die Durchgangslöcher 12 oder die konkaven Abschnitte 13, die in Ausführungsform 2 beschrieben sind, auf der Leiterplatte 3 bereitgestellt sein können. In der Halbleitervorrichtung 50 der Ausführungsform 5 kann das Basismaterial der Leiterplatte 3 mit dem keramischen Basismaterial 28 ersetzt sein. In den 10 und 11 ist das erste Substrat 31a ein unterstes Basissubstrat, welches das Basissubstrat auf der Seite in der Nähe der Montagefläche ist, auf welcher das Halbleiterelement (Halbleiter-Chip 5) montiert ist, und das zweite Substrat 31b ist ein oberstes Basissubstrat, welches das Basissubstrat ist, das am weitesten entfernt vom Halbleiterelement (Halbleiter-Chip 5) ist. Es sei darauf hingewiesen, dass in den 10 und 11 das auf der Leiterplatte 3 ausgebildete Verdrahtungsmuster 11 mit Ausnahme eines Abschnittes ausgelassen ist, welcher mit dem Metalldraht 6 verbunden ist.
  • In einigen Fällen wird die Leiterplatte 3 aus dem Mehrschichtsubstrat für eine Halbleitervorrichtung verwendet. Wenn das Mehrschichtsubstrat verwendet wird, in welchem Substrate gestapelt sind, ist der Höhenunterschied zwischen der Fläche der Leiterplatte 3 und der Fläche des Halbleiter-Chips 5 groß, wie bei der dicken Leiterplatte 3 der Ausführungsform 4. Wenn diese Flächen mit dem Metalldraht 6 oder dergleichen verbunden sind, ist die Länge des Metalldrahtes 6 dementsprechend länger, und ein Problem entsteht dahingehend, dass sich das elektrische Signal, insbesondere die Eigenschaften des Hochfrequenzsignals, verschlechtern. Da die im Mehrschichtsubstrat bereitgestellte Öffnung 22 in der Halbleitervorrichtung 50 der Ausführungsform 5 in einer Treppenform ausgebildet ist, ist es folglich möglich, den Höhenunterschied zwischen der Fläche des Halbleiter-Chips 5 und des ersten Substrates 31a der unteren Schicht, welche durch die Öffnung 22 freiliegt, die in der Treppenform ausgebildet ist, zu reduzieren, und die Drahtlänge des Metalldrahtes 6 zu verkürzen, wenn das Verdrahtungsmuster des ersten Substrats 31a mit dem Halbleiter-Chip 5 mittels des Metalldrahtes 6 verbunden wird. Die Leiterplatte 3, welche die Öffnung 22 in der Treppenform aufweist, kann hergestellt werden durch Vorbereiten von Substraten mit Öffnungen unterschiedlicher Durchmesser, nämlich unterschiedlicher Öffnungsflächen und durch deren Stapelung, indem ein Substrat mit einer Öffnung eines kleineren Durchmessers, nämlich einer kleineren Öffnungsfläche, als eine untere Schicht und ein Substrat mit einer Öffnung eines größeren Öffnungsdurchmessers als eine obere Schicht angeordnet werden.
  • In der Halbleitervorrichtung 50 der Ausführungsform 5 ist der Höhenunterschied zwischen der Fläche des Substrats der unteren Schicht (erstes Substrat 31a), welche durch die Öffnung 22 freiliegt, die in der Treppenform in der Leiterplatte 3 ausgebildet ist und der Fläche des Halbleiter-Chips 5 klein, und wenn diese Flächen mittels des Metalldrahtes 6 verbunden werden, kann die Drahtlänge des Metalldrahtes 6 verkürzt werden, und die Verschlechterung der Eigenschaften des Hochfrequenzsignals kann minimiert werden.
  • Ausführungsform 6
  • 12 ist ein schematisches Diagramm, welches einen Querschnitt einer Halbleitervorrichtung gemäß Ausführungsform 6 veranschaulicht. 13 ist ein schematisches Diagramm, in welchem ein Epoxidharz aus 12 ausgelassen ist. Die Halbleitervorrichtung 50 der Ausführungsform 6 weicht dahingehend von der Halbleitervorrichtung 50 der Ausführungsform 5 ab, dass die Öffnung 22 durch einen Deckel 17 überdeckt ist, um einen hohlen Teil 18 um den Halbleiter-Chip 5 herum auszubilden. Die restliche Grundkonfiguration ist dieselbe, wie in der Halbleitervorrichtung 50 der Ausführungsform 5. Die Halbleitervorrichtung 50 der Ausführungsform 6 verwendet ein Mehrschichtsubstrat, welches die Öffnung 22 aufweist, die wie in Ausführungsform 5 beschrieben in einer Treppenform ausgebildet ist, in welcher der Halbleiter-Chip 5 auf der Fläche des Die-Pads 24 des Anschlussrahmens 1 die-gebondet ist. In der Halbleitervorrichtung 50 der Ausführungsform 6 wird nachfolgend das Verdrahtungsmuster auf dem Substrat der unteren Schicht (erstes Substrat 31a), welches durch die Öffnung 22 freiliegt, die in einer Treppenform ausgebildet ist, mit dem Halbleiter-Chip 5 mittels des Metalldrahtes 6 verbunden (Draht-Bond-Verbindung), und anschließend wird die vordere Fläche der Öffnung 22 (die gegenüberliegende Seite bezüglich der Fläche des Anschlussrahmens 1) mit einem Deckel 17 aus einem Metall oder einem Harz, etc. überdeckt, so dass der umgebende Bereich des Halbleiter-Chips 5 derart ausgebildet wird, dass er eine hohle Struktur als der hohle Teil 18 aufweist. Anschließend wird die Halbleitervorrichtung 50 der Ausführungsform 6 vollständig mittels des Epoxidharzes 2 versiegelt, welches für das Spritzgießen verwendet wird. Es sei darauf hingewiesen, dass in der Halbleitervorrichtung 50 der Ausführungsform 5 die Durchgangslöcher 12 oder die konkaven Abschnitte 13, die in Ausführungsform 2 beschrieben sind, auf der Leiterplatte 3 bereitgestellt sein können. In der Halbleitervorrichtung 50 der Ausführungsform 5 kann das Basismaterial der Leiterplatte 3 durch das keramische Basismaterial 28 ersetzt sein. Es sei darauf hingewiesen, dass in den 12 und 13 das auf der Leiterplatte 3 ausgebildete Verdrahtungsmuster 11 mit Ausnahme eines Abschnittes ausgelassen ist, welcher mit dem Metalldraht 6 verbunden ist.
  • In dem Halbleiter-Chip 5, der in einer Halbleitervorrichtung verwendet wird, verschlechtern sich die Eigenschaften des Hochfrequenzsignals, wenn die Drahtlänge des Metalldrahtes 6 länger ist. Ferner wurde festgestellt, dass sich die Eigenschaften des Hochfrequenzsignals selbst dann verschlechtern, wenn ein dielektrisches Material mit einer hohen Dielektrizitätskonstante, etc. in Kontakt mit der Fläche eines Transistors kommt, welcher ein Beispiel eines Halbleiter-Chips 5 ist. Eine typische kunststoffgespritzte Packung weist eine Struktur auf, in welcher der Halbleiter-Chip 5 mit dem Epoxidharz umgeben ist, welches die Dielektrizitätskonstante er von 3,9 aufweist, und folglich neigen die Hochfrequenzeigenschaften allgemein zur Verschlechterung. Als Gegenmaßnahme wird häufig eine Packung mit einer hohlen Struktur in einer Halbleitervorrichtung verwendet, die mit einer Hochfrequenzvorrichtung installiert ist. Dies liegt daran, dass es die hohle Struktur ermöglicht, dass die Umgebung des Halbleiter-Chips 5 Luft mit einer Dielektrizitätskonstante εr von 1 ist.
  • Daher verwendet die Halbleitervorrichtung 50 der Ausführungsform 6 die Leiterplatte 3, welche das Mehrschichtsubstrat ist, das die Öffnung 22 aufweist, welche in der in Ausführungsform 5 beschriebenen Treppenform ausgebildet ist. In der Leiterplatte 3 ist der Halbleiter-Chip 5 die-gebondet auf der Fläche des Die-Pads 24 des Anschlussrahmens 1, und nachdem der Halbleiter-Chip 5 und die Leiterplatte 3 mittels des Metalldrahtes 6 drahtgebondet wurden, wird der Deckel 17 in einer Form, welche größer als der Öffnungsdurchmesser, nämlich die Öffnungsfläche ist, platziert, um die Öffnung 22 zu überdecken und wird mit einem Verbindungsmaterial befestigt. Das Material des Deckels 17 kann ein Beliebiges aus einem Metall, einem Harz, einem keramischen Material, etc. sein. Nach dem obigen Prozess wird in der Halbleitervorrichtung 50 der Ausführungsform 6 die Leiterplatte 3 des Mehrschichtsubstrates vollständig mittels des Epoxidharzes 2 durch das Spritzgießen versiegelt. Obwohl die Halbleitervorrichtung 50 der Ausführungsform 6 mit dem Epoxidharz 2 gefüllt ist, ist es möglich, die Umgebung des Halbleiter-Chips 5 zu der hohlen Struktur auszubilden.
  • Die Halbleitervorrichtung 50 der Ausführungsform 6 ist die Struktur, welche mit dem Epoxidharz 2 versiegelt ist, aber die Umgebung des Halbleiter-Chips 5 ist die hohle Struktur, und es ist möglich, die Dielektrizitätskonstante von Luft, nämlich die Dielektrizitätskonstante εr von 1 um die Umgebung des Halbleiter-Chips 5 herum aufrechtzuerhalten, wodurch die Verschlechterung des Hochfrequenzsignals minimiert wird.
  • Es sei darauf hingewiesen, dass die Halbleitervorrichtung 50 der Ausführungsform 1 bis Ausführungsform 6 mit einem Halbeiterelement ausgestattet sein kann, welches eine Leistung von weniger als 1 W ausgibt. Selbst wenn die Halbleitervorrichtung, die mit dem Halbleiterelement ausgestattet ist, welches eine Leistung von weniger als 1 W ausgibt, harzversiegelt ist, kann die hohe Wärmeableitungsfähigkeit aufrechterhalten werden. Obwohl unterschiedliche beispielhafte Ausführungsformen und Beispiele in der vorliegenden Anmeldung beschrieben sind, sind unterschiedliche Merkmale, Aspekte, und Funktionen, die in einer oder mehreren Ausführungsformen beschrieben sind, darüber hinaus nicht einer spezifischen Ausführungsform zu eigen, und können alleine oder in ihren unterschiedlichen Kombinationen auf jede Ausführungsform angewendet werden. Dementsprechend sind zahllose nicht veranschaulichte Variationen innerhalb des Geltungsbereichs des hier offenbarten Standes der Technik vorgesehen. Zum Beispiel sind der Fall, in dem wenigstens eine Komponente modifiziert, hinzugefügt oder ausgelassen ist, und der Fall, in dem wenigstens eine Komponente extrahiert und mit einer Komponente in einer anderen Ausführungsform kombiniert wird, enthalten.
  • Bezugszeichenliste
    • 1
    Anschlussrahmen,
    2
    Epoxidharz (Versiegelungsharz),
    3
    Leiterplatte,
    4
    elektronisches Bauteil,
    5
    Halbleiter-Chip,
    6
    Metalldraht,
    11
    Verdrahtungsmuster,
    12
    Durchgangsloch,
    13
    konkaver Abschnitt,
    15
    Metallblock,
    17
    Deckel,
    18
    hohler Teil,
    22
    Öffnung,
    23
    Anschluss,
    24
    Die-Pad,
    25
    Elektrode,
    26
    Elektrode,
    27
    Harzbasismaterial,
    28
    keramisches Basismaterial,
    31a
    erstes Substrat (Basissubstrat),
    31b
    zweites Substrat (Basissubstrat),
    32a
    erste Öffnung,
    32b
    zweite Öffnung,
    50
    Halbleitervorrichtung

Claims (8)

  1. Halbleitervorrichtung, welche mit einem Halbleiterelement zum Verarbeiten eines Hochfrequenzsignals ausgestattet ist, aufweisend: • einen Anschlussrahmen, welcher Anschlüsse und ein Die-Pad aufweist; • eine Leiterplatte, welche eine Elektrode für eine Verbindung der jeweiligen Anschlüsse und des Die-Pads, ein Verdrahtungsmuster, und eine Öffnung aufweist, die einen Teil einer Fläche des Die-Pads freilegt; • das Halbleiterelement, welches auf der Fläche des Die-Pads montiert ist, die durch die Öffnung freiliegt oder auf einer Fläche eines Metallblocks montiert ist, welche mit der Fläche des Die-Pads verbunden ist, die durch die Öffnung freiliegt, und mittels eines Metalldrahtes mit dem Verdrahtungsmuster verbunden ist, wobei die Fläche des Metallblocks der Fläche gegenüberliegt, welche dem Die-Pad zugewandt ist; • elektronische Bauteile, welche mit dem Verdrahtungsmuster verbunden sind und auf einer Fläche der Leiterplatte montiert sind, welche einer Fläche von dieser gegenüberliegt, welche dem Anschlussrahmen zugewandt ist; und • ein Versiegelungsharz zum Versiegeln der Leiterplatte des Halbleiterelementes, der elektronischen Bauteile, und des Metalldrahtes, so dass rückwärtige Flächen der Anschlüsse und des Die-Pads freiliegen, welche Flächen gegenüberliegen, die der Leiterplatte zugewandt sind.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Leiterplatte Durchgangslöcher aufweist, welche um die Anschlüsse herum auf einem äußeren Randbereich von dieser bereitgestellt sind, in welchem das Verdrahtungsmuster nicht ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Leiterplatte konkave Abschnitte aufweist, welche um die Anschlüsse herum in einem äußeren Randbereich von dieser bereitgestellt sind, in welchem das Verdrahtungsmuster nicht ausgebildet ist.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei das Halbeiterelement auf der Fläche des Metallblocks montiert ist, welche der Fläche gegenüberliegt, die dem Die-Pad zugewandt ist und welche durch die Öffnung freiliegt, und ein Höhenunterschied zwischen der Fläche des Metallblocks, auf welcher das Halbleiterelement montiert ist und einer Metalldrahtverbindungsfläche in der Leiterplatte, in welcher der mit dem Halbleiterelement verbundene Metalldraht verbunden ist, entspricht 1/2 oder weniger einer Höhe der Leiterplatte.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Leiterplatte eine Mehrschichtleiterplatte ist, in welcher eine Mehrzahl von Basissubstraten gestapelt ist, die jeweils mit dem Verdrahtungsmuster ausgebildet sind; wobei • die Öffnung so ist, dass eine Öffnungsfläche eines untersten Basissubstrats, welches eines der Basissubstrate auf einer Seite näher an einer Montagefläche ist, auf welcher das Halbleiterelement montiert ist, kleiner ausgebildet ist, als eine Öffnungsfläche eines obersten Basissubstrats, welches eines der Basissubstrate ist, das am weitesten entfernt vom Halbleiterelement ist; und • das Halbleiterelement durch den Metalldraht mit dem Verdrahtungsmuster verbunden ist, welches auf einer Fläche ausgebildet ist, die einer Fläche gegenüberliegt, welche dem Die-Pad in einem der Basissubstrate zugewandt ist, mit Ausnahme des obersten Basissubstrats.
  6. Halbleitervorrichtung nach Anspruch 5, wobei in der Leiterplatte die Öffnung mit einem Deckel auf dem obersten Basissubstrat überdeckt ist, und das Halbleiterelement in einem hohlen Teil angeordnet ist, der durch das Die-Pad, den Deckel, und die Öffnung ausgebildet ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei ein Grundmaterial der Leiterplatte ein keramisches Basismaterial ist.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei ein Grundmaterial der Leiterplatte ein Harzbasismaterial ist.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112768425B (zh) * 2019-10-21 2022-08-09 苏州能讯高能半导体有限公司 一种多芯片模块
CN112768426B (zh) * 2019-10-21 2022-07-26 苏州能讯高能半导体有限公司 一种多芯片模块
US11257740B2 (en) * 2020-02-21 2022-02-22 Wolfspeed, Inc. Device carrier configured for interconnects, a package implementing a device carrier having interconnects, and processes of making the same
CN112701107A (zh) * 2020-12-15 2021-04-23 杰群电子科技（东莞）有限公司 一种堆叠封装结构及其封装工艺及电子产品
USD984397S1 (en) * 2021-03-16 2023-04-25 Yidong Cai Circuit board
WO2022249388A1 (ja) * 2021-05-27 2022-12-01 三菱電機株式会社 半導体装置
US20230047555A1 (en) * 2021-08-12 2023-02-16 Texas Instruments Incorporated Semiconductor devices and processes

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07101701B2 (ja) * 1989-04-20 1995-11-01 トーワ株式会社 フィルムキャリアとこれを用いるモールド方法及びモールド金型
US4975761A (en) 1989-09-05 1990-12-04 Advanced Micro Devices, Inc. High performance plastic encapsulated package for integrated circuit die
US5379187A (en) 1993-03-25 1995-01-03 Vlsi Technology, Inc. Design for encapsulation of thermally enhanced integrated circuits
US5825623A (en) 1995-12-08 1998-10-20 Vlsi Technology, Inc. Packaging assemblies for encapsulated integrated circuit devices
JPH09307026A (ja) * 1996-05-13 1997-11-28 Niles Parts Co Ltd 電子モジュール構造
JP3500335B2 (ja) * 1999-09-17 2004-02-23 株式会社東芝 高周波回路装置
JP2003078098A (ja) * 2001-09-05 2003-03-14 Hitachi Cable Ltd 複合リードフレーム及びその製造方法
JP3935090B2 (ja) 2003-01-28 2007-06-20 京セラ株式会社 配線基板
JP2005026263A (ja) * 2003-06-30 2005-01-27 Nec Compound Semiconductor Devices Ltd 混成集積回路
JP2006328993A (ja) * 2005-05-24 2006-12-07 Kokusan Denki Co Ltd 防水形電子回路ユニット
TW200729429A (en) 2006-01-16 2007-08-01 Siliconware Precision Industries Co Ltd Semiconductor package structure and fabrication method thereof
US8124461B2 (en) * 2006-12-27 2012-02-28 Mediatek Inc. Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product
JP5333776B2 (ja) * 2007-03-08 2013-11-06 日本電気株式会社 容量素子、プリント配線基板、半導体パッケージ及び半導体回路
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US8354743B2 (en) * 2010-01-27 2013-01-15 Honeywell International Inc. Multi-tiered integrated circuit package
JP5550380B2 (ja) * 2010-02-25 2014-07-16 キヤノン株式会社 固体撮像装置及び撮像装置
CN103081099A (zh) * 2010-08-27 2013-05-01 株式会社村田制作所 半导体装置
JP5870808B2 (ja) 2012-03-28 2016-03-01 富士通株式会社 積層モジュール
US9754854B2 (en) * 2012-10-11 2017-09-05 Infineon Technologies Ag Semiconductor device having sensing functionality
CN104641466B (zh) * 2012-11-19 2017-09-29 富士电机株式会社 半导体装置
JP5851439B2 (ja) * 2013-03-07 2016-02-03 株式会社東芝 高周波半導体用パッケージ
CN105210183B (zh) 2014-04-23 2018-06-12 京瓷株式会社 电子元件安装用基板以及电子装置
US9731959B2 (en) * 2014-09-25 2017-08-15 Analog Devices, Inc. Integrated device packages having a MEMS die sealed in a cavity by a processor die and method of manufacturing the same
TWI584420B (zh) * 2015-09-16 2017-05-21 旭德科技股份有限公司 封裝載板及其製作方法
US9966652B2 (en) * 2015-11-03 2018-05-08 Amkor Technology, Inc. Packaged electronic device having integrated antenna and locking structure

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US11508646B2 (en) 2022-11-22
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TW201944550A (zh) 2019-11-16
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