JP6440917B1 - 半導体装置 - Google Patents

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Abstract

半導体装置（５０）は、リード（２３）及びダイパッド（２４）を有するリードフレーム（１）と、リード（２３）及びダイパッド（２４）のそれぞれを接続する電極（２５、２６）、配線パターン（１１）、ダイパッド（１）の表面の一部を露出する開口（２２）、を備えたプリント基板（３）と、開口（２２）により露出されたダイパッド（２４）の表面に接合された金属ブロック（１５）の表面に実装され、配線パターン（１１）に金属ワイヤ（６）で接続された高周波信号を処理する半導体素子（５）と、配線パターン（１１）に接続されると共にプリント基板（３）の表面に実装された電子部品（４）と、リード（２３）及びダイパッド（２４）における裏面が露出するように、プリント基板（３）、半導体素子（５）、電子部品（４）、金属ワイヤ（６）を封止する封止樹脂（２）と、を備えている。

Description

本願は、半導体装置のパッケージ構造に関するものである。
携帯電話基地局に代表される無線通信システムは、今後次世代通信方式として第５世代移動通信システム（５Ｇ）が立ち上がっていくと予測されている。本通信システムは従来に比べ多数同時、大容量の接続が可能な通信方式であり、特に高密度地域を中心に多くのエリアでアンテナが設置されると考えられている。また、携帯電話基地局に使用する半導体装置には１Ｗ（ワット）以上の電力を出力する半導体素子を搭載する必要があり、移動通信システムに使用される１ＧＨｚ以上の高周波信号を信号処理する半導体素子に要求される高周波特性を実現するには十分な排熱性を維持する必要がある。これらの要求を達成するためには、小型で低消費電力、且つ第４世代移動通信システムに使用されている半導体装置に対して極端なコスト増大がない、すなわち低コストの半導体装置が必要になる。
現在、移動通信システム等の無線通信に用いる半導体装置は顧客での使いやすさを考慮して、プリント基板上に高周波回路を形成し、半導体素子のチップ（半導体チップ）と電子部品（コンデンサ、インダクタ、抵抗等）をこれらの回路上に同時に実装し、プリント基板上で高周波信号を整合するモジュール構造が採用されている。
一般的にモジュール構造の半導体装置に使用するプリント基板は、ガラエポ樹脂（ガラスエポキシ樹脂）等を基材とした有機基板を用いる。しかし、これらの基材は熱伝導率が元々非常に悪いため、ＧａＮ（Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）デバイス、ＧａＡｓ（Ｇａｌｌｉｕｍ Ａｒｓｅｎｉｄｅ）デバイスのような半導体チップを用いて高出力な増幅を行う場合、増幅の際にチップから発生する発熱を効率よく排熱することができない場合には高周波特性が劣化してしまうので高出力化を達成することが難しい。また、例えば特許文献１のように、プリント基板にガラスセラミック、アルミナセラミック等のセラミック材を用いる場合もある。
特開２０１３−２０７０７０号公報（図１）
特許文献１の積層モジュールは、複数の第一半導体チップが搭載された金属ベースと、金属ベースの表面に配置された複数のアルミナ基板を積層した第一多層基板と、複数の第二半導体チップが搭載された第二多層基板と、第一多層基板の表面、第二多層基板、複数の第一半導体チップ、複数の第二半導体チップを封止する金属キャビティ及び金属製のフタを備えている。しかし、特許文献１の積層モジュールは、複数の第一半導体チップが金属ベースに搭載されているため複数の第一半導体チップからの排熱性は維持されており、セラミック材の多層基板によって高周波特性は良いものの、セラミック材の多層基板を用いた大型で複雑な構造であり、かつ材料が高価なため低コスト化を達成することが難しい。
低コストな半導体装置のパッケージとしては、樹脂封止されたパッケージがあり、１Ｗ以上の電力を出力する半導体素子であっても樹脂封止された半導体装置が要求されている。特許文献１の積層モジュールは、１Ｗ以上の電力を出力する半導体素子を搭載可能であるが、低コストな半導体装置ではなかった。
本願明細書に開示される技術は、１Ｗ以上の電力を出力する半導体素子を搭載しても高排熱性を維持しつつ樹脂封止可能な半導体装置を得るものである。
本願明細書に開示される一例の半導体装置は、リード及びダイパッドを有するリードフレームと、リード及びダイパッドのそれぞれを接続する電極、配線パターン、ダイパッドの表面の一部を露出する開口、を備えたプリント基板と、開口により露出されたダイパッドの表面に実装され、又は開口により露出されたダイパッドの表面に接合された金属ブロックにおけるダイパッドの逆側の表面に実装され、配線パターンに金属ワイヤで接続された高周波信号を処理する半導体素子と、配線パターンに接続されると共にプリント基板のリードフレームと逆側の表面に実装された電子部品と、リード及びダイパッドにおけるプリント基板に対向する面と逆側の裏面が露出するように、プリント基板、半導体素子、電子部品、金属ワイヤを封止する封止樹脂と、を備えている。プリント基板は、配線パターンが形成されていない外周側でリードの周辺に設けられた貫通穴を有している。
本願明細書に開示される一例の半導体装置は、プリント基板に形成された開口により露出されたダイパッドの表面又は金属ブロックの表面に半導体素子が実装され、プリント基板、半導体素子を封止する封止樹脂を備えているので、１Ｗ以上の電力を出力する半導体素子を搭載して樹脂封止しても高排熱性を維持できる。
実施の形態１に係る半導体装置を示す図である。 図１のプリント基板の裏面を示す図である。 図１におけるＡ−Ａの断面の模式図である。 図３からエポキシ樹脂を省略した模式図である。 実施の形態２に係る半導体装置を示す図である。 実施の形態２に係る他の半導体装置を示す図である。 実施の形態３に係る半導体装置を示す図である。 実施の形態４に係る半導体装置の断面の模式図である。 図８からエポキシ樹脂を省略した模式図である。 実施の形態５に係る半導体装置の断面の模式図である。 図１０からエポキシ樹脂を省略した模式図である。 実施の形態６に係る半導体装置の断面の模式図である。 図１２からエポキシ樹脂を省略した模式図である。
実施の形態１．
図１は実施の形態１に係る半導体装置を示す図であり、図２は図１のプリント基板の裏面を示す図である。図３は図１におけるＡ−Ａの断面の模式図であり、図４は図３からエポキシ樹脂を省略した模式図である。実施の形態１の半導体装置５０は、リードフレーム１と、プリント基板３と、半導体チップ５と、電子部品４と、封止樹脂であるエポキシ樹脂２を備えている。プリント基板３は一般的に用いられる汎用のプリント基板である。プリント基板３は、ＦＲ−４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ Ｔｙｐｅ ４）、ＦＲ−５（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ Ｔｙｐｅ ５）等の樹脂をベースとした材料を用いた樹脂基材２７と、その樹脂基材２７の表面又は裏面に配線パターン１１により形成された高周波回路（図示せず）と、プリント基板３の一部に一箇所又は複数個所の貫通した穴である開口２２を備えている。リードフレーム１は、半導体チップ５を搭載するダイパッド２４と、複数の端子であるリード２３を有している。プリント基板３の開口２２は、ダイパッド２４の表面の一部を露出するように形成されている。半導体チップ５は、例えば、周波数１ＧＨｚ以上の高周波信号を処理し、１Ｗ以上の電力を出力するＧａＮデバイス、ＧａＡｓデバイスのような半導体素子のチップである。
なお、図１では、プリント基板３の表面（リードフレーム１と反対側の面）に図示しない配線によるインダクタが形成されており、コンデンサ又は抵抗である電子部品４が配置され、すなわち表面に高周波回路が形成されており、プリント基板３の裏面（リードフレーム１と対向する面）に高周波回路が形成されていない例を示した。また、図１では、内部構造が分かるように、かつ図が煩雑にならないように、エポキシ樹脂２を破線で示した。プリント基板３の裏面は、図２に示すようにリードフレーム１のダイパッド２４を接合する電極２６と、リードフレーム１の複数のリード２３を接合する電極２５が設けられている。また、図１、図２において、プリント基板３に形成された配線パターン１１（高周波回路を形成する配線も含む）は省略している。図３、図４において、プリント基板３に形成された配線パターン１１は金属ワイヤ６と接続する部分以外は省略している。図１に示した半導体装置５０は、ＦＱＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ ｌｅａｄ ｐａｃｋａｇｅ）型のパッケージで封止されている例である。プリント基板３の裏面の各辺に４つの電極２５が形成され、各電極２５にはリード２３が接続されている。各電極２５はプリント基板３の表面の配線パターン１１（図示せず）とビア１０により接続されている。
プリント基板３は、高周波回路が表面又は裏面に形成されたものだけに限らない。プリント基板３は、ビルトアップ工法を用いて、高周波回路が形成された複数のプリント基板の積層、穴あけ加工、ビア充填、高周波回路形成加工を繰り返して作製された多層構造のプリント基板（多層基板）であっても良い。これらのプリント基板３は、表面と裏面を電気的に接続する、又は多層基板の表面、裏面、内層を電気的に接続するためビアホール（ビア１０）が形成されている。多層構造のプリント基板３でも、図２に示すように、少なくともプリント基板３の裏面の外周部には、リードフレーム１のリード２３と接続する電極２５が形成され、プリント基板３の各々の高周波回路とリード２３とはビア１０、電極２５を介して電気的に接続されている。
半導体装置５０の組立方法を説明する。プリント基板３の表面側には、はんだ印刷工法等によりはんだ材７を必要な箇所に形成する。電子部品４を、マウンターを用いてはんだ材７の上に置き、リフロー等で溶融することでプリント基板３に固定する（電子部品実装工程）。なお、必要に応じてはんだ材７に含まれるフラックス成分を除去するために洗浄液で洗浄する場合もある。
電子部品４が実装されたプリント基板３を、リードフレーム１（ＱＦＮ用リードフレーム）に、はんだ材または導電性ペースト材である接合材９を用いて接合させる（リードフレーム接合工程）。プリント基板３に形成された高周波回路の一端は、ビア１０を介してプリント基板３の裏面側の電極２５と接続されており、この電極２５とリードフレーム１の電極端子であるリード２３を接続することで高周波回路の信号が外部に取り出せるようになっている。
プリント基板３をリードフレーム１に接合させて実装した後、開口２２により露出されたダイパッド２４の表面（プリント基板３と対向する面）に、はんだ材、Ａｇペースト樹脂等のいわゆるダイボンド接合材８で半導体チップ５をダイボンド実装する（半導体チップ実装工程）。この後、金線等の金属ワイヤ６を用いてプリント基板３に形成された高周波回路と半導体チップ５とを接続する（ワイヤ接続工程）。図１に示すように複数の半導体チップ５が搭載されている場合は、半導体チップ５間も必要に応じて金属ワイヤ６にて接続する。ワイヤ接続工程により、半導体チップ５と高周波回路とが接続され、電気信号が半導体チップ５と高周波回路との間に流れるようになる。電子部品実装工程、リードフレーム接合工程、半導体チップ実装工程、ワイヤ接続工程が実行された半導体装置５０の基本構造体は、図４のようになっている。
プリント基板３が接合されたリードフレーム１、すなわち半導体装置５０の基本構造体をトランスファーモールド金型に挿入し、溶融したエポキシ樹脂２でリードフレーム１、プリント基板３、電子部品４、半導体チップ５を封止する（樹脂封止工程）。樹脂封止工程の後に、ダイサー等を用いてリードフレーム１のリード２３、ダイパッド２４を分離して半導体装置５０を製造する（分離工程）。なお、樹脂封止工程を実行する１つのリードフレームが、複数の半導体装置５０を封止できるように形成されている場合は、ダイサー等を用いて個片化し半導体装置を個片に分離する。
実施の形態１の半導体装置５０に用いるプリント基板３は、表面又は裏面に高周波回路が形成された両面基板、または高周波回路が形成されたプリント基板を積層した多層基板において、一部のエリアに貫通した開口２２が形成された一般的な汎用のプリント基板である。実施の形態１の半導体装置５０は、一般的な汎用のプリント基板であるプリント基板３と、半導体装置で一般的なプラスチックパッケージで用いる汎用的なリードフレーム１（例えばＱＦＮ用リードフレーム）を組合わせた構造である。実施の形態１の半導体装置５０は、高周波信号を整合するための高周波回路がプリント基板に形成されており、すなわちプリント基板３にて高周波整合を行うことができる。また、実施の形態１の半導体装置５０は、プリント基板３に形成された開口２２を通して半導体チップ５をリードフレーム１のダイパッド２４の表面に直接ダイボンド実装する。すなわち、実施の形態１の半導体装置５０は、開口２２によって露出されたリードフレーム１のダイパッド２４の表面に半導体チップ５を直接ダイボンド実装する。実施の形態１の半導体装置５０は、半導体チップ５がリードフレーム１のダイパッド２４の表面に直接ダイボンド実装されるので、半導体チップ５からの発熱がリードフレーム１に排熱される。したがって、実施の形態１の半導体装置５０は、半導体チップ５からの発熱がリードフレーム１に排熱されるので、熱伝導率が悪いプリント基板３の樹脂基材２７を介することなく効果的に熱を排熱することができる。また、実施の形態１の半導体装置５０は、プリント基板３の表面又は多層基板の各層がビア１０を介して接続されたプリント基板３の裏面の電極２５が、リードフレーム１のリード２３に接続されているので、容易に高周波整合された電気信号を外部に取り出すことが可能である。すなわち、実施の形態１の半導体装置５０は、搭載される移動通信システム等の装置基板に、印刷工法のはんだ材、はんだ材のリフローによって容易に実装することができる。
実施の形態１の半導体装置５０は、移動通信システム等に使用される半導体チップ５が信号処理する１ＧＨｚ以上の高周波信号を整合させる機能と、この半導体チップ５が出力する１Ｗ以上の電力により発生する発熱を排熱させる機能とを、汎用のプリント基板と汎用のリードフレームを組み合わせることで実現できる。実施の形態１の半導体装置５０は、大型で複雑な構造の特許文献１の積層モジュールと異なり、小型で簡略的な構造であり、低コストで製造することができる。実施の形態１の半導体装置５０は、汎用のプリント基板と汎用のリードフレームを用いているので、プリント基板メーカ及びリードフレームメーカに特に制約はなく、どのメーカの部品を用いても製造が可能であり、低コスト化を容易に達成することができる。また、新規に他の半導体装置を開発する場合でも、実施の形態１の半導体装置５０は、半導体装置の端子デザインが変わらない場合には、内部のプリント基板３のみの再設計で対応できるため、開発費用の削減及び開発工期の短縮等も見込むことができる。
以上のように、実施の形態１の半導体装置５０は、リード２３及びダイパッド２４を有するリードフレーム１と、リード２３及びダイパッド２４のそれぞれを接続する電極２５、２６、配線パターン１１、ダイパッド１の表面の一部を露出する開口２２、を備えたプリント基板３と、開口２２により露出されたダイパッド２４の表面に実装され、配線パターン１１に金属ワイヤ６で接続された高周波信号を処理する半導体素子（半導体チップ５）と、配線パターン１１に接続されると共にプリント基板３のリードフレーム１と逆側の表面に実装された電子部品４と、リード２３及びダイパッド２４におけるプリント基板３に対向する面と逆側の裏面が露出するように、プリント基板３、半導体素子（半導体チップ５）、電子部品４、金属ワイヤ６を封止する封止樹脂（エポキシ樹脂２）と、を備えている。実施の形態１の半導体装置５０は、このような構成により、１Ｗ以上の電力を出力する半導体素子（半導体チップ５）を搭載して樹脂封止しても高排熱性を維持できる。
実施の形態２．
図５は、実施の形態２に係る半導体装置を示す図である。実施の形態２の半導体装置５０は、プリント基板３の樹脂基材２７の外周部で高周波回路が形成されていないエリアに、貫通穴１２が１個以上形成されている点で、実施の形態１の半導体装置５０と異なる。また、図６に示すように、プリント基板３の樹脂基材２７の外周に凹形状の切り溝である凹部１３が１個以上形成されたプリント基板３を備えた半導体装置でもよい。図６は、実施の形態２に係る他の半導体装置を示す図である。図５、図６において実施の形態１の半導体装置５０と同一構成要素には同一符号を付しており、重複する説明を省略する。なお、図５、図６において、プリント基板３に形成された配線パターン１１（高周波回路を形成する配線も含む）は省略している。
実施の形態１で説明したように、樹脂封止された半導体装置は、プリント基板３をリードフレーム１に接合した後、溶融したエポキシ樹脂２を用いてトランスファーモールド成型で封止を行う。このとき、溶融したエポキシ樹脂２は封止する対象の構造体において、閉じられた空間（角部等の樹脂が流れ難い空間）がある場合、製造条件によってはその空間に空気が溜まることでエポキシ樹脂２が充填されず内部ボイドが発生してしまうことがある。特にプリント基板３がリードフレーム１に実装された構造物の場合、プリント基板３の裏面とリードフレーム１のリード２３は閉じられた空間を有する構造となりやすく、この部分は樹脂封止工程で内部ボイドが発生しやすい。そこで図５に示した実施の形態２のプリント基板３は、プリント基板３の外周部、即ちプリント基板３の裏面とリードフレーム１のリード２３との間の閉じられた空間ができるのを防ぐために、リード２３の周辺の一部、すなわちプリント基板３の裏面の電極２５の周辺の一部に貫通した貫通穴１２を設けている。実施の形態２の半導体装置５０は、プリント基板３に１個以上の貫通穴１２が設けられているので、樹脂封止工程の際に貫通穴１２を通して効率良く空気が抜けるため空気溜まりが発生し難く、溶融したエポキシ樹脂２を金型に完全に充填することが可能となる。
また、図６に示したように、プリント基板３の外周に凹部１３が形成された場合にも、図５の貫通穴１２を設けた場合と同様に空気溜まりが発生し難く、溶融したエポキシ樹脂２を金型に完全に充填することが可能となる。なお、図５では、１つのリード２３に対して少なくとも１個の貫通穴１２が近接して配置された例を示した。図６では、１つのリード２３に対して少なくとも１個の凹部１３が近接して配置された例を示した。リード２３が２つの場合は、貫通穴１２又は凹部１３が１個だけプリント基板３に設けられていればよい。
実施の形態２の半導体装置５０は、プリント基板３の外周に貫通穴１２又は凹部１３が設けられているので、トランスファーモールド成型の際、すなわち樹脂封止工程の際に、空気溜まりが発生し難く、溶融したエポキシ樹脂２を金型に完全に充填できるため、硬化したエポキシ樹脂２内の内部ボイド発生が抑制でき、歩留が高く品質を高くすることができる。また、実施の形態２の半導体装置５０は、封止歩留が高くなることで低コスト化が可能となる。
実施の形態３．
図７は、実施の形態３に係る半導体装置を示す図である。実施の形態３の半導体装置５０は、プリント基板３の基材がセラミック基材２８である点で実施の形態１の半導体装置５０と異なる。セラミック基材２８は、例えばアルミナ材、ガラスセラミックス材、窒化アルミ材等の無機材である。その他の基本構成は、実施形態１の半導体装置５０と同じである。なお、実施の形態３の半導体装置５０は、実施の形態２で説明した貫通穴１２又は凹部１３がプリント基板３に設けてられていてもよい。なお、図７において、プリント基板３に形成された配線パターン１１（高周波回路を形成する配線も含む）は省略している。
樹脂基材２７すなわち有機系材料を用いた樹脂基板のプリント基板３は、加工が容易で且つ低コストである。しかし、高周波信号を伝送性の観点で考えると、樹脂基材２７の誘電率及び誘電正接の特性が悪いので、高周波信号の周波数が高くなれば高周波信号の特性が劣化してしまう問題がある。特に誘電正接に関しては、有機材料を用いると特性が悪いので、高周波信号の特性が劣化してしまう問題がある。これに対して、セラミック基材２８すなわちセラミック材を用いたプリント基板３は、有機材料のプリント基板に比べ誘電正接の値が小さく高周波信号の特性劣化を抑える事が可能となる。特に伝送線路が長い場合、誘電正接の値は顕著に高周波信号に影響を与えるため、これらの高周波信号の特性劣化を最小限にするためセラミック材をプリント基板に使用する。
実施の形態３の半導体装置５０は、セラミック基材２８のプリント基板３を備えているので、高周波信号の特性劣化を最小限に抑える事が可能となる。
実施の形態４．
図８は実施の形態４に係る半導体装置の断面の模式図であり、図９は図８からエポキシ樹脂を省略した模式図である。実施の形態４の半導体装置５０は、放熱性の良い金属ブロック１５をリードフレーム１のダイパッド２４と半導体チップ５との間に介在させた点で実施の形態１の半導体装置５０と異なる。実施の形態４の半導体装置５０は、プリント基板３の開口２２から露出したリードフレーム１のダイパッド２４の表面に、例えばＣｕ／Ｍｏ合金等の放熱性の良い金属ブロック１５が、はんだ材、Ａｇペースト材（導電性ペースト材）等の接合材２９を用いて固定されている。実施の形態４の半導体装置５０は、金属ブロック１５の表面に半導体チップ５をダイボンド接合材８でダイボンド実装し、半導体チップ５とプリント基板３の表面に形成された配線パターン（図示せず）とは金属ワイヤ６で接続されている。その他の基本構成は、実施形態１の半導体装置５０と同じである。なお、実施の形態４の半導体装置５０は、実施の形態２で説明した貫通穴１２又は凹部１３がプリント基板３に設けてられていてもよい。実施の形態４の半導体装置５０は、プリント基板３の基材をセラミック基材２８に変えてもよい。なお、図８、図９において、プリント基板３に形成された配線パターン１１は金属ワイヤ６と接続する部分以外は省略している。
半導体装置に厚いプリント基板３を用いる場合がある。特に積層した多層基板のプリント基板３を用いる場合、プリント基板３が厚くなる。半導体チップ５はプリント基板３の開口２２から露出したリードフレーム１のダイパッド２４の表面にダイボンド実装するため、厚いプリント基板３の場合には半導体チップ５の表面（リードフレーム１と逆側の面）とプリント基板３の表面との高低差（高さ差分）が大きくなり、これらを金属ワイヤ６等で接続すると、金属ワイヤ６の長さが長くなり電気特性、特に高周波信号の特性が劣化する問題がある。そこで、実施の形態４の半導体装置５０は、プリント基板３の開口２２から露出したリードフレーム１のダイパッド２４の表面に、放熱性の良い金属ブロック１５を配置し固定することで、半導体チップ５を実装する面をリードフレーム１のダイパッド２４よりも高くすることが可能となる。実施の形態４の半導体装置５０は、プリント基板３の表面、即ち金属ワイヤ６を接続する面と半導体チップ５との高低差が小さくでき、接続の際の金属ワイヤ６のワイヤの長さを短くすることが可能となる。
実施の形態４の半導体装置５０は、半導体チップ５とプリント基板３の表面の高低差が小さくなり、これらを金属ワイヤ６のワイヤで接続する場合に金属ワイヤ６のワイヤの長さを短くでき、高周波信号の特性劣化を最小限に抑える事が可能となる。例えば、金属ブロック１５の半導体素子（半導体チップ５）が実装された表面と、プリント基板３における半導体素子（半導体チップ５）と接続する金属ワイヤ６が接続された金属ワイヤ接続面との高さ差分（高低差）が、プリント基板３の高さの１／２以下であることが望ましい。
以上のように、実施の形態４の半導体装置５０は、リード２３及びダイパッド２４を有するリードフレーム１と、リード２３及びダイパッド２４のそれぞれを接続する電極２５、２６、配線パターン１１、ダイパッド１の表面の一部を露出する開口２２、を備えたプリント基板３と、開口２２により露出されたダイパッド２４の表面に接合された金属ブロック１５におけるダイパッド２４の逆側の表面に実装され、配線パターン１１に金属ワイヤ６で接続された高周波信号を処理する半導体素子（半導体チップ５）と、配線パターン１１に接続されると共にプリント基板３のリードフレーム１と逆側の表面に実装された電子部品４と、リード２３及びダイパッド２４におけるプリント基板３に対向する面と逆側の裏面が露出するように、プリント基板３、半導体素子（半導体チップ５）、電子部品４、金属ワイヤ６を封止する封止樹脂（エポキシ樹脂２）と、を備えている。実施の形態４の半導体装置５０は、このような構成により、１Ｗ以上の電力を出力する半導体素子（半導体チップ５）を搭載して樹脂封止しても高排熱性を維持できる。
実施の形態５．
図１０は実施の形態５に係る半導体装置の断面の模式図であり、図１１は図１０からエポキシ樹脂を省略した模式図である。実施の形態５の半導体装置５０は、プリント基板３が開口面積の異なる複数の基板（基本基板）を有した多層基板であり、階段状に形成された開口２２から露出した内層の配線パターンと半導体チップ５とが金属ワイヤ６で接続されている点で、実施の形態１の半導体装置５０と異なる。図１０、図１１では、プリント基板３が、第一開口３２ａが設けられた基本基板である第一基板３１ａと、第一開口３２ａよりも開口面積の広い第二開口３２ｂが設けられた基本基板である第二基板３１ｂとを積層した多層基板の例を示した。半導体チップ５は、階段状に形成された開口２２から露出した第一基板３１ａの配線パターンと金属ワイヤ６で接続されている。その他の基本構成は、実施形態１の半導体装置５０と同じである。なお、実施の形態５の半導体装置５０は、実施の形態２で説明した貫通穴１２又は凹部１３がプリント基板３に設けてられていてもよい。実施の形態５の半導体装置５０は、プリント基板３の基材をセラミック基材２８に変えてもよい。図１０、図１１において、第一基板３１ａは半導体素子（半導体チップ５）が実装された実装面に近い側の基本基板である最下層基本基板であり、第二基板３１ｂは半導体素子（半導体チップ５）から最も遠方の基本基板である最上層基本基板である。図１０、図１１において、プリント基板３に形成された配線パターン１１は金属ワイヤ６と接続する部分以外は省略している。
半導体装置に多層基板のプリント基板３を用いる場合がある。積層した多層基板を用いる場合、実施の形態４の厚いプリント基板３と同様に、プリント基板３の表面と半導体チップ５の高低差が大きくなり、これらを金属ワイヤ６等で接続すると、金属ワイヤ６等の長さが長くなり電気信号、特に高周波信号の特性が劣化する問題がある。そこで、実施の形態５の半導体装置５０は、多層基板に設ける開口２２を階段状にしたので、階段状に形成された開口２２から露出した下層の第一基板３１ａと半導体チップ５の表面の高低差を小さくすることが可能となり、金属ワイヤ６で第一基板３１ａの配線パターンと半導体チップ５とを接続する場合、金属ワイヤ６のワイヤの長さを短くすることが可能となる。階段状に形成された開口２２が設けられたプリント基板３は、異なる開口径すなわち異なる開口面積の基板を準備し、開口径すなわち異なる開口面積の小さい基板を下層、大きい基板をその上層に配置し積層することで製造することができる。
実施の形態５の半導体装置５０は、プリント基板３における階段状に形成された開口２２から露出した下層の基板（第一基板３１ａ）の表面と半導体チップ５との高低差が小さくなり、これらを金属ワイヤ６で接続する場合に金属ワイヤ６のワイヤの長さを短くでき、高周波信号の特性劣化を最小限に抑える事が可能となる。
実施の形態６．
図１２は実施の形態６に係る半導体装置の断面の模式図であり、図１３は図１２からエポキシ樹脂を省略した模式図である。実施の形態６の半導体装置５０は、開口２２を蓋１７で覆い半導体チップ５の周りを中空部１８にした点で、実施の形態５の半導体装置５０と異なる。その他の基本構成は、実施形態５の半導体装置５０と同じである。実施の形態６の半導体装置５０は、実施の形態５で述べた階段状に形成された開口２２を有した多層基板において、リードフレーム１のダイパッド２４の表面に半導体チップ５をダイボンド実装する。その後、実施の形態６の半導体装置５０は、階段状に形成された開口２２から露出した下層の基板（第一基板３１ａ）の配線パターンと半導体チップ５とを金属ワイヤ６で接続（ワイヤボンド接続）を行って、その開口２２の表面（リードフレーム１と逆側の面）に金属又は樹脂等の蓋１７を被せて半導体チップ５の周辺を中空部１８とした中空構造する。その後、実施の形態６の半導体装置５０は、トランスファー成型用のエポキシ樹脂２で全体を封止する。なお、実施の形態５の半導体装置５０は、実施の形態２で説明した貫通穴１２又は凹部１３がプリント基板３に設けてられていてもよい。実施の形態５の半導体装置５０は、プリント基板３の基材をセラミック基材２８に変えてもよい。図１２、図１３において、プリント基板３に形成された配線パターン１１は金属ワイヤ６と接続する部分以外は省略している。
高周波デバイスに使われる半導体チップ５は、金属ワイヤ６のワイヤの長さが長くなると高周波信号の特性が劣化する。更に、半導体チップ５の一例であるトランジスタの表面に誘電率が高い誘電体等が接触しても高周波信号の特性が劣化することが分かっている。例えば、一般的なプラスチックモールドパッケージは、半導体チップ５の周りを誘電率εｒが３．９のエポキシ樹脂で囲まれる構造になるので、一般的に高周波特性が劣化する傾向がある。この対策として高周波デバイスを搭載した半導体装置に中空構造のパッケージがよく使われる。これは、中空構造にすることで、半導体チップ５の周辺を誘電率εｒが１の空気にできるためである。
そこで、実施の形態６の半導体装置５０は、実施の形態５で述べた階段状に形成された開口２２を有した多層基板であるプリント基板３において、半導体チップ５をリードフレーム１のダイパッド２４の表面にダイボンド実装し、半導体チップ５とプリント基板３とを金属ワイヤ６でワイヤボンド接続した後に、この開口２２に、開口径すなわち開口面積よりも大きな形状の蓋１７を載せて接合材で固定する。この蓋１７の材質は金属、樹脂、セラミック材等何でも良い。この後に、実施の形態６の半導体装置５０は、多層基板であるプリント基板３全体をトランスファー成型にてエポキシ樹脂２で封止する。実施の形態６の半導体装置５０は、エポキシ樹脂２で充填しても、半導体チップ５の周辺を中空構造にすることが可能となる。
実施の形態６の半導体装置５０は、エポキシ樹脂２で封止された構造であるが、半導体チップ５の周辺は中空構造であり、半導体チップ５の周辺を空気の誘電率、すなわち誘電率εｒを１の維持すること可能となり、高周波信号の特性劣化を最小限に抑える事が可能となる。
なお、実施の形態１〜実施の形態６の半導体装置５０は、１Ｗよりも小さい電力を出力する半導体素子を搭載してもよい。１Ｗよりも小さい電力を出力する半導体素子を搭載して樹脂封止しても高排熱性を維持できる。また、本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
１…リードフレーム、２…エポキシ樹脂（封止樹脂）、３…プリント基板、４…電子部品、５…半導体チップ、６…金属ワイヤ、１１…配線パターン、１２…貫通穴、１３…凹部、１５…金属ブロック、１７…蓋、１８…中空部、２２…開口、２３…リード、２４…ダイパッド、２５…電極、２６…電極、２７…樹脂基材、２８…セラミック基材、３１ａ…第一基板（基本基板）、３１ｂ…第二基板（基本基板）、３２ａ…第一開口、３２ｂ…第二開口、５０…半導体装置

Claims (7)

  1. 高周波信号を処理する半導体素子が搭載された半導体装置であって、
    リード及びダイパッドを有するリードフレームと、
    前記リード及び前記ダイパッドのそれぞれを接続する電極と、配線パターンと、前記ダイパッドの表面の一部を露出する開口と、を備えたプリント基板と、
    前記開口により露出された前記ダイパッドの表面に実装され、又は前記開口により露出された前記ダイパッドの表面に接合された金属ブロックにおける前記ダイパッドの逆側の表面に実装され、前記配線パターンに金属ワイヤで接続された前記半導体素子と、
    前記配線パターンに接続されると共に前記プリント基板の前記リードフレームと逆側の表面に実装された電子部品と、
    前記リード及び前記ダイパッドにおける前記プリント基板に対向する面と逆側の裏面が露出するように、前記プリント基板、前記半導体素子、前記電子部品、前記金属ワイヤを封止する封止樹脂と、を備え、
    前記プリント基板は、前記配線パターンが形成されていない外周側で前記リードの周辺に設けられた貫通穴を有することを特徴とする半導体装置。
  2. 高周波信号を処理する半導体素子が搭載された半導体装置であって、
    リード及びダイパッドを有するリードフレームと、
    前記リード及び前記ダイパッドのそれぞれを接続する電極と、配線パターンと、前記ダイパッドの表面の一部を露出する開口と、を備えたプリント基板と、
    前記開口により露出された前記ダイパッドの表面に実装され、又は前記開口により露出された前記ダイパッドの表面に接合された金属ブロックにおける前記ダイパッドの逆側の表面に実装され、前記配線パターンに金属ワイヤで接続された前記半導体素子と、
    前記配線パターンに接続されると共に前記プリント基板の前記リードフレームと逆側の表面に実装された電子部品と、
    前記リード及び前記ダイパッドにおける前記プリント基板に対向する面と逆側の裏面が露出するように、前記プリント基板、前記半導体素子、前記電子部品、前記金属ワイヤを封止する封止樹脂と、を備え、
    前記プリント基板は、前記配線パターンが形成されていない外周側で前記リードの周辺に設けられた凹部を有することを特徴とする半導体装置。
  3. 前記半導体素子は、前記開口により露出された前記金属ブロックにおける前記ダイパッドの逆側の表面に実装され、
    前記金属ブロックの前記半導体素子が実装された表面と、前記プリント基板における前記半導体素子と接続する前記金属ワイヤが接続された金属ワイヤ接続面との高さ差分が、前記プリント基板の高さの１／２以下であることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記プリント基板は、前記配線パターンが形成された複数の基本基板を積層した多層基板であり、
    前記開口は、前記半導体素子が実装された実装面に近い側の前記基本基板である最下層基本基板における開口面積が、前記半導体素子から最も遠方の前記基本基板である最上層基本基板における開口面積よりも小さく形成されており、
    前記半導体素子は、前記最上層基本基板以外の前記基本基板における前記ダイパッドの逆側の表面に形成された前記配線パターンと前記金属ワイヤで接続された、ことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記プリント基板は、前記開口が前記最上層基本基板において蓋により覆われており、
    前記半導体素子は、前記ダイパッド、前記蓋、前記開口により形成された中空部内に配置されている、ことを特徴とする請求項４記載の半導体装置。
  6. 前記プリント基板は、その基材がセラミック基材であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 前記プリント基板は、その基材が樹脂基材であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
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Publication number Priority date Publication date Assignee Title
CN112768425B (zh) * 2019-10-21 2022-08-09 苏州能讯高能半导体有限公司 一种多芯片模块
CN112768426B (zh) * 2019-10-21 2022-07-26 苏州能讯高能半导体有限公司 一种多芯片模块
US11257740B2 (en) * 2020-02-21 2022-02-22 Wolfspeed, Inc. Device carrier configured for interconnects, a package implementing a device carrier having interconnects, and processes of making the same
CN112701107A (zh) * 2020-12-15 2021-04-23 杰群电子科技（东莞）有限公司 一种堆叠封装结构及其封装工艺及电子产品
USD984397S1 (en) * 2021-03-16 2023-04-25 Yidong Cai Circuit board
US20240145330A1 (en) * 2021-05-27 2024-05-02 Mitsubishi Electric Corporation Semiconductor device
US20230047555A1 (en) * 2021-08-12 2023-02-16 Texas Instruments Incorporated Semiconductor devices and processes

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307026A (ja) * 1996-05-13 1997-11-28 Niles Parts Co Ltd 電子モジュール構造
JP2001085569A (ja) * 1999-09-17 2001-03-30 Toshiba Corp 高周波回路装置
JP2003078098A (ja) * 2001-09-05 2003-03-14 Hitachi Cable Ltd 複合リードフレーム及びその製造方法
JP2006328993A (ja) * 2005-05-24 2006-12-07 Kokusan Denki Co Ltd 防水形電子回路ユニット
US20070164411A1 (en) * 2006-01-16 2007-07-19 Siliconware Precision Industries Co., Ltd. Semiconductor package structure and fabrication method thereof
JP2017059812A (ja) * 2015-09-16 2017-03-23 旭徳科技股▲ふん▼有限公司 パッケージキャリアおよびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07101701B2 (ja) * 1989-04-20 1995-11-01 トーワ株式会社 フィルムキャリアとこれを用いるモールド方法及びモールド金型
US4975761A (en) 1989-09-05 1990-12-04 Advanced Micro Devices, Inc. High performance plastic encapsulated package for integrated circuit die
US5379187A (en) 1993-03-25 1995-01-03 Vlsi Technology, Inc. Design for encapsulation of thermally enhanced integrated circuits
US5825623A (en) 1995-12-08 1998-10-20 Vlsi Technology, Inc. Packaging assemblies for encapsulated integrated circuit devices
JP3935090B2 (ja) 2003-01-28 2007-06-20 京セラ株式会社 配線基板
JP2005026263A (ja) * 2003-06-30 2005-01-27 Nec Compound Semiconductor Devices Ltd 混成集積回路
US8124461B2 (en) * 2006-12-27 2012-02-28 Mediatek Inc. Method for manufacturing leadframe, packaging method for using the leadframe and semiconductor package product
US8441774B2 (en) * 2007-03-08 2013-05-14 Nec Corporation Capacitance element, printed circuit board, semiconductor package, and semiconductor circuit
US20110024899A1 (en) * 2009-07-28 2011-02-03 Kenji Masumoto Substrate structure for cavity package
US8354743B2 (en) * 2010-01-27 2013-01-15 Honeywell International Inc. Multi-tiered integrated circuit package
JP5550380B2 (ja) * 2010-02-25 2014-07-16 キヤノン株式会社 固体撮像装置及び撮像装置
WO2012026418A1 (ja) * 2010-08-27 2012-03-01 株式会社村田製作所 半導体装置
JP5870808B2 (ja) * 2012-03-28 2016-03-01 富士通株式会社 積層モジュール
US9754854B2 (en) * 2012-10-11 2017-09-05 Infineon Technologies Ag Semiconductor device having sensing functionality
EP2889904B1 (en) * 2012-11-19 2023-02-15 Fuji Electric Co., Ltd. Semiconductor device
JP5851439B2 (ja) * 2013-03-07 2016-02-03 株式会社東芝 高周波半導体用パッケージ
US9596751B2 (en) 2014-04-23 2017-03-14 Kyocera Corporation Substrate for mounting electronic element and electronic device
US9731959B2 (en) * 2014-09-25 2017-08-15 Analog Devices, Inc. Integrated device packages having a MEMS die sealed in a cavity by a processor die and method of manufacturing the same
US9966652B2 (en) * 2015-11-03 2018-05-08 Amkor Technology, Inc. Packaged electronic device having integrated antenna and locking structure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09307026A (ja) * 1996-05-13 1997-11-28 Niles Parts Co Ltd 電子モジュール構造
JP2001085569A (ja) * 1999-09-17 2001-03-30 Toshiba Corp 高周波回路装置
JP2003078098A (ja) * 2001-09-05 2003-03-14 Hitachi Cable Ltd 複合リードフレーム及びその製造方法
JP2006328993A (ja) * 2005-05-24 2006-12-07 Kokusan Denki Co Ltd 防水形電子回路ユニット
US20070164411A1 (en) * 2006-01-16 2007-07-19 Siliconware Precision Industries Co., Ltd. Semiconductor package structure and fabrication method thereof
JP2017059812A (ja) * 2015-09-16 2017-03-23 旭徳科技股▲ふん▼有限公司 パッケージキャリアおよびその製造方法

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