TW202141718A - 半導體模組及其製造方法 - Google Patents

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Abstract

一種半導體模組及其製造方法，所述半導體模組包括一電路基板、至少一半導體晶片、數個引腳、數條導線以及封裝結構。電路基板的表面具有一電路圖案，半導體晶片位於所述電路基板的所述表面上，且上述引腳位於電路基板的所述表面上，每個引腳包括上引腳與下引腳，上引腳經由下引腳電性耦接電路圖案。導線分別連接半導體晶片與電路圖案，封裝結構則包封半導體晶片、導線、電路圖案以及每個引腳的下引腳，其中封裝結構的材料包括環氧樹脂成型材料（EMC）。

Description

半導體模組及其製造方法
本發明是有關於一種半導體模組及其製造方法，且特別是有關於一種具有兩段式引腳的半導體模組及其製造方法。
半導體封裝是一種用於包覆一個或多個半導體晶片的製程技術，以提供半導體晶片一定的衝擊/破壞保護，並為半導體晶片提供與外部電路連接的引腳（pin）或觸點。
現今商品大多使用引腳搭配襯套（sleeve）的型態，其中襯套為中空且為引腳所插合以作為穩固件，來強化引腳與基板的接合。而且，目前是用單個外殼（housing）封裝半導體晶片，因此需要先切割一顆顆晶片、形成外殼，再使用矽膠分別進行封裝。
然而使用上述封裝結構的半導體模組不但因為引腳與襯套之間的接觸面積小，而使電流承載能力受限，還有製程時間與成本高的問題。
本發明提供一種半導體模組，能改善半導體模組中引腳的結構，藉此提供更佳的可靠性與可重工性（re-workability），並可免除套管（sleeve），提高功率密度（power density）。
本發明另提供一種半導體模組的製造方法，能利用較短的時間與較低的成本製作出電流承載能力佳的半導體模組。
本發明的半導體模組，包括一電路基板、至少一半導體晶片、數個引腳、數條導線以及封裝結構。電路基板的一表面具有一電路圖案，半導體晶片位於所述電路基板的所述表面上，且上述引腳位於電路基板的所述表面上，每個引腳包括上引腳與下引腳，上引腳經由下引腳電性耦接電路圖案。導線分別連接半導體晶片與電路圖案，封裝結構則包封半導體晶片、導線、電路圖案以及每個引腳的下引腳，其中封裝結構的材料包括環氧樹脂成型材料（Epoxy molding compound，EMC）。
在本發明的一實施例中，上述上引腳與上述下引腳的接觸面積等於下引腳的頂面面積。
在本發明的一實施例中，上述上引腳的部分側壁與上述封裝結構接觸。
在本發明的一實施例中，上述上引腳的側壁不與上述封裝結構接觸。
在本發明的一實施例中，上述上引腳與上述下引腳直接接觸。
在本發明的一實施例中，上述上引腳與上述下引腳都是實心結構。
在本發明的一實施例中，上述上引腳的直徑小於或等於上述下引腳的直徑。
在本發明的一實施例中，上述下引腳的頂面低於上述封裝結構的頂面。
在本發明的一實施例中，上述上引腳經由焊料與上述下引腳電性連接。
在本發明的一實施例中，上述下引腳的頂面與上述封裝結構的頂面共平面。
在本發明的一實施例中，上述上引腳直接接合下引腳。
本發明的半導體模組的製造方法，包括提供表面具有一電路圖案的電路基板，接合至少一半導體晶片到所述電路基板的所述表面上，再形成多條導線，以分別連接半導體晶片與電路圖案。電性耦接數個下引腳至電路基板的所述電路圖案上，再使用封裝結構包封半導體晶片、導線、電路圖案以及下引腳，其中所述封裝結構的材料包括環氧樹脂成型材料（EMC），之後在每個下引腳的頂面電性耦接一上引腳。
在本發明的另一實施例中，電性耦接上述上引腳的步驟包括在每個下引腳的頂面形成焊料，再將上引腳接合到頂面的焊料。
在本發明的另一實施例中，電性耦接上述上引腳之前還可移除部分封裝結構，使每個下引腳的頂面暴露出來。
在本發明的另一實施例中，上述移除部分封裝結構的方法包括化學蝕刻、雷射鑽孔、機械鑽孔或電漿蝕刻。
在本發明的另一實施例中，電性耦接上述上引腳的方式包括直接接合。
在本發明的另一實施例中，上述包封的步驟是在真空環境下進行。
在本發明的各個實施例中，上述電路基板包括直接覆銅（Direct Bonded Copper，DBC）基板或直接電鍍銅（Direct Plated Copper，DPC）基板。
在本發明的各個實施例中，上述電路基板中的絕緣材料包括氮化鋁（AlN）或熱界面材料（thermal interface material，TIM）。
基於上述，本發明藉由引腳的結構改良，連帶改變半導體模組的製造流程，而免除套管（sleeve）與外殼（housing）的使用，且引腳允許電流流經的面積比使用套管的方式要大得多，所以引腳整體的電流承載能力也獲得改善，進而提高半導體模組的功率密度，藉此提供更佳的可靠性與可重工性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下將列舉一些實施例並配合所附圖式來詳細地說明本發明的內容，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖，所以會有尺寸與比例與實際不一致的可能。另外，關於說明書中所使用「包含」、「包括」、「具有」等用語，均為開放性的用語；也就是指包含但不限於。
圖1是依照本發明的第一實施例的一種半導體模組的剖面示意圖。
請參照圖1，第一實施例的半導體模組包括一電路基板100、至少一半導體晶片102、數個引腳104、數條導線106以及封裝結構108。電路基板100的表面100a具有一電路圖案110，且電路基板100可為印刷電路板（PCB）、直接覆銅（Direct Bonded Copper，DBC）基板或直接電鍍銅（Direct Plated Copper，DPC）基板。若是要應用於高發熱、高功率的半導體晶片102，可選用高導熱、高耐熱且高強度的DBC基板。以DBC基板為例，電路圖案110是銅層，電路基板100中的絕緣材料111可為氮化鋁（AlN）或熱界面材料（thermal interface material，TIM）。
在圖1中，有兩個半導體晶片102位於電路基板100的表面100a上，且半導體晶片102的一面102a可藉由焊料（solder）112與電路圖案110接合、另一面102b則藉由數條導線106分別接合至電路圖案110。本發明所屬技術領域中具有通常知識者應知，半導體晶片102可包括各種半導體元件與內連線，並可在其表面102a/102b製作接合墊（bonding pad）114等結構，以方便將導線106打線接合至半導體晶片102，使半導體晶片102的各個接合墊114連接至電路圖案110的各個部位。然而本發明並不限於此，上述接合方式還可因應需求作變化。
請繼續參照圖1，引腳104位於電路基板100的表面100a上，每個引腳104包括上引腳116與下引腳118，上引腳116經由下引腳118電性耦接電路圖案110。在本實施例中，下引腳118的頂面118a略低於封裝結構108的頂面108a，所以下引腳118整體是被包封在封裝結構108內，而上引腳116較佳是經由焊料120與下引腳118電性連接；也就是說，上引腳116雖然沒有被包封在封裝結構108內，但上引腳116的部分側壁116a會透過焊料120與封裝結構108接觸。在另一實施例中，若是不使用焊料120而改以直接接合(direct bonding)，例如Cu對Cu直接接合(Cu to Cu direct bonding)方式連結上引腳116與下引腳118，則可實現上引腳116與下引腳118直接接觸的結構。上引腳116的直徑d1可小於下引腳118的直徑d2。由於上引腳116與下引腳118都是實心結構，所以電流通過面積明顯比目前使用襯套的結構要大，因此本發明的結構能提升電流乘載能力。此外，下引腳118與電路圖案110之間也可藉由另一焊料122彼此接合。至於封裝結構108則包封半導體晶片102、導線106、電路圖案110以及每個引腳104的下引腳118，其中封裝結構108的材料為環氧樹脂成型材料（Epoxy molding compound，EMC）。因此在封裝期間可直接對一整個晶圓或芯片（chip）先進行打線，再使用上述散熱佳且可靠度高的EMC包封整個結構（不含上引腳116），並於接合上引腳116之前或之後再切割，以製得如圖1的半導體模組。相較下，目前採用單個外殼（housing）封裝的半導體模組需要先切割一顆顆晶片、形成外殼再使用矽膠分開封裝的程序，不但製程時間長且額外使用的材料成本也高。
另外，第一實施例的半導體模組的引腳除了圖1以外，還可以有其他變形例，如圖2A、圖2B以及圖2C。
在圖2A中，除了上引腳200以外，其餘構件與圖1相同，其中上引腳200的直徑d3等於下引腳118的直徑d2，也因此封裝結構108需要開一個較大的凹口（recess）202，其中上引腳200與下引腳118的接觸面積約等於下引腳118的頂面面積118a。
在圖2B中，除了凹口204比圖2A的要小以外，其餘構件與圖2A相同，因此上引腳200的部分側壁200a會與封裝結構108直接接觸。
在圖2C中，下引腳118的頂面118a與封裝結構108的頂面108a共平面，所以上引腳200的側壁200a不與封裝結構108接觸。而且，上引腳200與下引腳118之間較佳是不使用焊料120而是以直接接合方式彼此連結。
圖3A至圖3F是依照本發明的第二實施例的一種半導體模組的製造流程剖面示意圖，其中使用與第一實施例相同的元件符號來代表相同或相似的元件，且相同的構件的說明可參照第一實施例，於此不再贅述。
請先參照圖3A，提供表面100a具有一電路圖案110的電路基板100。電路基板100例如直接覆銅（DBC）基板或直接電鍍銅（DPC）基板；其製作方式例如在一層絕緣材料111的兩面各自利用銅氧共晶直接將銅覆接於其上或直接電鍍銅再進行圖案化的方式。
接著，請參照圖3B，接合半導體晶片102到電路基板100的表面100a上，譬如藉由焊料112將半導體晶片102的一表面102a接合至圖案110，再形成分別連接半導體晶片102與電路圖案100的導線106。由於半導體晶片102的另一表面102b可具有接合墊114等結構，所以可藉由打線接合方式將導線106從接合墊114打線到電路圖案110的各個部位。然而本發明並不限於此，上述接合方式還可因應需求作變化，譬如將導線106置換成導電片之類的結構並利用焊接或覆晶接合方式將半導體晶片102與圖案110電性連接。
隨後，請參照圖3C，電性耦接數個下引腳118至電路基板100的電路圖案110上，譬如先將焊料122塗佈於電路圖案110上，再將下引腳118接合至焊料122處。
然後，請參照圖3D，使用封裝結構108包封半導體晶片102、導線106、電路圖案110以及下引腳118，其中封裝結構108的材料是環氧樹脂成型材料（EMC），且所述包封的步驟是在真空環境下進行。舉例來說，先將含有多個圖3C的結構的整片晶圓置於模腔，再用傳遞成型法將EMC擠壓入模腔，同時交聯固化成型，成為具有固定結構外型的用封裝結構108。由於EMC的熱膨脹係數（CTE）較Cu、Al等其他封裝部件的CTE大，因此於固化期間可能產生較大應力，所以電路基板100中的絕緣材料111可選用氮化鋁（AlN）或熱界面材料（thermal interface material，TIM）。後續完成封裝後可以再進行切割，或者完成圖3D的步驟就先進行切割。
此外，圖3D的封裝結構108稍微覆蓋下引腳118的頂面118a，所以需要進行圖3E的步驟；換句話說，若是封裝結構108沒有覆蓋下引腳118的頂面118a，則可省略圖3E的步驟。
請參照圖3E，移除部分封裝結構108，使每個下引腳118的頂面118a暴露出來，其中移除方法例如化學蝕刻、雷射鑽孔、機械鑽孔或電漿蝕刻，且移除部位的大小可根據後續上引腳的尺寸做變化。
然後，請參照圖3F，在每個下引腳118的頂面118a電性耦接一上引腳116。舉例來說，電性耦接上引腳116的步驟可先在每個下引腳118的頂面118a形成焊料120，再將上引腳116接合到頂面118a的焊料120。另外，也可採用直接接合的方式電性耦接上引腳116與下引腳118。
綜上所述，本發明的引腳是由上、下引腳構成，所以能在真空環境下不用外殼而直接使用EMC包封下引腳與半導體晶片，再利用上引腳接合下引腳的方式完成引腳的製作。因此，本發明能增進引腳的電流承載能力，進而提高半導體模組的功率密度，且藉由引腳的結構改良，連帶改變半導體模組的製程，而降低製程時間與成本。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:電路基板 100a、102a、102b:表面 102:半導體晶片 104:引腳 106:導線 108:封裝結構 108a、118a:頂面 110:電路圖案 111:絕緣材料 112、120、122:焊料 114:接合墊 116、200:上引腳 116a、200a:側壁 118:下引腳 202、204:凹口 d1、d2、d3:直徑
圖1是依照本發明的第一實施例的一種半導體模組的剖面示意圖。 圖2A是第一實施例的半導體模組中的引腳的放大示意圖。 圖2B是第一實施例的半導體模組的另一種引腳的放大示意圖。 圖2C是第一實施例的半導體模組的再一種引腳的放大示意圖。 圖3A至圖3F是依照本發明的第二實施例的一種半導體模組的製造流程剖面示意圖。
100:電路基板
100a、102a、102b:表面
102:半導體晶片
104:引腳
106:導線
108:封裝結構
108a、118a:頂面
110:電路圖案
111:絕緣材料
112、120、122:焊料
114:接合墊
116:上引腳
116a:側壁
118:下引腳
d1、d2:直徑

Claims (21)

  1. 一種半導體模組，包括： 一電路基板，其一表面具有一電路圖案； 至少一半導體晶片，位於所述電路基板的所述表面上； 多數個引腳，位於所述電路基板的所述表面上，每個所述引腳包括上引腳與下引腳，所述上引腳經由所述下引腳電性耦接所述電路圖案； 多數個導線，分別連接所述半導體晶片與所述電路圖案；以及 封裝結構，包封所述至少一半導體晶片、所述多數個導線、所述電路圖案以及每個所述引腳的所述下引腳，其中所述封裝結構的材料包括環氧樹脂成型材料（Epoxy molding compound，EMC）。
  2. 如請求項1所述的半導體模組，其中所述上引腳與所述下引腳的接觸面積等於所述下引腳的頂面面積。
  3. 如請求項1所述的半導體模組，其中所述上引腳的部分側壁與所述封裝結構接觸。
  4. 如請求項1所述的半導體模組，其中所述上引腳的側壁不與所述封裝結構接觸。
  5. 如請求項1所述的半導體模組，其中所述上引腳與所述下引腳直接接觸。
  6. 如請求項1所述的半導體模組，其中所述上引腳與所述下引腳都是實心結構。
  7. 如請求項1所述的半導體模組，其中所述上引腳的直徑小於或等於所述下引腳的直徑。
  8. 如請求項1所述的半導體模組，其中所述下引腳的頂面低於所述封裝結構的頂面。
  9. 如請求項8所述的半導體模組，其中所述上引腳經由焊料與所述下引腳電性連接。
  10. 如請求項1所述的半導體模組，其中所述下引腳的頂面與所述封裝結構的頂面共平面。
  11. 如請求項10所述的半導體模組，其中所述上引腳直接接合所述下引腳。
  12. 如請求項1所述的半導體模組，其中所述電路基板包括直接覆銅（Direct Bonded Copper，DBC）基板或直接電鍍銅（Direct Plated Copper，DPC）基板。
  13. 如請求項12所述的半導體模組，其中所述電路基板中的絕緣材料包括氮化鋁（AlN）或熱界面材料（thermal interface material，TIM）。
  14. 一種半導體模組的製造方法，包括： 提供一電路基板，所述電路基板的一表面具有一電路圖案； 接合至少一半導體晶片到所述電路基板的所述表面上； 形成多數個導線，分別連接所述半導體晶片與所述電路圖案； 電性耦接多數個下引腳至所述電路基板的所述電路圖案上； 使用封裝結構包封所述至少一半導體晶片、所述多數個導線、所述電路圖案以及所述多數個下引腳，其中所述封裝結構的材料包括環氧樹脂成型材料（Epoxy molding compound，EMC）；以及 在每個所述下引腳的頂面電性耦接一上引腳。
  15. 如請求項14所述的半導體模組的製造方法，其中電性耦接所述上引腳的步驟包括： 在每個所述下引腳的所述頂面形成焊料；以及 將所述上引腳接合到所述頂面的所述焊料。
  16. 如請求項15所述的半導體模組的製造方法，其中電性耦接所述上引腳之前更包括：移除部分所述封裝結構，使每個所述下引腳的所述頂面暴露出來。
  17. 如請求項16所述的半導體模組的製造方法，其中移除部分所述封裝結構的方法包括化學蝕刻、雷射鑽孔、機械鑽孔或電漿蝕刻。
  18. 如請求項14所述的半導體模組的製造方法，其中電性耦接所述上引腳的方式包括直接接合。
  19. 如請求項14所述的半導體模組的製造方法，其中所述包封的步驟是在真空環境下進行。
  20. 如請求項14所述的半導體模組的製造方法，其中所述電路基板包括直接覆銅（Direct Bonded Copper，DBC）基板或直接電鍍銅（Direct Plated Copper，DPC）基板。
  21. 如請求項20所述的半導體模組的製造方法，其中所述電路基板中的絕緣材料包括氮化鋁（AlN）或熱界面材料（thermal interface material，TIM）。
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