JP2017059812A - パッケージキャリアおよびその製造方法 - Google Patents

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Abstract

【課題】少なくとも１つの発熱素子を載せるパッケージキャリア、およびその製造方法を提供する。【解決手段】パッケージキャリアは、基板と、少なくとも１つの導熱素子と、絶縁材料と、第１パターン化回路層と、第２パターン化回路層とを含む。基板は、上表面、下表面、およびスルーホールを有する。導熱素子は、スルーホールの内側に配置され、第１表面および第２表面を有する。絶縁材料は、頂面、底面、および頂面から導熱素子に延伸する少なくとも１つのキャビティを有する。導熱素子は、スルーホール内に絶縁材料で固定され、キャビティは、導熱素子の第１表面の一部を露出する。第１パターン化回路層は、上表面および頂面に配置され、第２パターン化回路層は、下表面および底面に配置される。【選択図】図１（ｇ）

Description

本発明は、キャリア構造およびその製造方法に関するものであり、特に、パッケージキャリアおよびその製造方法に関するものである。
一般的に、パッケージキャリアは、主に、複数のパターン化導電層と少なくとも１つの絶縁層によって構成され、２つの隣接するパターン化導電層の間に絶縁層を配置して、絶縁効果を達成する。放熱効果を高めるため、通常、パッケージキャリアの下表面に接着層を介して放熱ブロックを固定することにより、パターン化導電層および絶縁層を介してパッケージキャリア上の電子素子により生成された熱を放熱ブロックに伝送し、熱伝導を行うことができる。接着層および絶縁層は、通常、熱伝導率が低いため、電子素子によって生成された熱が絶縁層および接着層を介して放熱ブロックに伝送された時、熱抵抗（thermal resistance）が増加する。また、パッケージキャリアに固定された放熱ブロックを使用することによってパッケージキャリアの厚さが増すため、現在の商品に対する軽薄化の要求を満たすことができない。
本発明は、少なくとも１つの発熱素子を載せるのに適したパッケージキャリアを提供する。
本発明は、また、上述したパッケージキャリアを製造するのに適したパッケージキャリアの製造方法を提供する。
本発明のパッケージキャリアは、基板と、少なくとも１つの導熱素子と、絶縁材料と、第１パターン化回路層と、第２パターン化回路層とを含む。基板は、互いに向かい合う上表面と下表面、および上表面と下表面を接続するスルーホールを有する。導熱素子は、スルーホールの内側に配置され、互いに向かい合う第１表面と第２表面を有する。導熱素子の厚さは、基板の厚さよりも小さい。絶縁材料は、導熱素子とスルーホールの内壁の間に設置され、導熱素子は、スルーホール内に絶縁材料で固定される。絶縁材料は、互いに向かい合う頂面と底面を有する。絶縁材料の頂面と基板の上表面は、略同一平面上にある。絶縁材料の底面、基板の下表面、および導熱素子の第２表面は、略同一平面上にある。絶縁材料および導熱素子は、絶縁材料の頂面から導熱素子に延伸する少なくとも１つのキャビティ（cavity）を定義し、キャビティは、導熱素子の第１表面の一部を露出する。第１パターン化回路層は、基板の上表面および絶縁材料の頂面に配置され、基板および頂面の一部を露出する。第２パターン化回路層は、基板の下表面および絶縁材料の底面に配置され、基板および底面の一部を露出する。
本発明の１つの実施形態において、導熱素子の材料は、セラミック、シリコン、炭化ケイ素、ダイアモンド、金属、またはその組み合わせにより形成された積層を含む。
本発明の１つの実施形態において、導熱素子は、第１金属層と、第２金属層と、導熱材料層とを含む。導熱材料層は、第１金属層と第２金属層の間に配置され、第１金属層および第２金属層は、それぞれ第１表面および第２表面を有する。
本発明の１つの実施形態において、パッケージキャリアは、さらに、第１ソルダマスク層と、第２ソルダマスク層とを含む。第１ソルダマスク層は、第１パターン化回路層の一部および第１パターン化回路層により露出された基板の上に少なくとも配置される。第２ソルダマスク層は、第２パターン化回路層により露出された基板の上に少なくとも配置される。
本発明の１つの実施形態において、パッケージキャリアは、さらに、第１表面処理層と、第２表面処理層とを含む。第１表面処理層は、第１パターン化回路層の上に少なくとも配置される。第２表面処理層は、第２パターン化回路層の上に配置される。
本発明の１つの実施形態において、第１パターン化回路層は、さらに、キャビティの内壁およびキャビティにより露出された導熱素子の第１表面に配置される。
本発明の１つの実施形態において、第１表面処理層は、さらに、キャビティにより露出された導熱素子の第１表面に配置される。
本発明の１つの実施形態において、少なくとも１つの導熱素子は、第１導熱素子と、第２導熱素子とを含む。少なくとも１つのキャビティは、第１キャビティおよび第２キャビティを含む。第１キャビティは、第１導熱素子の一部を露出し、第２キャビティは、第２導熱素子の一部を露出する。第１導熱素子の厚さは、第２導熱素子の厚さよりも小さく、第１キャビティの深さは、第２キャビティの深さよりも大きい。
本発明は、以下のステップを含むパッケージキャリアの製造方法を提供する。互いに向かい合う上表面と下表面、および上表面と下表面を接続するスルーホールを有する基板を提供する。基板のスルーホールの内側に少なくとも１つの導熱素子を配置し、導熱素子の厚さは、基板の厚さよりも小さい。導熱素子は、スルーホール内に絶縁材料で固定され、絶縁材料は、導熱素子とスルーホールの内壁の間に設置される。絶縁材料は、互いに向かい合う頂面と底面を有し、導熱素子は、互いに向かい合う第１表面と第２表面を有する。絶縁材料の頂面と基板の上表面は、略同一平面上にあり、絶縁材料の底面、基板の下表面、および導熱素子の第２表面は、略同一平面上にある。第１パターン化回路層および第２パターン化回路層を形成する。第１パターン化回路層は、基板の上表面および絶縁材料の頂面に少なくとも形成され、基板および頂面の一部を露出する。第２パターン化回路層は、基板の下表面および絶縁材料の底面に形成され、基板および底面の一部を露出する。絶縁材料の頂面から導熱素子に延伸する少なくとも１つのキャビティを形成し、キャビティは、導熱素子の第１表面の一部を露出する。
本発明の１つの実施形態において、基板のスルーホールの内側に導熱素子を配置するステップは、基板の下表面に接着層を提供し、接着層および基板のスルーホールが収容空間を定義するステップと；接着層の上および収容空間の内側に導熱素子を配置するステップと；収容空間を絶縁材料で充填して、導熱素子を封入（encapsulate）するとともに、導熱素子をスルーホール内に固定するステップと；接着層を除去して、基板の下表面および絶縁材料の底面を露出するステップとを含む。
本発明の１つの実施形態において、第１パターン化回路層および第２パターン化回路層を形成するステップは、基板の上表面および絶縁材料の頂面に形成された第１回路層、および基板の下表面および絶縁材料の底面に形成された第２回路層を形成するステップと；第１回路層および第２回路層をパターン化して、第１パターン化回路層および第２パターン化回路層を形成するステップとを含む。
本発明の１つの実施形態において、絶縁材料の頂面から導熱素子に延伸する少なくとも１つのキャビティを形成するステップの後、さらに、第１パターン化回路層の一部および第１パターン化回路層により露出された基板の上に少なくとも配置された第１ソルダマスク層を形成するステップと；第２パターン化回路層により露出された基板の上に少なくとも配置された第２ソルダマスク層を形成するステップとを含む。
本発明の１つの実施形態において、絶縁材料の頂面から導熱素子に延伸する少なくとも１つのキャビティを形成するステップの後、さらに、第１パターン化回路層の上に少なくとも配置された第１表面処理層を形成するステップと；第２パターン化回路層の上に配置された第２表面処理層を形成するステップとを含む。
本発明の１つの実施形態において、第１パターン化回路層は、さらに、キャビティの内壁およびキャビティにより露出された導熱素子の第１表面に配置される。
本発明の１つの実施形態において、第１表面処理層は、さらに、キャビティにより露出された導熱素子の第１表面に配置される。
本発明の１つの実施形態において、導熱素子の材料は、セラミック、シリコン、炭化ケイ素、ダイアモンド、金属、またはその組み合わせにより形成された積層を含む。
本発明の１つの実施形態において、導熱素子は、第１金属層と、第２金属層と、導熱材料層とを含む。導熱材料層は、第１金属層と第２金属層の間に配置され、第１金属層および第２金属層は、それぞれ第１表面および第２表面を有する。
本発明の１つの実施形態において、少なくとも１つの導熱素子は、第１導熱素子と、第２導熱素子とを含む。少なくとも１つのキャビティは、第１キャビティと、第２キャビティとを含む。第１キャビティは、第１導熱素子の一部を露出し、第２キャビティは、第２導熱素子の一部を露出する。第１導熱素子の厚さは、第２導熱素子の厚さよりも小さく、第１キャビティの深さは、第２キャビティの深さよりも大きい。
以上のように、本発明のパッケージキャリアの導熱素子は、基板のスルーホール内に絶縁材料で固定され、絶縁材料のキャビティは、導熱素子の第１表面の一部を露出する。そのため、続いて、パッケージキャリアが発熱素子を載せる時、発熱素子は、絶縁材料のキャビティ内に配置され、導熱素子に直接接触し、且つワイヤで第１表面処理層と電気接続することができる。その結果、本発明のパッケージキャリアは、導熱素子により生成された熱を外部環境に有効に伝送できるだけでなく、配線経路を有効に短縮して、パッケージキャリアの厚さを減らすこともできる。
本発明の上記および他の目的、特徴、および利点をより分かり易くするため、図面と併せた幾つかの実施形態を以下に説明する。
図１（ａ）〜図１（ｇ）は、本発明の１つの実施形態に係るパッケージキャリアの製造方法を示す断面概略図である。 本発明の１つの実施形態に係るパッケージキャリアを示す断面概略図である。 本発明の１つの実施形態に係るパッケージキャリアを示す断面概略図である。 導熱素子を載せる図１ｇのパッケージキャリアを示す断面概略図である。 導熱素子を載せる図２のパッケージキャリアを示す断面概略図である。 本発明の１つの実施形態に係る２つの発熱素子を載せるパッケージキャリアを示したものである。
図１（ａ）〜図１（ｇ）は、本発明の１つの実施形態に係るパッケージキャリアの製造方法を示す断面概略図である。本実施形態のパッケージキャリアの製造方法に基づくと、まず、図１（ａ）を参照すると、互いに向かい合う上表面１１１と下表面１１３を有する基板１１０を提供する。本実施形態の基板１１０は、例えば、単層回路板（single layer circuit board）、二重層回路板（double layer circuit board）、または多層回路板（multi-layer circuit board）であってもよい。ここで、図１（ａ）に示すように、基板１１０は、誘電体層１１２および誘電体層１１２の両側に設置された回路層１１４、１１６により構成された二重層回路板であるが、本発明はこれに限定されない。
続いて、図１（ｂ）に示すように、パンチング、ルーティング（routing）、機械的ドリル加工、レーザ穴あけ、または他の適切な方法で、基板１１０内に上表面１１１と下表面１１３を接続するスルーホールＨを形成する。
続いて、図１（ｃ）を参照すると、基板１１０の下表面１１３に接着層１１５を提供する。接着層１１５および基板１１０のスルーホールＨは、収容空間Ｓを定義する。ここで、言及すべきこととして、接着層１１５は、後に導熱素子１２０の支持部材として使用するために、基板１１０の下表面１１３に一時的に接着されているだけである。続いて、導熱素子１２０は、接着層１１５の上に配置され、収容空間Ｓの内側に設置される。導熱素子１２０の厚さは、基板１１０の厚さよりも小さく、導熱素子１２０の厚さは、例えば、基板１１０の厚さの１０分の１〜１０分の９であるが、本発明はこれに限定されない。導熱素子１２０は、互いに向かい合う第1表面１２２と第２表面１２４を有し、第２表面１２４は、接着層１１５に直接接触する。ここで、導熱素子１２０の材料は、セラミック、シリコン、炭化ケイ素、ダイアモンド、金属、またはその組み合わせにより形成された積層を含む。
続いて、図１（ｃ）を参照すると、絶縁材料１３０が収容空間Ｓを充填して、導熱素子１２０を封入するとともに、基板１１０のスルーホールＨに導熱素子１２０を固定する。絶縁材料１３０は、互いに向かい合う頂面１３２と底面１３４を有する。この時、図１ｃに示すように、導熱素子１２０は、絶縁材料１３０により基板１１０のスルーホールＨ内に固定され、絶縁材料１３０は、導熱素子１２０とスルーホールＨの内壁に設置される。つまり、絶縁材料１３０は、導熱素子１２０と基板１１０の間の相対位置を固定するために使用される。
続いて、図１（ｃ）および図１（ｄ）を同時に参照すると、接着層１１５を除去して、基板１１０の下表面１１３および絶縁材料１３０の底面１３４を露出する。この時、絶縁材料の頂面１３２および基板１１０の上表面１１１は、略同一平面上にあり、絶縁材料１３０の底面１３４、基板１１０の下表面１１３、および導熱素子１２０の第２表面１２４は、略同一平面上にある。これは、後に形成されるパッケージキャリア１００ａ（図１（ｇ）を参照）がより優れた表面平坦性を有することができることを意味する。この時点で、基板１１０のスルーホールＨの内側に導熱素子１２０を配置するステップが完了する。
続いて、図１（ｄ）を参照すると、第１回路層１４０’および第２回路層１５０’を形成する。第１回路層１４０’は、基板１１０の上表面１１１および絶縁材料１３０の頂面１３２に形成され、第２回路層１５０’は、基板１１０の下表面１１３および絶縁材料１３０の底面１３４に形成される。ここで、第１回路層１４０’および第２回路層１５０’を形成する方法は、例えば、電気メッキ法である。
次に、図１（ｅ）を参照すると、第１回路層１４０’および第２回路層１５０’をパターン化して、第１パターン化回路層１４０および第２パターン化回路層１５０を形成する。この時、第１パターン化回路層１４０は、基板１１０の上表面１１１および絶縁材料１３０の頂面１３２に形成され、基板１１０の誘電体層１１２の一部および絶縁材料１３０の頂面１３２の一部を露出する。第２パターン化回路層１５０は、基板１１０の下表面１１３および絶縁材料１３０の底面１３４に形成され、基板１１０の誘電体層１１２の一部および絶縁材料１３０の底面１３４の一部を露出する。
その後、図１（ｆ）を参照すると、第１パターン化回路層１４０をマスクとして使用して、絶縁材料１３０の頂面１３２から導熱素子１２０に延伸する少なくとも１つのキャビティＣを形成する。キャビティＣは、導熱素子１２０の第１表面１２２の一部を露出する。ここで、第１パターン化回路層１４０をマスクとして使用し、レーザーアブレーション（laser ablation）またはルーティングの方法によりキャビティＣを形成することができる。また、キャビティＣを形成した後、第１ソルダマスク層１６０および第２ソルダマスク層１７０を選択的に形成する。第１ソルダマスク層１６０は、第１パターン化回路層１４０の一部および基板１１０の第１パターン化回路層１４０により露出された誘電体層１１２の上に少なくとも配置され、第２ソルダマスク層１７０は、基板１１０の第２パターン化回路層１５０により露出された誘電体層１１２の上に少なくとも配置される。
最後に、図１（ｇ）を参照すると、露出した第１パターン化回路層１４０および露出した第２パターン化回路層１５０の構造特性を維持するため、第１表面処理層１８０および第２表面処理層１９０を形成する。第１表面処理層１８０は、第１ソルダマスク層１６０により露出された第１パターン化回路層１４０の上に少なくとも配置され、第２表面処理層１９０は、第２パターン化回路層１５０の上に配置される。ここで、第１表面処理層１８０は、さらに、導熱素子１２０のキャビティＣにより露出された第１表面１２２の上に配置される。本実施形態の第１表面処理層１８０および第２表面処理層１９０の材料は、例えば、ニッケル、パラジウム、金、またはこれらの材料の合金であり、第１パターン化回路層１４０および第２パターン化回路層１５０の酸化や外部からの汚染を防止する。ここまでで、パッケージキャリア１００ａの製造が完了する。
上述した構造において、図１（ｇ）を参照すると、本実施形態のパッケージキャリア１００ａは、基板１１０と、導熱素子１２０と、絶縁材料１３０と、第１パターン化回路層１４０と、第２パターン化回路層１５０とを含む。基板１１０は、互いに向かい合う上表面１１１と下表面１１３、および上表面１１１と下表面１１３を接続するスルーホールＨを有する。導熱素子１２０は、スルーホールＨの内側に配置され、互いに向かい合う第１表面１２２と第２表面１２４を有する。導熱素子１２０の厚さは、基板１１０の厚さよりも小さい。絶縁材料１３０は、導熱素子１２０とスルーホールＨの内壁の間に配置され、導熱素子１２０は、絶縁材料１３０によってスルーホールＨ内に固定される。絶縁材料１３０は、互いに向かい合う頂面１３２と底面１３４を有する。絶縁材料１３０の頂面１３２と基板１１０の上表面１１１は、略同一平面上にある。絶縁層１３０の底面１３４、基板１１０の下表面１１３、および導熱素子１２０の第２表面１２４は、略同一平面上にある。絶縁材料１３０および導熱素子１２０は、絶縁層１３０の頂面１３２から導熱素子１２０に延伸する少なくとも１つのキャビティＣを定義し、キャビティＣは、導熱素子１２０の第１表面１２２の一部を露出する。第１パターン化回路層１４０は、基板１１０の上表面１１１および絶縁材料１３０の頂面１３２に配置され、基板１１０の誘電体層１１２の一部および絶縁材料１３０の頂面１３２の一部を露出する。第２パターン化回路層１５０は、基板１１０の下表面１１３および絶縁材料１３０の底面１３４に配置され、基板１１０の誘電体層１１２の一部および絶縁材料１３０の底面１３４の一部を露出する。
また、本実施形態のパッケージキャリア１００ａは、さらに、第１ソルダマスク層１６０と、第２ソルダマスク層１７０とを含む。第１ソルダマスク層１６０は、第１パターン化回路層１４０の一部および基板１１０の第１パターン化回路層１４０により露出された誘電体層１１２の上に少なくとも配置され、第２ソルダマスク層１７０は、基板１１０の第２パターン化回路層１５０により露出された誘電体層１１２の上に少なくとも配置される。また、露出した第１パターン化回路層１４０および露出した第２パターン化回路層１５０の構造特性を維持するため、本実施形態のパッケージキャリア１００ａは、さらに、第１表面処理層１８０と、第２表面処理層１９０とを含む。第１表面処理層１８０は、第１ソルダマスク層１６０により露出された第１パターン化回路層１４０の上に配置され、第２表面処理層１９０は、第２パターン化回路層１５０の上に配置される。
本実施形態のパッケージキャリア１００ａの導熱素子１２０は、基板１１０のスルーホールＨ内に絶縁材料１３０で固定され、絶縁材料１３０のキャビティＣは、導熱素子１２０の第１表面１２２の一部を露出する。そのため、図４を参照すると、続いて、パッケージキャリア１００ａが発熱素子２１０を載せる時、発熱素子２１０は、絶縁材料１３０のキャビティＣ内に配置され、導熱素子１２０の第１表面１２２の上に設置された第１表面処理層１８０に直接接触し、且つ複数のワイヤ２２０で第１パターン化回路層１４０の上に設置された第１表面処理層１８０と電気接続することができる。また、パッケージキャリア１００ａの発熱素子２１０、ワイヤ２２０、第１ソルダマスク層１６０、および第１表面処理層１８０を成形コンパウンド２３０で封入して、パッケージ構造１０を形成する。その結果、本実施形態のパッケージキャリア１００ａにおいて、発熱素子２１０により生成された熱を順番に第１表面処理層１８０、導熱素子１２０、第２パターン化回路層１５０、および第２表面処理層１９０を介して有効且つ迅速に外部環境に伝送できるだけでなく、発熱素子２１０の配置位置によりワイヤ２２０の配線経路を有効に短縮して、形成されるパッケージ構造１０の厚さを有効に減らすこともできる。
言及すべきこととして、本実施形態は、絶縁材料１３０のキャビティＣ、第１パターン化回路層１４０、および第２パターン化回路層１５０の形成順序に限定されない。上述した実施形態において、絶縁材料１３０のキャビティＣは、第１パターン化回路層１４０および第２パターン化回路層１５０の後に形成されるが、別の実施形態において、図２を参照すると、パッケージキャリア１００ｂの絶縁材料１３０のキャビティＣは、第１パターン化回路層１４０ａおよび第２パターン化回路層１５０ａの前に形成されてもよい。そのため、第１パターン化回路層１４０ａは、さらに、キャビティＣの内壁およびキャビティＣにより露出された導熱素子１２０の第1表面１２２に配置される。また、キャビティＣにより露出された導熱素子１２０の第１表面１２２の第１パターン化回路層１４０ａの上に、後に形成される第1表面処理層１８０ａをさらに配置することができる。つまり、少なくとも第１パターン化回路層１４０ａおよび第１パターン化回路層１４０ａの上に設置された第1表面処理層１８０ａが絶縁材料１３０のキャビティＣの上に配置される。
図５を参照すると、続いて、パッケージキャリア１００ｂが発熱素子２１０を載せる時、発熱素子２１０は、絶縁材料１３０のキャビティＣ内に配置され、第１表面処理層１８０ａに直接接触し、且つワイヤ２２０で第１パターン化回路層１４０ａの上に設置された第１表面処理層１８０ａと電気接続することができる。また、パッケージキャリア１００ｂの発熱素子２１０、ワイヤ２２０、第１ソルダマスク層１６０および第１表面処理層１８０ａを成形コンパウンド２３０で封入して、パッケージ構造２０を形成する。その結果、本実施形態のパッケージキャリア１００ｂにおいて、発熱素子２１０により生成された熱を順番に第１表面処理層１８０ａ、第１パターン化回路層１４０ａ、導熱素子１２０、第２パターン化回路層１５０、および第２表面処理層１９０を介して有効且つ迅速に外部環境に伝送できるだけでなく、発熱素子２１０の配置位置によりワイヤ２２０の配線経路を有効に短縮して、形成されるパッケージ構造２０の厚さを有効に減らすこともできる。
また、本実施形態は、導熱素子１２０の構造形態に限定されない。上述した実施形態では、導熱素子１２０を円弧状の角を有するブロック構造として具体化し、導熱素子１２０と絶縁材料１３０の間の接着力を強めるが、別の実施形態において、図３を参照すると、本実施形態のパッケージキャリア１００ｃの導熱素子１２０ａは、第１金属層１２１、第２金属層１２３、および導熱材料層１２５により形成されてもよく、導熱材料層１２５は、第１金属層１２１と第２金属層１２３の間に形成され、第１金属層１２１および第２金属層１２３は、それぞれ第１表面１２２および第２表面１２４を有する。ここで、導熱材料層１２５の材料は、セラミック、シリコン、炭化ケイ素、ダイアモンド等を含み、セラミック材料は、例えば、アルミナ、窒化アルミニウム等であるが、本発明はこれに限定されない。
また、言及すべきこととして、本発明は、絶縁材料１３０のキャビティＣの数、およびパッケージキャリア１００ａ、１００ｂ、１００ｃに配置された各導熱素子１２０、１２０ａの数に限定されない。上述した実施形態において、絶縁材料１３０のキャビティＣは、１つであり、パッケージキャリア１００ａ、１００ｂ、１００ｃに配置された各導熱素子１２０、１２０ａの数も１つである。しかしながら、別の実施形態において、図６を参照すると、本実施形態のパッケージキャリア１００ｄは、２つの導熱素子、つまり、第１導熱素子１２０ｂと第２導熱素子１２０ｃを有し、絶縁材料１３０’は、第１キャビティＣ１および第２キャビティＣ２を有する。第１キャビティＣ１は、第１導熱素子１２０ｂの一部を露出し、第２キャビティＣ２は、第２導熱素子１２０ｃの一部を露出する。第１導熱素子１２０ｂの厚さＴ１は、第２導熱素子１２０ｃの厚さＴ２よりも小さく、第１キャビティＣ１の深さＤ１は、第２キャビティＣ２の深さＤ２よりも大きい。本実施形態の絶縁材料１３０’は、第１キャビティＣ１および第２キャビティＣ２を有するため、パッケージキャリア１００ｄは、２つの発熱素子２１０ａ、２１０ｂを載せるのに適している。
図６を参照すると、続いて、パッケージキャリア１００ｄが発熱素子２１０ａ、２１０ｂを載せる時、発熱素子２１０ａ、２１０ｂは、それぞれ絶縁材料１３０’の第１キャビティＣ１および第２キャビティＣ２内に配置され、第１表面処理層１８０に直接接触し、且つワイヤ２２０で基板１１０の上表面１１１にある第１パターン化回路層１４０の上に設置された第１表面処理層１８０と電気接続することができる。また、パッケージキャリア１００ｄの発熱素子２１０ａ、２１０ｂ、ワイヤ２２０、第１ソルダマスク層１６０、および第１表面処理層１８０を成形コンパウンド２３０で封入して、パッケージ構造３０を形成する。その結果、本実施形態のパッケージキャリア１００ｄにおいて、発熱素子２１０ａ、２１０ｂにより生成された熱を第１表面処理層１８０、第１導熱素子１２０ｂ、第２導熱素子１２０ｃ、第２パターン化回路層１５０、および第２表面処理層１９０を介して有効且つ迅速に外部環境に伝送できるだけでなく、発熱素子２１０ａ、２１０ｂの配置位置によりワイヤ２２０の配線経路を有効に短縮して、配線コストを削減すると同時に、形成されるパッケージ構造３０の厚さを有効に減らすこともできる。
以上のように、本発明のパッケージキャリアの導熱素子は、基板のスルーホール内に絶縁材料で固定され、絶縁材料のキャビティは、導熱素子の第１表面の一部を露出する。そのため、続いて、パッケージキャリアが発熱素子を載せる時、発熱素子は、絶縁材料のキャビティ内に配置され、導熱素子に直接接触し、且つワイヤで第１表面処理層と電気接続することができる。その結果、本発明のパッケージキャリアは、導熱素子により生成された熱を外部環境に有効に伝送できるだけでなく、配線経路を有効に短縮して、コストを削減し、パッケージキャリアの厚さを減らすこともできる。
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
本発明は、導熱素子により生成された熱を外部環境に有効に伝送できるだけでなく、配線経路を有効に短縮して、パッケージ構造の厚さを減らすこともできるパッケージキャリアおよびその製造方法を提供する。
１０、２０、３０ パッケージ構造
１００ａ、１００ｂ、１００ｃ、１００ｄ パッケージキャリア
１１０ 基板
１１１ 上表面
１１２ 誘電体層
１１３ 下表面
１１４、１１６ 回路層
１１５ 接着層
１２０、１２０ａ 導熱素子
１２０ｂ 第１導熱素子
１２０ｃ 第２導熱素子
１２１ 第１金属層
１２２ 第１表面
１２３ 第２金属層
１２４ 第２表面
１２５ 導熱材料層
１３０、１３０’ 絶縁材料
１３２ 頂面
１３４ 底面
１４０’ 第１回路層
１４０、１４０ａ 第１パターン化回路層
１５０’ 第２回路層
１５０ 第２パターン化回路層
１６０ 第１ソルダマスク層
１７０ 第２ソルダマスク層
１８０、１８０ａ 第１表面処理層
１９０ 第２表面処理層
２１０、２１０ａ、２１０ｂ 発熱素子
２２０ ワイヤ
２３０ 成形コンパウンド
Ｃ キャビティ
Ｃ１ 第１キャビティ
Ｃ２ 第２キャビティ
Ｄ１、Ｄ２ 深さ
Ｈ スルーホール
Ｓ 収容空間
Ｔ１、Ｔ２ 厚さ

Claims (18)

  1. 互いに向かい合う上表面と下表面、および前記上表面と前記下表面を接続するスルーホールを有する基板と、
    前記スルーホールの内側に配置され、互いに向かい合う第１表面と第２表面を有し、厚さが前記基板の厚さよりも小さい少なくとも１つの導熱素子と、
    前記導熱素子と前記スルーホールの内壁の間に設置された絶縁材料であって、前記導熱素子が、前記スルーホール内に前記絶縁材料で固定され、前記絶縁材料が、互いに向かい合う頂面と底面を有し、前記絶縁材料の前記頂面と前記基板の前記上表面が、略同一平面上にあり、前記絶縁材料の前記底面、前記基板の前記下表面、および前記導熱素子の前記第２表面が、略同一平面上にあり、前記絶縁材料および前記導熱素子が、前記絶縁材料の前記頂面から前記導熱素子に延伸する少なくとも１つのキャビティを定義し、前記キャビティが、前記導熱素子の前記第１表面の一部を露出する絶縁材料と、
    前記基板の前記上表面および前記絶縁材料の前記頂面に配置され、前記基板および前記頂面の一部を露出する第１パターン化回路層と、
    前記基板の前記下表面および前記絶縁材料の前記底面に配置され、前記基板および前記底面の一部を露出する第２パターン化回路層と、
    を含むパッケージキャリア。
  2. 前記導熱素子の材料が、セラミック、シリコン、炭化ケイ素、ダイアモンド、金属、またはその組み合わせにより形成された積層を含む請求項１に記載のパッケージキャリア。
  3. 前記導熱素子が、第１金属層と、第２金属層と、導熱材料層とを含み、前記導熱材料層が、前記第１金属層と前記第２金属層の間に配置され、前記第１金属層および前記第２金属層が、それぞれ前記第１表面および前記第２表面を有する請求項１に記載のパッケージキャリア。
  4. 前記第１パターン化回路層の一部および前記第１パターン化回路層により露出された前記基板の上に少なくとも配置された第１ソルダマスク層と、
    前記第２パターン化回路層により前記露出された基板の上に少なくとも配置された第２ソルダマスク層と、
    をさらに含む請求項１に記載のパッケージキャリア。
  5. 前記第１パターン化回路層の上に少なくとも配置された第１表面処理層と、
    前記第２パターン化回路層の上に配置された第２表面処理層と、
    をさらに含む請求項１に記載のパッケージキャリア。
  6. 前記第１パターン化回路層が、さらに、前記キャビティの内壁および前記キャビティにより露出された前記導熱素子の前記第１表面に配置された請求項５に記載のパッケージキャリア。
  7. 前記第１表面処理層が、さらに、前記キャビティにより露出された前記導熱素子の前記第１表面に配置された請求項５に記載のパッケージキャリア。
  8. 前記少なくとも１つの導熱素子が、第１導熱素子と、第２導熱素子とを含み、前記少なくとも１つのキャビティが、第１キャビティと、第２キャビティとを含み、前記第１キャビティが、前記第１導熱素子の一部を露出し、前記第２キャビティが、前記第２導熱素子の一部を露出し、前記第１導熱素子の厚さが、前記第２導熱素子の厚さよりも小さく、前記第１キャビティの深さが、前記第２キャビティの深さよりも大きい請求項１に記載のパッケージキャリア。
  9. 互いに向かい合う上表面と下表面、および前記上表面と前記下表面を接続するスルーホールを有する基板を提供するステップと、
    前記基板の前記スルーホールの内側に少なくとも１つの導熱素子を配置するステップであって、前記導熱素子の厚さが、前記基板の厚さよりも小さく、前記導熱素子が、前記スルーホール内に絶縁材料で固定され、前記絶縁材料が、前記導熱素子と前記スルーホールの内壁の間に設置され、前記絶縁材料が、互いに向かい合う頂面と底面を有し、前記導熱素子が、互いに向かい合う第１表面と第２表面を有し、前記絶縁材料の前記頂面と前記基板の前記上表面が、略同一平面上にあり、前記絶縁材料の前記底面、前記基板の前記下表面、および前記導熱素子の前記第２表面が、略同一平面上にあるステップと、
    前記基板の前記上表面および前記絶縁材料の前記頂面に少なくとも形成され、前記基板および前記頂面の一部を露出する第１パターン化回路層、および前記基板の前記下表面および前記絶縁材料の前記底面に形成され、前記基板および前記底面の一部を露出する第２パターン化回路層を形成するステップと、
    前記絶縁材料の前記頂面から前記導熱素子に延伸し、前記導熱素子の前記第１表面の一部を露出する少なくとも１つのキャビティを形成するステップと、
    を含むパッケージキャリアの製造方法。
  10. 前記基板の前記スルーホールの内側に前記導熱素子を配置するステップが、
    前記基板の前記下表面に接着層を提供し、前記接着層および前記基板の前記スルーホールが、収容空間を定義するステップと、
    前記接着層の上および前記収容空間の内側に前記導熱素子を配置するステップと、
    前記収容空間を前記絶縁材料で充填して、前記導熱素子を封入するとともに、前記導熱素子を前記スルーホール内に固定するステップと、
    前記接着層を除去して、前記基板の前記下表面および前記絶縁材料の前記底面を露出するステップと、
    を含む請求項９に記載のパッケージキャリアの製造方法。
  11. 前記第１パターン化回路層および前記第２パターン化回路層を形成するステップが、
    前記基板の前記上表面および前記絶縁材料の前記頂面に形成された第１回路層、および前記基板の前記下表面および前記絶縁材料の前記底面に形成された第２回路層を形成するステップと、
    前記第１回路層および前記第２回路層をパターン化して、前記第１パターン化回路層および前記第２パターン化回路層を形成するステップと、
    を含む請求項９に記載のパッケージキャリアの製造方法。
  12. 前記絶縁材料の前記頂面から前記導熱素子に延伸する前記キャビティを形成するステップの後、さらに、
    前記第１パターン化回路層の一部および前記第１パターン化回路層により露出された前記基板の上に少なくとも配置された前記第１ソルダマスク層を形成するステップと、
    前記第２パターン化回路層により露出された前記基板の上に少なくとも配置された第２ソルダマスク層を形成するステップと、
    を含む請求項９に記載のパッケージキャリアの製造方法。
  13. 前記絶縁材料の前記頂面から前記導熱素子に延伸する前記キャビティを形成するステップの後、さらに、
    前記第１パターン化回路層の上に少なくとも配置された第１表面処理層を形成するステップと、
    前記第２パターン化回路層の上に配置された第２表面処理層を形成するステップと、
    を含む請求項９に記載のパッケージキャリアの製造方法。
  14. 前記第１パターン化回路層が、さらに、前記キャビティの内壁および前記キャビティにより露出された前記導熱素子の前記第１表面に配置された請求項１３に記載のパッケージキャリアの製造方法。
  15. 前記第１表面処理層が、さらに、前記キャビティにより露出された前記導熱素子の前記第１表面に配置された請求項１３に記載のパッケージキャリアの製造方法。
  16. 前記導熱素子の材料が、セラミック、シリコン、炭化ケイ素、ダイアモンド、金属、またはその組み合わせにより形成された積層を含む請求項９に記載のパッケージキャリアの製造方法。
  17. 前記導熱素子が、第１金属層と、第２金属層と、導熱材料層とを含み、前記導熱材料層が、前記第１金属層と前記第２金属層の間に配置され、前記第１金属層および前記第２金属層が、それぞれ前記第１表面および前記第２表面を有する請求項９に記載のパッケージキャリアの製造方法。
  18. 前記少なくとも１つの導熱素子が、第１導熱素子と、第２導熱素子とを含み、前記少なくとも１つのキャビティが、前記第１キャビティと、前記第２キャビティとを含み、前記第１キャビティが、前記第１導熱素子の一部を露出し、前記第２キャビティが、前記第２導熱素子の一部を露出し、前記第１導熱素子の厚さが、前記第２導熱素子の厚さよりも小さく、前記第１キャビティの深さが、前記第２キャビティの深さよりも大きい請求項９に記載のパッケージキャリアの製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6440917B1 (ja) * 2018-04-12 2018-12-19 三菱電機株式会社 半導体装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN206976318U (zh) * 2014-11-21 2018-02-06 株式会社村田制作所 模块
TWI611538B (zh) * 2016-10-25 2018-01-11 旭德科技股份有限公司 封裝載板及其製作方法
US10658264B2 (en) * 2017-09-01 2020-05-19 Analog Devices, Inc. Diamond-based heat spreading substrates for integrated circuit dies
TWI722533B (zh) 2019-08-12 2021-03-21 旭德科技股份有限公司 散熱基板及其製作方法
CN110621123A (zh) * 2019-09-19 2019-12-27 生益电子股份有限公司 一种导热pcb的制作方法及pcb
CN114203889A (zh) * 2020-09-18 2022-03-18 欣兴电子股份有限公司 电路板及其制作方法
CN114258184B (zh) * 2020-09-23 2023-11-10 鹏鼎控股(深圳)股份有限公司 电路板的制造方法及电路板

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5932191A (ja) * 1982-08-18 1984-02-21 イビデン株式会社 プリント配線基板とその製造方法
JPS59217385A (ja) * 1983-05-25 1984-12-07 イビデン株式会社 プリント配線基板
JPH0316195A (ja) * 1989-01-25 1991-01-24 Matsushita Electric Works Ltd プリント配線板
JPH0378794B2 (ja) * 1983-02-28 1991-12-16 Ibiden Co Ltd
JPH07106466A (ja) * 1993-09-30 1995-04-21 Toppan Printing Co Ltd マルチチップモジュール搭載用プリント配線基板
JP2012151473A (ja) * 2011-01-19 2012-08-09 Kyokutoku Kagi Kofun Yugenkoshi パッケージキャリアおよびその製造方法
JP2012235089A (ja) * 2011-05-03 2012-11-29 Kyokutoku Kagi Kofun Yugenkoshi パッケージキャリアおよびその製造方法
JP2014107542A (ja) * 2012-11-23 2014-06-09 Subtron Technology Co Ltd パッケージキャリア

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI235464B (en) * 2004-10-12 2005-07-01 Phoenix Prec Technology Corp Carried structure of integrated electronic element and method for fabricating the same
US7947908B2 (en) * 2007-10-19 2011-05-24 Advantest Corporation Electronic device
CN101853818B (zh) * 2009-04-02 2013-09-11 欣兴电子股份有限公司 具有凹穴的封装基板结构及其制作方法
US9398694B2 (en) * 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
TWI408837B (zh) * 2011-02-08 2013-09-11 Subtron Technology Co Ltd 封裝載板及其製作方法
SG10201400390YA (en) * 2014-03-05 2015-10-29 Delta Electronics Int L Singapore Pte Ltd Package structure
US9653381B2 (en) * 2014-06-17 2017-05-16 Micron Technology, Inc. Semiconductor structures and die assemblies including conductive vias and thermally conductive elements and methods of forming such structures
TWI542271B (zh) * 2015-02-11 2016-07-11 旭德科技股份有限公司 封裝基板及其製作方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5932191A (ja) * 1982-08-18 1984-02-21 イビデン株式会社 プリント配線基板とその製造方法
JPH0378794B2 (ja) * 1983-02-28 1991-12-16 Ibiden Co Ltd
JPS59217385A (ja) * 1983-05-25 1984-12-07 イビデン株式会社 プリント配線基板
JPH0316195A (ja) * 1989-01-25 1991-01-24 Matsushita Electric Works Ltd プリント配線板
JPH07106466A (ja) * 1993-09-30 1995-04-21 Toppan Printing Co Ltd マルチチップモジュール搭載用プリント配線基板
JP2012151473A (ja) * 2011-01-19 2012-08-09 Kyokutoku Kagi Kofun Yugenkoshi パッケージキャリアおよびその製造方法
JP2012235089A (ja) * 2011-05-03 2012-11-29 Kyokutoku Kagi Kofun Yugenkoshi パッケージキャリアおよびその製造方法
JP2014107542A (ja) * 2012-11-23 2014-06-09 Subtron Technology Co Ltd パッケージキャリア

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6440917B1 (ja) * 2018-04-12 2018-12-19 三菱電機株式会社 半導体装置
TWI670804B (zh) * 2018-04-12 2019-09-01 日商三菱電機股份有限公司 半導體裝置
WO2019198199A1 (ja) * 2018-04-12 2019-10-17 三菱電機株式会社 半導体装置
US11508646B2 (en) 2018-04-12 2022-11-22 Mitsubishi Electric Corporation Semiconductor device

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