JP5296894B2 - パッケージキャリアおよびその製造方法 - Google Patents

パッケージキャリアおよびその製造方法 Download PDF

Info

Publication number
JP5296894B2
JP5296894B2 JP2012017023A JP2012017023A JP5296894B2 JP 5296894 B2 JP5296894 B2 JP 5296894B2 JP 2012017023 A JP2012017023 A JP 2012017023A JP 2012017023 A JP2012017023 A JP 2012017023A JP 5296894 B2 JP5296894 B2 JP 5296894B2
Authority
JP
Japan
Prior art keywords
layer
substrate
opening
metal layer
package carrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012017023A
Other languages
English (en)
Other versions
JP2012164982A (ja
Inventor
世豪 孫
Original Assignee
旭徳科技股▲ふん▼有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旭徳科技股▲ふん▼有限公司 filed Critical 旭徳科技股▲ふん▼有限公司
Publication of JP2012164982A publication Critical patent/JP2012164982A/ja
Application granted granted Critical
Publication of JP5296894B2 publication Critical patent/JP5296894B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01019Potassium [K]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483Containers
    • H01L33/486Containers adapted for surface mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/64Heat extraction or cooling elements
    • H01L33/642Heat extraction or cooling elements characterized by the shape
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0201Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203Cooling of mounted components
    • H05K1/0204Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10106Light emitting diode [LED]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

この発明は、半導体構造およびその製造方法に関する。特に、この発明は、パッケージキャリア(package carrier)およびその製造方法に関する。
チップパッケージは、露出されたチップを保護し、チップの接点密度を低下させ、かつチップによって発生される熱を有効に放散させることを目指している。リードフレーム(leadframe)は、従来のワイヤーボンディング(wire bonding)技術が適用される時、通常、チップのキャリア(carrier)として提供される。チップの接点密度が次第に増大するにつれて、リードフレームは、もはや更に接点密度を向上させることができないとともに、望ましい接点密度を達成できるパッケージ基板(package substrate)に置き換えられる。また、チップは、金属導電ワイヤーまたはバンプ(bump)のような導電媒体によりパッケージ基板上にパッケージされる。
最も一般的な発光ダイオード(light emitting diode = LED)パッケージ構造において、LEDチップが使用される前に、LEDチップがパッケージされる必要があるとともに、発光する時、LEDチップが大量の熱を発生させる。もしもLEDチップにより発生された熱が十分に放散できず、かつLEDチップ構造中に継続して蓄積されるとすれば、LEDチップ構造の温度が継続的に増大する。このように、過熱状態となったLEDチップが輝度を減少させ、寿命を短縮させ、あるいは永久的な損傷さえも受ける。
集積された回路の集積度が増大するにつれて、LEDチップおよびパッケージ基板間の熱膨張係数のミスマッチ(mismatch)がしばしば熱応力(thermal stress)ならびに、その間の曲がり(warpage)を引き起こす。最後に、LEDチップおよびパッケージ基板間の信頼性が低下する。光抽出効率を強化することに加えて、現在のパッケージ技術は、パッケージ構造の熱応力を減少させて、寿命ならびにパッケージ構造の信頼性を増大することに焦点が置かれている。
そこで、この発明の目的は、熱発生素子を搭載することに適したパッケージキャリアを提供することにある。
この発明は、さらに、パッケージキャリアを製造する方法を提供する。製造方法を適用することにより、上記したパッケージキャリアを形成することができる。
この発明の実施形態中、パッケージキャリアを製造する方法は、以下のステップを含む。基板が提供される。基板が上表面と上表面に背向する下表面とを有する。基板の上表面および下表面に連通する第1開口が形成される。熱伝導素子が基板の第1開口中に配置される。熱伝導素子が絶縁材料を介して基板の第1開口中に固定されるとともに、熱伝導素子が頂表面と頂表面に背向する底表面とを有する。第1絶縁層と第1絶縁層上に位置する第1金属層とが基板の上表面にラミネートされるとともに、第2絶縁層と第2絶縁層上に位置する第2金属層が基板の下表面にラミネートされる。第1絶縁層が基板および第1金属層間に位置するとともに、熱伝導素子の頂表面ならびに絶縁材料の一部を被覆する。第2絶縁層が基板ならびに第2金属層間に位置するとともに、熱伝導素子の底表面および絶縁材料の一部を被覆する。第2開口と第3開口とが形成される。第2開口が第1金属層ならびに第1絶縁層を貫通し、かつ頂表面の一部を露出させる。第3開口が第2金属層および第2絶縁層を貫通し、かつ底表面の一部を露出させる。第1金属層と第1絶縁層と基板と第2絶縁層と第2金属層とを貫通する少なくとも1つのスルービア(through via)が形成される。第3金属層が形成される。第3金属層が第1金属層と、第2開口により露出された第1絶縁層の一部と、第2開口により露出された頂表面の一部と、第2金属層と、第3開口によって露出された第2絶縁層の一部と、第3開口によって露出された底表面の一部と、スルービアの内壁とを被覆する。ソルダーマスクが第3金属層上に形成される。表面保護膜が形成される。表面保護膜がソルダーマスクにより露出された第3金属層とスルービアの内壁上に位置する第3金属層とを共に被覆する。
この発明の実施形態中、熱発生素子を搭載するのに適したパッケージキャリアが提供される。パッケージキャリアが基板と熱伝導素子と絶縁材料と第1絶縁層と第2絶縁層と第1金属層と第2金属層と少なくとも1つのスルービアと第3金属層とソルダーマスクと表面保護層とを含む。基板が上表面と上表面に背向する下表面とを有するとともに、上表面と下表面とに連通する第1開口を有する。熱伝導素子が基板の第1開口中に配置されるとともに、頂表面と頂表面に背向する底表面とを有する。絶縁材料が基板の第1開口を充填して熱伝導素子を第1開口中に固定する。第1絶縁層が基板の上表面に配置され、かつ上表面および絶縁材料の一部を被覆する。ここで、第1絶縁層が第2開口を有するとともに、第2開口が熱伝導素子の頂表面の一部を露出させる。第2絶縁層が基板の下表面に配置され、かつ下表面および絶縁材料の一部を被覆する。ここで、第2絶縁層が第3開口を有するとともに、第3開口が熱伝導素子の底表面の一部を露出させる。第1金属層が第1絶縁層上に配置される。第2金属層が第2絶縁層上に配置される。スルービアが第1金属層、第1絶縁層、基板、第2絶縁層および第2金属層を貫通する。第3金属層が第1金属層、第2開口により露出される第1絶縁層、第2開口により露出される熱伝導素子の頂表面の一部、第2金属層、第3開口によって露出される第2絶縁層、第3開口によって露出される熱伝導素子の底表面の一部ならびにスルービアの内壁を被覆する。ソルダーマスクが第3金属層上に配置される。表面保護層がソルダーマスクによって露出された第3金属層およびスルービアの内壁に位置する第3金属層を被覆する。熱発生素子が第2開口により露出された熱伝導素子の頂表面の一部の上方に対応するように位置する表面保護層上に配置される。
上記した観点から、上記した実施形態に述べたパッケージキャリアは、基板に埋め込まれた熱伝導素子を有する。それ故に、熱発生素子がパッケージキャリア上に配置される時、熱発生素子によって発生される熱は、熱伝導素子および基板上に位置する金属層を介して急速に外界へ伝導されることができる。かくして、この発明の実施形態に記述されたパッケージキャリアは、熱発生素子により発生された熱を有効に放散できるとともに、熱発生素子の使用効率および使用寿命を共に改善できる。また、この発明の上記実施形態に記述されたパッケージキャリアは、基板にラミネートされた導電層と絶縁層とを有して、パッケージキャリア全体の構造強度を向上させるだけでなく、パッケージキャリアの熱伝導効果を改善できる。さらに、この実施形態の熱伝導素子の熱膨張係数が基板の熱膨張係数よりも小さいので、熱発生素子の熱膨張係数と熱伝導素子の熱膨張係数と基板の熱膨張係数との差異が次第に減少できる。このようにして、熱膨張係数が熱発生素子と熱伝導素子と基板との間でストレスを増大させるほど大きくない。従って、熱発生素子が剥離または損傷しないとともに、パッケージキャリアの信頼性を向上させることができる。
この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。 この発明の実施形態にかかる図1Hに描いた熱発生素子を持つパッケージキャリアを示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。 図3Gに描いた熱発生素子を持つパッケージキャリアを示す概略的な断面図である。
以下、この発明を実施するための形態を図面に基づいて説明する。
図1A〜図1Hは、この発明の実施形態にかかるパッケージキャリアを製造する方法を示す概略的な断面図である。図1Aにおいて、この実施形態中のパッケージキャリアを製造する方法に基づき、基板110aが提供される。基板110aが上表面111aと上表面111aに背向する下表面113aとを有する。この実施形態中、基板110aは、例えば、第1銅箔(copper foil)層112aと、第2銅箔層114aと、第1銅箔層112aおよび第2銅箔層114a間に配置されたコア誘電層116aとを有する。即ち、この実施形態の基板110aは、両面基板である。
図1Bにおいて、基板110aの上表面111aおよび下表面113aを連通する第1開口S1が例えばスタンピング(stamping 打ち抜き)またはルーティング(routing 溝掘り)によって形成される。
図1Cに描いたように、シード層190が基板110aの上表面111a、基板110aの下表面113aおよび第1開口S1の内壁上に形成される。ここで、シード層190が第1銅箔層112aと第2銅箔層114aと第1開口S1の内壁とを被覆するとともに、シード層190を形成する方法が電気メッキを含む。別な実施形態では、図示してないが、シード層190を必要としない。即ち、シード層190が必要かどうかは、製造上の必要性に基づいて決定される。
図1Dにおいて、熱伝導素子120が基板110aの第1開口S1中に配置される。ここで、熱伝導素子120は、例えば、絶縁材料130を介して基板110aの第1開口S1中に固定される。換言すれば、絶縁材料130が基板110aの第1開口S1中に配置されて、熱伝導素子120および基板110aの相対的な位置を固定する。この実施形態中、シード層190が基板110aの上表面111aと基板110aの下表面113aおよび第1開口S1の内壁上に形成されるため、絶縁材料130が第1開口S1中に配置される時、第1開口S1の内壁との結合力およびその信頼性を向上させることができる。また、この実施形の熱伝導素子120は、頂表面121と頂表面121に背向する底表面123とを有する。
特に、この実施形態に基づいて、熱伝導素子120は、第1導電層122と、第2導電層124と、第1導電層122および第2導電層124間に位置する絶縁材料層126とを有する。熱伝導素子120の熱膨張係数が基板110aの熱膨張係数よりも小さいとともに、熱伝導素子120の熱伝導係数が基板110aの熱伝導係数よりも大きい。詳細には、熱伝導素子120の熱膨張係数が例えば3ppm/℃〜30ppm/℃の範囲であり、かつ熱伝導素子120の熱伝導係数が20W/m×K〜500W/m×Kの範囲である。熱伝導素子120の絶縁材料層126の熱伝導係数が基板110aのコア誘電層116aの熱伝導係数よりも大きい。また、熱伝導素子120の材料が例えばスルーシリコンビア(through silicon via = TSV)を有する又は有さないセラミックス、TSVを有する又は有さないシリコン、シリコンカーバイド、ダイヤモンドあるいは金属である。
図1Eにおいて、第1絶縁層142と第1絶縁層142上に位置する第1金属層152とが基板110aの上表面111aにラミネートされるとともに、第2絶縁層144と第2絶縁層144上に位置する第2金属層154とが基板110aの下表面113aにラミネートされる。詳細には、この実施形態に従って、第1絶縁層142が基板110aおよび第1金属層152間に位置する。また、第1絶縁層142が熱伝導素子120の頂表面121と絶縁材料130の一部と第1銅箔層112a上に位置するシード層190の一部とを被覆する。第2絶縁層144が基板110aおよび第2金属層154間に位置する。また、第2絶縁層144が熱伝導素子120の底表面123と絶縁材料130の一部と第2銅箔層114a上に位置するシード層190の一部とを被覆する。さらに、この実施形態中、第1絶縁層142および第1金属層152を基板110aの上表面111aにラミネート、ならびに第2絶縁層144および第2金属層154を基板110aの下表面113aにラミネートする方法は、例えば、熱圧合である。
図1Fにおいて、第2開口S2および第3開口S3が形成される。第2開口S2が第1金属層152と第1絶縁層142とを貫通するとともに、熱伝導素子120の頂表面121の一部を露出させる。第3開口S3が第2金属層154と第2絶縁層144とを貫通するとともに、熱伝導素子120の底表面123の一部を露出させる。この実施形態に基づき、第2開口S2および第3開口S3を形成する方法が機械ドリルまたはレーザードリルを含む。
図1Gにおいて、第1金属層152と第1絶縁層142と基板110aと第2絶縁層144と第2金属層154を貫通する、少なくとも1つのスルービアVが形成される。図1G中、2つのスルービアVが概略的に示されている。スルービアVを形成する方法が機械ドリルまたはレーザードリルを含む。
図1Gに示したように、第3金属層160が形成されて第1金属層152と、第2開口S2によって露出された熱伝導素子120の頂表面121の一部と、第2開口S2によって露出された第1絶縁層142の一部と、第2金属層154と、第3開口S3によって露出された熱伝導素子120の底表面123の一部と、第3開口S3によって露出された第2絶縁層144の一部と、スルービアVの内壁とを被覆する。この実施形態中、第3金属層160は、例えば、電気メッキにより形成される。
図1Hにおいて、ソルダーマスク170が第3金属層160上に形成される。表面保護層180が形成される。表面保護層180がソルダーマスク170によって露出された第3金属層160およびスルービアVの内壁上に位置する第3金属層160をともに被覆する。この実施形態中、表面保護層180が例えばニッケルゴールドからなり、第1および第2金属層152&154の酸化速度を低減させる。ここで、パッケージキャリア100aの製作が実質的に完了する。
パッケージキャリア100aの構造について、図1Hに示したように、この実施形態のパッケージキャリア100aは、基板110aと、熱伝導素子120と、絶縁材料130と、第1絶縁層142と、第2絶縁層144と、第1金属層152と、第2金属層154と、少なくとも1つのスルービアVと、第3金属層160と、ソルダーマスク170と、表面保護層180とを含む。図1H中、2つのスルービアVが概略的に描かれている。基板110aが第1銅箔層112aと第2銅箔層114aとコア誘電層116aとを含む。また、基板110aが上表面111aと、上表面111aに背向する下表面113aと、上表面111aおよび下表面113aを連通する第1開口S1とを有する。熱伝導素子120が基板110aの第1開口S1中に配置されるとともに、頂表面121と頂表面121に背向する底表面123とを有する。絶縁材料130が基板110aの第1開口S1を充填して熱伝導素子120を基板110aの第1開口S1中に固定する。第1絶縁層142が基板110aの上表面111aに配置されるとともに、上表面111aと絶縁材料130の一部を被覆する。ここで、第1絶縁層142が第2開口S2を有し、かつ第2開口S2が熱伝導素子120の頂表面121の一部を露出させる。第2絶縁層144が基板110aの下表面113aに配置されるとともに、下表面113aと絶縁材料130の一部とを被覆する。ここで、第2絶縁層144が第3開口S3を有し、かつ第3開口S3が熱伝導素子120の底表面123の一部を露出させる。第1金属層152が第1絶縁層142上に配置される。第2金属層154が第2絶縁層144上に配置される。スルービアVが第1金属層152と第1絶縁層142と基板110aと第2絶縁層144と第2金属層154とを貫通する。第3金属層160が第1金属層152と、第2開口S2によって露出された第1絶縁層142と、第2開口S2によって露出された熱伝導素子120の頂表面121の一部と、第2金属層154と、第3開口S3によって露出された第2絶縁層144と、第3開口S3によって露出された熱伝導素子120の底表面123の一部と、スルービアVの内壁とを被覆する。ソルダーマスク170が第3金属層160上に配置される。表面保護層180がソルダーマスク170によって露出された第3金属層160およびスルービアVの内壁上に位置する第3金属層160を両方とも被覆する。
図2は、この発明の実施形態にかかる図1Hに描いた熱発生素子を持つパッケージキャリアを示す概略的な断面図である。図2において、この実施形態中、パッケージキャリア100aは、熱発生素子200を持つのに適している。熱発生素子200は、第2開口S2によって露出された熱伝導素子120の頂表面121の一部上方に対応するように位置する表面保護層180上に配置される。熱発生素子200は、例えば、電子チップまたは光電デバイスであるが、この発明を限定するものと解釈されてはならない。例えば、電子チップは、集積回路チップ、即ちチップモジュール、または画像チップ、メモリーチップまたは半導体チップのような単独チップであることができる。光電素子は、例えば、発光ダイオード(LED)、レーザーダイオードまたはガス放電光源である。この実施形態中、熱発生素子200は、例えば、LEDである。
詳細には、熱発生素子200は、例えば、半導体チップであり、複数のボンディングワイヤー220を介してワイヤーボンディングにより表面保護層180に電気接続できる。また、熱発生素子200、ボンディングワイヤー220、パッケージキャリア100aの一部がモールド化合物210によって被包することができ、熱発生素子200とボンディングワイヤー220とパッケージキャリア100a間の電気接続を確保できる。この実施形態の熱発生素子200の熱膨張係数は、基板110aの熱膨張係数よりも小さいので、熱発生素子200の熱膨張係数、熱伝導素子120の熱膨張係数および基板110aの熱膨張係数の差異が次第に減少する。かくして、熱膨張係数の差異は、熱発生素子200、熱伝導素子120および基板110a間のストレスを増大させるほど大きなものとはならない。それにより、熱発生素子200が剥がれ落ちたり、損傷されたりしないとともに、パッケージキャリア100aの信頼性を向上させることができる。
また、熱伝導素子120の熱伝導係数が基板110aの熱伝導係数よりも大きく、かつ熱伝導素子120が基板110a内部に埋め込まれる。第1金属層152と第2金属層154とが熱伝導素子120の頂表面121および底表面123上方にそれぞれ配置される。従って、熱発生素子200がパッケージキャリア100a上に配置される時、熱発生素子200により発生される熱が熱伝導素子120および基板110a上に位置する金属層(第1、第2および第3金属層152,154&160を含む)を介して急速に外界へ伝導されることができる。このようにして、この発明の実施形態中に記述されたパッケージキャリア100aが熱発生素子200により発生される熱を有効に放散できるとともに、熱発生素子200の使用効率および使用寿命が共に向上する。さらに、構造強度を向上させることのできる絶縁層(即ち、第1および第2絶縁層142&144)および金属層(即ち、第1および第2金属層152&154)が基板110a上に配置される。それ故に、パッケージキャリア100aが熱発生素子200を持つ時、この実施形態のパッケージキャリア100aは、望ましい構造強度を有する。
注意すべきことは、熱発生素子200とパッケージキャリア100aとを結合する方法および熱発生素子200のタイプは、この発明を限定するものではないことである。この実施形態中に記述された熱発生素子200が複数のボンディングワイヤーを介してワイヤーボンディングによりパッケージキャリア100aの表面保護層180に電気接続されるけれども、別な実施形態の熱発生素子200は、複数のバンプ(図示せず)を介してフィリップチップボンディングにより熱伝導素子120上方に位置する表面保護層180に電気接続されることもできる。この発明の別な実施形態中、熱発生素子200は、チップパッケージ(図示せず)であることができるとともに、表面実装技術(surface mount technology = SMT)を行うことによって設置することができる。熱発生素子200とパッケージキャリア100aとを結合する方法および熱発生素子200のタイプは、例示であるとともに、この発明に対する限定と解釈されるべきではない。
図3A〜図3Gは、この発明の別な実施形態にかかるパッケージキャリアの製造方法を示す概略的な断面図である。図3Aにおいて、この実施形態のパッケージキャリアの製造方法に基づき、基板110bが提供される。基板110bが上表面111bと上表面111bに背向する下表面113bとを有する。この実施形態中、基板110bが金属板112bと少なくとも1つの絶縁ブロック114bとを含む。図3A中、2つの絶縁ブロック114bが概略的に描かれている。金属板112bが少なくとも1つの上表面111bと下表面113bとを連通するスルーホール115bを有する。図3A中、2つのスルーホール115bが概略的に描かれ、かつ絶縁ブロック114bがそれぞれスルーホール115b中に配置される。
図3Bにおいて、金属板112bを貫通する第1開口S1が例えばスタンピングまたはルーティング(routing)により形成される。
図3Cにおいて、熱伝導素子120が第1開口S1中に配置される。ここで、熱伝導素子120が例えば絶縁材料130を介して第1開口S1中に固定される。言い換えれば、絶縁材料130が第1開口S1中に配置されて、熱伝導素子120および基板110bの相対位置に固定される。また、この実施形態の熱伝導素子120が頂表面121と頂表面121に背向する底表面123とを有する。
特に、この実施形態に基づいて、熱伝導素子120が第1導電層122と、第2導電層124と、第1導電層122および第2導電層124間に位置する絶縁材料層126とを含む。熱伝導素子120の熱膨張係数が基板110bの熱膨張係数よりも小さく、かつ熱伝導素子120の熱伝導係数が基板110bの熱伝導係数よりも大きい。具体的には、熱伝導素子120の熱膨張係数が例えば3ppm/℃〜30ppm/℃の範囲であり、熱伝導素子120の熱伝導係数が20W/m*K〜500W/m*Kの範囲である。また、熱伝導素子120の材料が例えばスルーシリコンビア(through silicon via = TSV)を有する又は有さないセラミック、TSVを有する又は有さないシリコン、シリコンカーバイド、ダイヤモンドあるいは金属である。
図3Dにおいて、第1絶縁層142と第1絶縁層142上に位置する第1金属層152とは、基板110bの上表面111bにラミネートされるとともに、第2絶縁層144と第2絶縁層144上に位置する第2金属層154とは、基板110bの下表面113bにラミネートされる。詳細には、この実施形態に基づき、第1絶縁層142が基板110bおよび第1金属層152間に位置する。また、第1絶縁層142が熱伝導素子120の頂表面121と絶縁材料130の一部と基板110bの上表面111bとを被覆する。第2絶縁層144が基板110bならびに第2金属層154間に位置する。加えて、第2絶縁層144が熱伝導素子120の底表面123と絶縁材料130の一部と基板110bの下表面113bを被覆する。さらに、この実施形態中、第1絶縁層142と第1金属層152とを基板110bの上表面111bにラミネートし、第2絶縁層144と第2金属層154とを基板110bの下表面113bにラミネートする方法は、例えば、熱圧合である。
図3Eにおいて、第2開口S2と第3開口S3とが形成される。第2開口S2が第1金属増152と第1絶縁層142とを貫通し、かつ熱伝導素子120の頂表面121の一部を露出させる。第3開口S3が第2金属層154と第2絶縁層144とを貫通し、かつ熱伝導素子120の底表面123の一部を露出させる。この実施形態に基づき、第2開口S2および第3開口S3を形成する方法が機械ドリルまたはレーザードリルを含む。
図3Fにおいて、第1金属増152と第1絶縁層142と基板110bと第2絶縁層144と第2金属層154とを貫通する少なくとも1つのスルービアVが形成される。図3F中、2つのスルービアVが概略的に描かれている。スルービアVを形成する方法が機械ドリルまたはレーザードリルを含む。
図3Fに示すように、第3金属層160が形成されて第1金属層152と、第2開口S2によって露出された第1絶縁層142の一部と、第2開口S2によって露出された熱伝導素子120の頂表面121の一部と、第2金属層154と、第3開口S3によって露出された第2絶縁層144の一部と、第3開口S3によって露出された熱伝導素子120の底表面123の一部と、スルービアVの内壁とを被覆する。この実施形態中、第3金属層160が例えば電気メッキにより形成される。
図3Gにおいて、ソルダーマスク170が第3金属層160上に形成される。表面保護層180が形成される。表面保護層180がソルダーマスク170により露出される第3金属層160とスルービアVの内壁上に位置する第3金属層160を両方とも被覆する。この実施形態中、表面保護層180が例えばニッケルゴールドから成り、第1および第2金属層152&154の酸化速度を低減させる。ここまでで、パッケージキャリア100bの製作が実質的に完了する。
パッケージキャリア100bの構造について、図3Gに示すように、この実施形態のパッケージキャリア100bが基板110bと熱伝導素子120と絶縁材料130と第1絶縁層142と第2絶縁層144と第1金属層152と第2金属層154と少なくとも1つのスルービアVと第3金属層160とソルダーマスク170と表面保護層180とを含む。図3G中、2つのスルービアVが概略的に描かれている。基板110bが上表面111bと上表面111bに背向する下表面113bとを有する。ここで、基板110bが金属板112bと絶縁ブロック114bとを含む。金属板112bが第1開口S1とスルーホール115bとを有するとともに、絶縁ブロック114bがスルーホール115b中にそれぞれ配置される。熱伝導素子120が基板110bの第1開口S1中に配置され、かつ頂表面121と頂表面121に背向する底表面123とを有する。絶縁材料130が基板110bの第1開口S1を充填して熱伝導素子120を基板110bの第1開口S1中に固定する。第1絶縁層142が基板110bの上表面111bに配置されるとともに、上表面111bと絶縁材料130の一部と熱伝導素子120の頂表面121とを被覆する。第1絶縁層142が熱伝導素子120の頂表面121の一部を露出させる第2開口S2を有する。第2絶縁層144は基板110bの下表面113bに配置されるとともに、下表面113b、絶縁材料130、熱伝導素子120の底表面123の一部とを被覆する。第2絶縁層144が熱伝導素子120の底表面123を露出させる第3開口S3を有する。第1金属層152が第1絶縁層142上に配置される。第2金属層154が第2絶縁層144上に配置される。スルービアVが第1金属層152と第1絶縁層142と基板110bの絶縁ブロック114bと第2絶縁層144と第2金属層154とを貫通する。第3金属層160が第1金属層152と、第2開口S2によって露出される第1絶縁層142と、第2開口S2によって露出される熱伝導素子120の頂表面121の一部と、第2金属層154と、第3開口S3により露出される第2絶縁層144と、第3開口S3により露出される熱伝導素子120の底表面123の一部と、スルービアVの内壁とを被覆する。ソルダーマスク170が第3金属層160上に配置される。表面保護層180がソルダーマスク170によって露出される第3金属層160とスルービアVの内壁上に位置する第3金属層160とを両方とも被覆する。
図4は、図3Gに描いた熱発生素子を持つパッケージキャリアを示す概略的な断面図である。図4において、この実施形態中、パッケージキャリア100bが熱発生素子200を持つことに適したものである。熱発生素子200が第2開口S2によって露出された熱発生素子200の頂表面121の一部の上方に対応するように位置する表面保護層180上に配置される。熱発生素子200が例えば電子チップまたは光電チップであり、この発明を限定するものと解釈してはならない。電子チップは、例えば、集積回路チップ、つまりチップモジュール、または画像チップ、メモリーチップまたは半導体チップのような単一チップであることができる。光電チップは、例えば、LED、レーザーダイオードまたはガス放電光源である。この実施形態中、熱発生素子200が例えばLEDである。
詳細には、熱発生素子200は、例えば、半導体チップが複数のボンディングワイヤー220を介してワイヤーボンディングにより表面保護層180に電気接続されることができる。あるいは、熱発生素子200とボンディングワイヤー220とパッケージキャリア100の一部とは、モールド化合物によって被包されることができ、熱発生素子200とボンディングワイヤー220とパッケージキャリア100b間の電気接続を確保する。この実施形態の熱伝導素子120の熱膨張係数が基板110bの熱膨張係数よりも小さいので、熱発生素子200の熱膨張係数、熱伝導素子120の熱膨張係数および基板110bの熱膨張係数が次第に減少できる。かくして、熱膨張係数の差異が、熱発生素子200、熱伝導素子120および基板110b間のストレスを増大させるほどおおきくはない。従って、熱発生素子200が剥離または損傷されないとともに、パッケージキャリア100bの信頼性を向上させることができる。
また、熱伝導素子120の熱伝導係数は、基板110bの熱伝導係数よりも大きく、熱伝導素子120が基板110b中に埋め込まれている。第1金属層152と第2金属層154とがそれぞれ熱伝導素子120の頂表面121および底表面123上方に配置されている。従って、熱発生素子200がパッケージキャリア100b上に配置される時、熱発生素子200により発生された熱が熱伝導素子120および基板110上に位置する金属層(第1、第2および第3金属層152,154&160を含む)を介して急速に外界へ伝導される。このようにして、この発明の実施形態に記述されたパッケージキャリア100bは、熱発生素子200によって発生された熱を効果的に放散できるとともに、熱発生素子200の使用効率および使用寿命を両方とも改善できる。
注意すべきことは、熱発生素子200とパッケージキャリア100bとを結合する方法および熱発生素子200のタイプがこの発明を限定しないことである。この実施形態中に述べた熱発生素子200は、パッケージキャリア100bの表面保護膜180に電気接続されるものの、別な実施形態中の熱発生素子200は、複数のバンプ(図示せず)を介してフリップチップボンディングにより熱伝導素子120上方に位置する表面保護膜180に電気接続されることもできる。この発明の別な実施形態中、熱発生素子200は、チップパッケージ(図示せず)であることができるとともに、表面実装技術(SMT)を行うことによってパッケージキャリア100bに設置される。熱発生素子200とパッケージキャリア100bとを結合する方法および熱発生素子200のタイプは例示であって、この発明に対する限定と解釈されるべきでない。
まとめると、上記実施の形態において説明されるパッケージキャリアは、基板に埋められた熱伝導素子を有する。ゆえに、熱発生素子がパッケージキャリア上に構成されるとき、熱発生素子により発生した熱は、熱伝導素子と基板上に位置する金属層を介して急速に外界へ伝達されることができる。そのように、本発明の実施の形態におけるパッケージキャリアは、熱発生素子により発生された熱を効果的に放散できるとともに、熱発生素子の使用効率および使用寿命を両方とも改善できる。さらに、本発明の実施の形態におけるパッケージキャリアは、基板上にラミネートされた導電層と絶縁層を有し、パッケージキャリア全体の構造強度を向上させるだけでなく、パッケージキャリアの熱伝導効果を改善できる。さらに、この実施形態の熱伝導素子の熱膨張係数が基板の熱膨張係数よりも小さいので、熱発生素子の熱膨張係数と熱伝導素子の熱膨張係数と基板の熱膨張係数との差異が次第に減少できる。このようにして、熱膨張係数が熱発生素子と熱伝導素子と基板との間でストレスを増大させるほど大きくない。従って、熱発生素子が剥離または損傷しないとともに、パッケージキャリアの信頼性を向上させることができる。
以上のように、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
本発明は、LEDチップ等の熱発生素子をパッケージするのに使用できるパッケージキャリア及びその製造方法に関するものである。
100a,100b パッケージキャリア
110a,110b 基板
112a 第1銅箔層
112b 金属板
113a,113b 下表面
114a 第2銅箔層
114b 絶縁ブロック
115b スルーホール
116a コア誘電層
120 熱伝導素子
121 頂表面
122 第1導電層
123 底表面
124 第2導電層
126 絶縁材料層
130 絶縁材料
142 第1絶縁層
144 第2絶縁層
152 第1金属層
154 第2金属層
160 第3金属層
170 ソルダーマスク
180 表面保護層
190 シード層
200 熱発生素子
210 モールド化合物
220 ボンディングワイヤー
S1 第1開口
S2 第2開口
S3 第3開口
V スルービア

Claims (15)

  1. 基板を提供し、前記基板が上表面、および前記上表面に背向する下表面を有することと、
    前記基板の前記上表面ならびに前記下表面に連通する第1開口を形成することと、
    前記基板の前記第1開口中に熱伝導素子を配置し、そのうち、前記熱伝導素子が絶縁材料を介して前記第1開口中に固定され、かつ前記熱伝導素子が頂表面、および前記頂表面に背向する底表面を有することと、
    前記基板の前記表面上に第1絶縁層および前記第1絶縁層上に位置する第1金属層をラミネートするとともに、第2絶縁層および前記第2絶縁層上に位置する第2金属層を前記基板の前記表面上にラミネートし、そのうち、前記第1絶縁層が前記基板および前記第1金属層間に位置し、前記熱伝導素子の前記頂表面ならびに前記絶縁材料の一部を被覆するとともに、第2絶縁層が前記基板ならびに前記第2金属層間に位置し、前記熱伝導素子の前記底表面ならびに前記絶縁材料の一部を被覆することと、
    第2開口および第3開口を形成し、前記第2開口が前記第1金属層および前記第1絶縁層を貫通するとともに、前記頂表面の一部を露出させ、前記第3開口が前記第2金属層ならびに前記第2絶縁層を貫通するとともに、前記底表面の一部を露出させることと、
    第1金属層、第1絶縁層、前記基板、前記第2絶縁層および前記第2金属層を貫通する少なくとも1つのスルービアを形成することと、
    第3金属層を形成して、前記第1金属層、第2開口によって露出された第1絶縁層の一部、第2開口によって露出された前記頂表面の一部、前記第2金属層、前記第3開口によって露出された前記第2絶縁層の一部、前記第3開口によって露出された前記底表面ならびに前記少なくとも1つのスルービアの内壁を被覆することと、
    前記第3金属層上にソルダーマスクを形成することと、
    表面保護層を形成して、前記表面保護層が前記ソルダーマスクにより露出された前記第3金属層および前記少なくとも1つのスルービアの内壁に位置する前記第3金属層を被覆することと、を備え
    前記表面保護層が、前記第1金属層および前記第2金属層の酸化速度を低減できる金属材料から成る、パッケージキャリアを製造する方法。
  2. 前記基板が、第1銅箔層、第2銅箔層ならびに前記第1銅箔層および前記第2銅箔層間に配置されたコア誘電層を備える請求項1記載のパッケージキャリアを製造する方法。
  3. さらに、前記基板の前記第1開口中に前記前記熱伝導素子を配置する前に、前記第1銅箔層、前記第2銅箔層および前記第1開口の内壁上にシード層を形成する請求項2記載のパッケージキャリアを製造する方法。
  4. 前記基板が、金属板ならびに少なくとも1つの絶縁ブロックを備えるとともに、前記金属板が前記第1開口を有する請求項1記載のパッケージキャリアを製造する方法。
  5. さらに、前記第1絶縁層および前記第1金属層を前記基板の前記上表面にラミネートするとともに、前記第2絶縁層および前記第2金属層を前記基板の前記下表面にラミネートする前に、前記金属板を貫通するとともに、前記基板の前記上表面および前記下表面を連通する少なくとも1つのスルーホールを形成することと、
    前記少なくとも1つのスルーホールを形成した後に、前記基板の前記少なくとも1つのスルーホール中に少なくとも1つの絶縁ブロックを形成することと、を含む請求項4記載のパッケージキャリアを製造する方法。
  6. 前記熱伝導素子が、第1導電層と、第2導電層と、前記第1導電層および前記第2導電層間に位置する絶縁材料層とを含む請求項1記載のパッケージキャリアを製造する方法。
  7. 前記熱伝導素子の材料が、セラミックス、シリコン、シリコンカーバイド、ダイヤモンドまたは金属を含む請求項1記載のパッケージキャリアを製造する方法。
  8. 前記熱伝導素子の熱膨張係数が、前記基板の熱膨張係数よりも小さいとともに、前記熱伝導素子の熱伝導係数が、前記基板の熱伝導係数よりも大きいものである請求項1記載のパッケージキャリアを製造する方法。
  9. 前記第3金属層を形成する方法が、電気メッキを含むものである請求項1記載のパッケージキャリアを製造する方法。
  10. 熱発生素子を搭載することに適したパッケージキャリアであり、前記パッケージキャリアが、
    上表面、前記上表面に背向する下表面、および前記上表面ならびに前記下表面に連通する第1開口を有する基板と、
    前記基板の前記第1開口中に配置されるとともに、頂表面および前記頂表面に背向する底表面を有する熱伝導素子と、
    前記基板の前記第1開口を充填して前記熱伝導素子を前記基板の前記第1開口中に固定する絶縁材料と、
    前記基板の前記上表面に配置されるとともに、前記上表面および前記絶縁材料の一部を被覆するとともに、前記熱伝導素子の前記頂表面の一部を露出する第2開口を有する、第1絶縁層と、
    前記基板の前記下表面に配置されるとともに、前記下表面および前記絶縁材料の一部を被覆するとともに、前記熱伝導素子の前記底表面の一部を露出する第3開口を有する、第2絶縁層と、
    前記第1絶縁層上に配置される第1金属層と、
    前記第2絶縁層上に配置される第2金属層と、
    前記第1金属層、前記第1絶縁層、前記基板、前記第2絶縁層ならびに前記第2金属層を貫通する少なくとも1つのスルービアと、
    前記第1金属層、前記第2開口によって露出された前記第1絶縁層、前記第2開口によって露出された前記熱伝導素子の前記頂表面の一部、前記第2金属層、前記第3開口によって露出された前記第2絶縁層、前記第3開口によって露出された前記熱伝導素子の前記底表面の一部、および前記少なくとも1つのスルービアの内壁を被覆する第3金属層と、
    前記第3金属層上に配置されたソルダーマスクと、
    前記ソルダーマスクによって露出された前記第3金属層ならびに前記少なくとも1つのスルービアの内壁に位置する前記第3金属層を被覆する表面保護層と、を含み、
    前記熱発生素子が前記第2開口により露出された前記熱伝導素子の前記頂表面の一部の上方に対応するように位置する前記表面保護層上に配置され
    前記表面保護層が、前記第1金属層および前記第2金属層の酸化速度を低減できる金属材料から成る、パッケージキャリア。
  11. 前記基板が、第1銅箔層、第2銅箔層、および前記第1銅箔層ならびに前記第2銅箔層間に配置される絶縁層を含む請求項10項記載のパッケージキャリア。
  12. 前記基板が、金属板、少なくとも1つの絶縁ブロックを含み、かつ前記金属板が前記第1開口および少なくとも1つのスルーホールを有するとともに、前記絶縁ブロックが前記少なくとも1つのスルーホール中に配置される請求項10項記載のパッケージキャリア。
  13. 前記熱伝導素子が、第1導電層と、第2導電層と、前記第1導電層および前記第2導電層間に位置する絶縁材料層を含む請求項10項記載のパッケージキャリア。
  14. 前記熱伝導素子の材料が、セラミックス、シリコン、シリコンカーバイド、ダイヤモンドまたは金属を含む請求項10記載のパッケージキャリア。
  15. 前記熱伝導素子の熱膨張係数が、前記基板の熱膨張係数よりも小さいとともに、前記熱伝導素子の熱伝導係数が、前記基板の熱伝導係数よりも大きいものである請求項10記載のパッケージキャリア。
JP2012017023A 2011-02-08 2012-01-30 パッケージキャリアおよびその製造方法 Active JP5296894B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW100104109 2011-02-08
TW100104109A TWI408837B (zh) 2011-02-08 2011-02-08 封裝載板及其製作方法

Publications (2)

Publication Number Publication Date
JP2012164982A JP2012164982A (ja) 2012-08-30
JP5296894B2 true JP5296894B2 (ja) 2013-09-25

Family

ID=46587791

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012017023A Active JP5296894B2 (ja) 2011-02-08 2012-01-30 パッケージキャリアおよびその製造方法

Country Status (4)

Country Link
US (1) US8441121B2 (ja)
JP (1) JP5296894B2 (ja)
CN (1) CN102629560B (ja)
TW (1) TWI408837B (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093420B2 (en) 2012-04-18 2015-07-28 Rf Micro Devices, Inc. Methods for fabricating high voltage field effect transistor finger terminations
US9917080B2 (en) 2012-08-24 2018-03-13 Qorvo US. Inc. Semiconductor device with electrical overstress (EOS) protection
US9147632B2 (en) 2012-08-24 2015-09-29 Rf Micro Devices, Inc. Semiconductor device having improved heat dissipation
TWI489918B (zh) * 2012-11-23 2015-06-21 Subtron Technology Co Ltd 封裝載板
CN103871996A (zh) * 2012-12-11 2014-06-18 宏启胜精密电子(秦皇岛)有限公司 封装结构及其制作方法
EP2894950B1 (en) * 2013-05-31 2020-07-29 Dialog Semiconductor GmbH Embedded heat slug to enhance substrate thermal conductivity
US9536803B2 (en) * 2014-09-05 2017-01-03 Qorvo Us, Inc. Integrated power module with improved isolation and thermal conductivity
DE102014218967B4 (de) * 2014-09-22 2016-07-07 Robert Bosch Gmbh Leiterplatte
TWI581325B (zh) * 2014-11-12 2017-05-01 精材科技股份有限公司 晶片封裝體及其製造方法
US9397471B2 (en) * 2014-11-14 2016-07-19 Intel Corporation Heat removal from photonic devices
US10062684B2 (en) 2015-02-04 2018-08-28 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
US10615158B2 (en) 2015-02-04 2020-04-07 Qorvo Us, Inc. Transition frequency multiplier semiconductor device
TWI611541B (zh) * 2015-09-07 2018-01-11 鈺橋半導體股份有限公司 具有內建電性隔離件以及防潮蓋之線路板製備方法及其半導體組體
TWI584420B (zh) * 2015-09-16 2017-05-21 旭德科技股份有限公司 封裝載板及其製作方法
TWI578416B (zh) * 2015-09-18 2017-04-11 Subtron Technology Co Ltd 封裝載板及其製作方法
TWI611538B (zh) * 2016-10-25 2018-01-11 旭德科技股份有限公司 封裝載板及其製作方法
WO2018092251A1 (ja) * 2016-11-17 2018-05-24 三菱電機株式会社 半導体パッケージ
KR20190098709A (ko) 2018-02-14 2019-08-22 에피스타 코포레이션 발광 장치, 그 제조 방법 및 디스플레이 모듈
TWI722533B (zh) * 2019-08-12 2021-03-21 旭德科技股份有限公司 散熱基板及其製作方法
CN110519912B (zh) * 2019-09-19 2020-11-06 生益电子股份有限公司 一种内嵌导热体的pcb制作方法及pcb
WO2021084749A1 (ja) * 2019-11-01 2021-05-06 株式会社メイコー 放熱基板及びその製造方法
US11626340B2 (en) * 2019-12-12 2023-04-11 Qorvo Us, Inc. Integrated circuit (IC) package with embedded heat spreader in a redistribution layer (RDL)
US11257734B2 (en) * 2020-01-08 2022-02-22 Microchip Technology Inc. Thermal management package and method
CN112701049A (zh) * 2020-12-22 2021-04-23 杰群电子科技(东莞)有限公司 一种半导体模块的封装方法及半导体模块
CN112951799B (zh) * 2021-02-05 2022-03-11 长鑫存储技术有限公司 封装基板及具有其的半导体结构
DE102022106953A1 (de) * 2022-03-24 2023-09-28 Rogers Germany Gmbh Leiterplatte, Metall-Keramik-Substrat als Einsatz und Verfahren zur Herstellung einer Leiterplatte

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4835598A (en) * 1985-06-13 1989-05-30 Matsushita Electric Works, Ltd. Wiring board
JPS6215881A (ja) 1985-07-12 1987-01-24 松下電工株式会社 電子素子用チツプキヤリア
JP3174393B2 (ja) * 1992-04-24 2001-06-11 シチズン時計株式会社 電子部品搭載用基板の製造方法
JPH06295962A (ja) * 1992-10-20 1994-10-21 Ibiden Co Ltd 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
TW332334B (en) * 1996-05-31 1998-05-21 Toshiba Co Ltd The semiconductor substrate and its producing method and semiconductor apparatus
SE512710C2 (sv) * 1998-07-08 2000-05-02 Ericsson Telefon Ab L M Kapsel för högeffekttransistorchip för höga frekvenser innefattande en elektriskt och termiskt ledande fläns
JP2001320171A (ja) * 2000-05-08 2001-11-16 Shinko Electric Ind Co Ltd 多層配線基板及び半導体装置
TW490820B (en) * 2000-10-04 2002-06-11 Advanced Semiconductor Eng Heat dissipation enhanced ball grid array package
TW466723B (en) * 2000-12-01 2001-12-01 Siliconware Precision Industries Co Ltd Super thin package having high heat-dissipation property
CN1460293A (zh) * 2001-04-09 2003-12-03 株式会社住友金属电设备 散热型bga封装及其制造方法
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
KR100432715B1 (ko) * 2001-07-18 2004-05-24 엘지전자 주식회사 방열부재를 갖는 인쇄회로기판 및 그 제조방법
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6921971B2 (en) * 2003-01-15 2005-07-26 Kyocera Corporation Heat releasing member, package for accommodating semiconductor element and semiconductor device
JP2006108216A (ja) 2004-10-01 2006-04-20 Hitachi Aic Inc Led装置
CN100586253C (zh) * 2005-11-09 2010-01-27 皇家飞利浦电子股份有限公司 包装、包装载体及其制造方法、诊断设备及其制造方法
US20080083981A1 (en) * 2006-06-07 2008-04-10 Romig Matthew D Thermally Enhanced BGA Packages and Methods
KR100785510B1 (ko) * 2007-01-08 2007-12-13 주식회사 오킨스전자 반도체칩 패키지 캐리어
US8324723B2 (en) * 2008-03-25 2012-12-04 Bridge Semiconductor Corporation Semiconductor chip assembly with bump/base heat spreader and dual-angle cavity in bump
CN101908510B (zh) * 2009-06-03 2012-05-09 钰桥半导体股份有限公司 具有散热封装结构的半导体装置及其制作方法

Also Published As

Publication number Publication date
JP2012164982A (ja) 2012-08-30
TW201234666A (en) 2012-08-16
US20120199955A1 (en) 2012-08-09
CN102629560A (zh) 2012-08-08
US8441121B2 (en) 2013-05-14
TWI408837B (zh) 2013-09-11
CN102629560B (zh) 2014-07-23

Similar Documents

Publication Publication Date Title
JP5296894B2 (ja) パッケージキャリアおよびその製造方法
JP5331217B2 (ja) パッケージキャリアの製造方法
JP5536814B2 (ja) パッケージキャリアの製造方法
TWI505755B (zh) 封裝載板及其製作方法
US9204560B2 (en) Manufacturing method of package carrier
JP5436614B2 (ja) パッケージ構造とその製造方法
JP5686672B2 (ja) パッケージキャリアの製造方法
JP6286477B2 (ja) パッケージキャリアおよびその製造方法
JP5607092B2 (ja) パッケージ構造およびその製造方法
US20120181066A1 (en) Package carrier
JP4875926B2 (ja) 多層配線板及びその製造方法
US11171072B2 (en) Heat dissipation substrate and manufacturing method thereof
KR20110070526A (ko) 패키지 기판, 이를 구비한 전자소자 패키지, 및 패키지 기판 제조 방법
US20120175044A1 (en) Manufacturing method of thermal conductivity substrate

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130213

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130613

R150 Certificate of patent or registration of utility model

Ref document number: 5296894

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250