WO2022249388A1 - 半導体装置 - Google Patents

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WO2022249388A1
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semiconductor device
substrate
dicing
conductor
thickness
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裕次 岩井
高宏 隈
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三菱電機株式会社
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Definitions

  • This application relates to semiconductor devices.
  • One method of manufacturing a semiconductor device is mold packaging, in which a large number of semiconductor elements are mounted on a circuit board, sealed together with resin using a molding die, and then divided into desired individual piece sizes by dicing. (See Patent Document 1, for example).
  • the present application discloses a technique for solving the above problems, and aims to obtain a semiconductor device that is inexpensive and has high heat dissipation.
  • a plurality of cavity structures are formed in a matrix by a substrate in which a plurality of openings are arranged in a matrix and a back conductor arranged on the back side of the substrate, and among the back conductors,
  • the back conductor forms a portion that becomes an electrode for electrical connection with the outside corresponding to each of the plurality of cavity structures, and a dicing line that divides each of the cavity structures into individual pieces. and is located at a position closer to the dicing line than the heat sink and the electrode, and functions as a support portion interposed between the molding die and the substrate during integral molding with the molding material.
  • the back conductor forms a portion that becomes an electrode for electrical connection with the outside corresponding to each of the plurality of cavity structures, and
  • the supporting portion interposed between the substrate and the mold is formed by the back electrode, so that the semiconductor device can be manufactured at low cost and with high heat dissipation. Obtainable.
  • FIG. 1A and 1B are an end view and a bottom view, respectively, of a molded product before cutting out individual pieces of the semiconductor device according to the first embodiment.
  • 1 is a cross-sectional view of an individual piece of a semiconductor device according to a first embodiment
  • FIG. 3A and 3B are cross-sectional views of individual pieces of semiconductor devices according to comparative examples having different thicknesses of backside conductors.
  • FIG. 4 is a diagram in the form of a line graph showing the relationship between the thickness of the backside conductor of the semiconductor device and the temperature during operation
  • 5A and 5B are a cross-sectional view and a bottom view, respectively, of a molded product before cutting out individual pieces of a semiconductor device according to a comparative example.
  • FIG. 6A and 6B are cross-sectional views of the interior of a molding die when producing a molded product of a semiconductor device according to a comparative example using back-surface conductors with different thicknesses.
  • 7A and 7B are end views showing states before and during installation in a molding die, respectively, for explaining the arrangement of a back conductor when producing a molded product of a semiconductor device according to a comparative example.
  • FIG. 11 is a bottom view of a molded product before cutting out individual pieces of a semiconductor device according to a comparative example; FIG.
  • 11 is a bottom view of a molded product before cutting out individual pieces of a semiconductor device according to a comparative example
  • 10A and 10B are a cross-sectional view and a bottom view, respectively, of a dicing line in a mold when producing a molded product of a semiconductor device according to a comparative example
  • 11A to 11C are cross-sectional views along a dicing line in a molding die when producing a molded product of a semiconductor device according to a comparative example using back-surface conductors with different thicknesses.
  • 12A to 12D are bottom views of a molded product before cutting out individual pieces of the semiconductor device according to the first embodiment having supporting portions with different patterns.
  • 13A and 13B are an end view and a bottom view, respectively, of a molded product before cutting out individual pieces of the semiconductor device according to the second embodiment.
  • 14A and 14B are an end view and a bottom view, respectively, of a molded product before cutting out individual pieces of a semiconductor device according to a modification of the second embodiment.
  • 15A to 15D are bottom views of molded products before individual pieces of the semiconductor device according to the second embodiment having support portions with different patterns are cut out.
  • 16A and 16B are a cross-sectional view and a bottom view, respectively, of a molded product before cutting out individual pieces of the semiconductor device according to the third embodiment.
  • 17A to 17D are bottom views of a molded product before cutting out individual pieces of a semiconductor device according to the third embodiment having supporting portions with different patterns.
  • FIGS. 1A, 1B, and 2 are for explaining the configuration of the semiconductor device according to the first embodiment, and FIG. 1B shows a molded product before cutting out individual pieces of the semiconductor device as viewed from the back conductor side.
  • FIG. 1A is an end view corresponding to line AA of FIG. 1B of the molded article.
  • FIG. 2 is a cross-sectional view corresponding to the individual piece portion of FIG. 1A of a semiconductor device produced using a back-surface conductor having a thickness necessary to ensure heat dissipation.
  • the bottom view including FIG. 1B does not show a cross section, the supporting portion is hatched in order to distinguish between the back conductor and the supporting portion.
  • FIGS. 3A and 3B, and FIGS. 4 to 11C are for explaining comparative examples for explaining the effects of the semiconductor device of the present application, and FIGS. 3A and 3B each have a different thickness of the back conductor.
  • FIG. 3 is a cross-sectional view corresponding to FIG. 2 , omitting a molding material portion of a semiconductor device according to a comparative example;
  • FIG. 4 is a diagram in the form of a line graph showing the relationship between the thickness of the backside conductor and the chip temperature when a semiconductor device including the semiconductor device of the present application is operated.
  • FIG. 5B is a bottom view of the molded product before cutting out individual pieces of the semiconductor device shown in FIG. 4, viewed from the back conductor side
  • FIG. 5A is a cross-sectional view of the molded product corresponding to line BB in FIG. 5B.
  • 6A and 6B show that when a molded product of a semiconductor device according to a comparative example using back-surface conductors with different thicknesses is produced, the molded product is set in a transfer molding die and molded by transfer molding.
  • FIG. 7B is a cross-sectional view corresponding to line BB of FIG. 5B showing a state in which a resin is filled
  • FIG. 5C is an end view corresponding to the CC line in FIG. 5B showing the state before and during installation in the molding die, respectively, for explaining the arrangement;
  • FIG. 8 is a bottom view for explaining the state of the intersections of the dicing lines in the molded product before individual pieces of the semiconductor device according to the comparative example are cut out
  • FIG. 9 is a support portion arranged at the intersections of the dicing lines.
  • FIG. 11 is a bottom view of a molded product before cutting out individual pieces of a semiconductor device according to a comparative example as described above.
  • 10A and 10B show the lateral direction (x direction) and a cross-sectional view along a dicing line. Further, FIGS.
  • FIG. 4 is a cross-sectional view taken along a dicing line running in the lateral direction within the molding die;
  • a semiconductor device 100 of the present application integrates a substrate 2 having a plurality of openings arranged in a matrix and a back conductor 5 arranged on the back side of the substrate 2 to form a plurality of openings.
  • Cavity structures are formed in a matrix in which they are arranged vertically and horizontally.
  • a semiconductor chip semiconductor element 4 is mounted using the back surface conductor 5 exposed from the substrate 2 as a recess when viewed from the front side of the substrate 2 as a heat sink 5h.
  • the electronic component 3 mounted on the substrate 2 is electrically connected to the bonding wire 7 or the like, and the mold material 1 that seals the mounting surface of the semiconductor element 4 is integrally molded. It is a product.
  • the back conductor 5 also has a portion functioning as an electrode 5e exposed on the back side for electrical connection with the electronic component 3, the semiconductor element 4, etc. inside and electrically connected to the outside. formed.
  • the feature of the semiconductor device 100 of the present application is that, as a molded product before being cut into individual pieces 10, the supporting portion is separated from the back conductor 5 by pattern formation and is arranged at a position closer to the dicing line Ld than the back conductor 5. 6 is provided.
  • the back conductor 5 including the supporting portion 6 has a thickness t5 of 50 ⁇ m or more (more preferably 100 ⁇ m or more).
  • a general semiconductor device having a matrix-shaped cavity structure will be described using a comparative example. It should be noted that it is the individual piece 10 after being cut out corresponding to each cavity structure that is distributed for mounting in electronic equipment, and in general, the individual piece 10 can be called a semiconductor device. many.
  • the semiconductor device 100 refers to an integrally molded product in which a plurality of cavity structures are formed in a matrix before the individual pieces 10 are separated.
  • semiconductor devices having different thicknesses t5 of the back conductor 5 are set as shown in FIGS. 3A and 3B. did.
  • the semiconductor devices in the comparative example parts corresponding to the semiconductor device of the present application but having specifications different from those of the semiconductor device of the present application are distinguished by adding "C" to the end of the reference numeral.
  • the thickness t5 of the back conductor 5 was used as a parameter, the relationship between the thickness t5 and the chip temperature Tc, which is determined by the balance between heat generation and heat dissipation during operation, was obtained by simulation. The results are shown in FIG. Note that the temperature on the vertical axis in FIG. 4 is on a linear scale.
  • the chip temperature Tc decreases as the thickness t5 increases, and that the chip temperature Tc can be suppressed to the first threshold value Th1 or less by increasing the thickness t5 to 50 ⁇ m or more. Furthermore, by setting the thickness t5 to 100 ⁇ m or more, the chip temperature Tc can be suppressed to the second threshold Th2 or less, which is lower than the first threshold Th1, and even if there are variations in the element characteristics, the chip temperature Tc can be appropriately increased. It was found to be within a certain range.
  • circuit boards with high-density wiring use copper (Cu) as a conductor, and the thickness is often around 30 ⁇ m.
  • Cu copper
  • the heat cannot be spread sufficiently, so the heat radiation performance is limited, and it is difficult to suppress the chip temperature Tc to the first threshold value Th1 or lower as described above.
  • it is considered effective to set the thickness t5 of the back conductor 5 constituting the heat sink 5h to 50 ⁇ m or more, preferably 100 ⁇ m or more, in order to ensure the heat dissipation performance and follow the increase in heat generation of the semiconductor element. .
  • the semiconductor device 100 (individual piece 10) having high heat dissipation performance as shown in FIG. can be made.
  • a molded product (semiconductor device 100C) is divided by dicing along dicing lines Ld to obtain individual pieces 10C of a desired size. can be processed into
  • the interval D5 between the backside conductors 5 at the portion sandwiching the dicing line Ld is wider than at other portions.
  • a molding pressure of approximately 10 MPa is generally applied. This molding pressure may cause the substrate 2 to deform. Even if stress is applied to the substrate 2 by the molding pressure, the area where the back conductors 5 are arranged or the area where the spacing is narrow does not deform because the back conductors 5 support the substrate 2 from below. On the other hand, in the area where the back conductor 5 is not arranged, there is no structure to support the substrate 2 from below, so there is a possibility that the substrate 2 may be deformed or damaged by the stress due to the molding pressure.
  • the substrate 2 since the substrate 2 cannot be supported from below at the portion where the interval D5 between the backside conductors 5 sandwiching the dicing line Ld is large, the substrate 2 is easily pressed by the molding pressure Pm as indicated by the dashed line in FIG. 7B. It transforms into On the other hand, as shown in FIG. 6A, when the thickness t5 is as thin as usual, even if the substrate 2 is deformed during the transfer molding process, it immediately hits the molding die 80, and further deformation is suppressed. The amount of deformation was slight, and there was no noticeable effect on quality. However, if the thickness t5 is large, the amount of deformation of the substrate increases during the transfer molding process, which causes problems such as cracking of the substrate.
  • the back conductor 5 is additionally arranged as the support portion 6C in a location where the interval D5 between the back conductors 5 is wide, such as the region including the intersection point Px of the dicing line Ld. Therefore, a method of narrowing the interval D5 can be considered.
  • the load on the dicing blade becomes very large. As a result, there is a concern that the dicing blade will wear out rapidly and that the dicing blade will eventually break, so it is difficult to dispose the support portion 6C at the intersection point Px of the dicing lines Ld.
  • FIGS. 10A and 10B for example, a method of preventing deformation of the substrate 2 by providing support pins 80p in the molding die 80 to support the circuit substrate can be considered.
  • the cost of the mold increases because special processing is required for the molding mold.
  • the support pins 80p must be arranged according to the product piece size, it is necessary to create a new mold with a different installation region Rp (region corresponding to the intersection point Px) for each piece size. There is the problem of cost.
  • the thickness t5 of the back conductor is subject to manufacturing variations, the height of the support pin 80p is constant, so it is not possible to follow the variation in the thickness of the back conductor.
  • a gap Gp (in the z direction) is generated between the support pin 80p and the substrate 2 for a finished circuit board having a thickness t5 larger than the height of the support pin 80p. Since the substrate 2 is not supported by the support, a sufficient effect of preventing deformation of the substrate 2 cannot be obtained.
  • the gap Gp between the substrate 2 and the mold 80 is formed by the support pins 80p. is generated and floats, increasing the deformation of the substrate.
  • the height of the support pins 80p is adjusted to the finished thickness t5 of the thin backside conductor. Then, as shown in FIG. 11C, the support pins 80p cannot support the substrate 2 when the back conductor thickness is the design center thickness t5.
  • the back conductor 5 was patterned so that the support portion 6 was arranged. That is, among the back conductors, other than the back conductor 5 functioning as a semiconductor device (piece 10) such as the heat sink 5h and the electrode 5e, a region closer to the dicing line Ld than the back conductor 5 and not overlapping the dicing line Ld. A support 6 is placed.
  • the support portion 6 narrows the distance D5, and even if the back conductor 5 having a thickness t5 of 50 ⁇ m or more, which is excellent in heat dissipation, is used, deformation of the substrate 2 due to the molding pressure Pm during transfer molding is prevented. can do.
  • a double dicing line Ld is formed in one division, which increases the number of dicing operations.
  • the load applied to the dicing blade is lighter when cutting the portion where the back conductor 5 or the supporting portion 6 is not arranged twice than when cutting the thick back conductor once.
  • the portion 90 between the dicing lines Ld formed in duplicate is not used as a product and is discarded. Increased profits outweigh.
  • the die processing cost can be suppressed.
  • the support portion 6 is formed by dividing the back conductor 5 in a pattern, even if there are variations in thickness between products, the back conductor 5 and the support portion can be formed within one product. Since 6 has the same thickness t5, there is no gap with the molding die 80. In other words, it is possible to solve both the cost problem and the technical problem of the support pin method at the same time.
  • FIG. 12A to 12D are bottom views of a molded product before individual pieces of the semiconductor device according to the modification of the first embodiment having supporting portions with different patterns are cut out.
  • the shape, size, division number, division shape, and division direction of the support portion 6 are arbitrary. That is, the above-described effect can be obtained by arranging a plurality of rectangular support portions 6 divided along the dicing lines Ld as shown in FIG. 12A in the area surrounded by the dicing lines Ld. can.
  • rectangular support portions 6 divided in the direction perpendicular to the dicing line Ld may be arranged.
  • a plurality of circular supporting portions 6 divided along the dicing lines Ld may be arranged in the area surrounded by the dicing lines Ld.
  • a support portion 6 having a missing portion on the inner side in the plane (xy plane) direction may be arranged.
  • a plurality of shapes, a plurality of sizes, a plurality of division numbers, a plurality of division shapes, and division directions may be used in combination.
  • Embodiment 2 In the first embodiment, an example has been described in which the dicing line at each boundary between adjacent individual pieces is doubled and a supporting portion is provided between them. In the second embodiment, an example will be described in which only the dicing line at the boundary in one direction among the boundaries between adjacent individual pieces is doubled, and a supporting portion is provided between the dicing lines.
  • FIGS. 13A and 13B are for explaining the configuration of the semiconductor device according to the second embodiment, and FIG. 13B is a bottom view of the molded product before cutting out individual pieces of the semiconductor device as viewed from the back conductor side; FIG. 13A is an end view of the molded article corresponding to line DD of FIG. 13B.
  • FIGS. 14A and 14B are for explaining the configuration of the semiconductor device according to the modification of the second embodiment
  • FIG. 14A is an end view of the molded article corresponding to line EE of FIG. 14B. Except for the arrangement of the supporting portions and the setting of the dicing lines, the configuration is the same as that described in the first embodiment, so description of the same portions is omitted and FIG. 2 is used.
  • the substrate 2 and the patterned back conductor 5 are integrated to form a cavity structure, as shown in FIGS. 13A and 13B. is used as a heat sink 5h, and the semiconductor element 4 is mounted thereon.
  • the electronic component 3 mounted on the substrate 2 is electrically connected to the bonding wire 7 or the like, and sealed with the molding material 1 .
  • the back conductor 5 also has a portion functioning as an electrode 5e that is electrically connected to the electronic component 3, the semiconductor element 4, etc., and is exposed for electrical connection to the outside. ing.
  • the thickness t5 of the back conductor 5 constituting the heat sink 5h is set to 50 ⁇ m or more, preferably 100 ⁇ m or more, in order to ensure the heat radiation performance and follow the increase in heat generation of the semiconductor element. .
  • the back conductors other than the back conductor 5 functioning as the semiconductor device (piece 10) are closer to the dicing line Ld than the back conductor 5 and do not overlap the dicing line Ld.
  • a support 6 is arranged in the region.
  • the dicing lines Ld are doubled only in either the vertical or horizontal direction, and the support portion 6 is arranged between them.
  • the dicing line Ld is doubled with respect to the boundary in the horizontal (x) direction, and the supporting portion 6 is arranged therebetween.
  • the dicing line Ld may be doubled with respect to the boundary in the vertical (y) direction, and the support portion 6 may be arranged between them.
  • the distance D5 in either the vertical direction or the horizontal direction of the supporting portion 6 is narrowed, and even if the back conductor 5 having a thickness t5 of 50 ⁇ m or more, which is excellent in heat dissipation, is used, transfer molding is possible. Deformation of the substrate 2 due to the molding pressure Pm at the time of molding can be prevented. Furthermore, in addition to the effects of the first embodiment, since the supporting portions 6 are not provided along the vertical or horizontal direction, the intervals between the individual pieces 10 can be reduced. As a result, the number of pieces that can be obtained from one substrate can be increased, so that the manufacturing cost can be reduced.
  • warping in one direction occurs after transfer molding. may be greater than the remaining one-way warpage.
  • the warp is caused by stress due to the difference in coefficient of linear expansion between the molding material 1 , the substrate 2 , and the back conductor 5 .
  • the stress caused by the difference in the coefficient of linear expansion is reduced, and the warpage is suppressed and reduced. be able to.
  • the stress caused by the difference in coefficient of linear expansion can be reduced, and the warpage can be suppressed and reduced.
  • the number of times of dicing can be reduced, and the ratio of unnecessary portions 90 can be reduced as compared with the case where the support portions 6 are provided along the boundaries in both the vertical and horizontal directions.
  • 15A to 15D are bottom views of molded products before individual pieces of semiconductor devices according to modifications of the second embodiment having support portions with different patterns are cut out. Although each modification shows an example in which the supporting portions are arranged along the dicing lines running in the horizontal direction (x direction), they may be arranged along the dicing lines running in the vertical direction.
  • the shape, size, division number, division shape, and division direction of the support portion 6 are arbitrary. That is, the above-described effect can be obtained by arranging a plurality of rectangular support portions 6 divided along the dicing lines Ld as shown in FIG. 15A in the region surrounded by the dicing lines Ld. can. Alternatively, as shown in FIG. 15B, the width may be made wider or narrower than that shown in FIG. 13B.
  • a plurality of circular supporting portions 6 divided along the dicing lines Ld may be arranged in the area surrounded by the dicing lines Ld.
  • a support portion 6 having a missing portion on the inner side in the plane (xy plane) direction may be arranged.
  • a plurality of shapes, a plurality of sizes, a plurality of division numbers, a plurality of division shapes, and division directions may be used in combination.
  • Embodiment 3 In Embodiment 1 or 2 above, an example in which the supporting portion is provided between the doubled dicing lines has been described, but the present invention is not limited to this.
  • the third embodiment an example will be described in which a supporting portion is arranged at a position where a dicing line is interposed and remains in the divided individual pieces.
  • 16A and 16B are for explaining the configuration of the semiconductor device according to the third embodiment, and FIG. 16B is a bottom view of the molded product before cutting out individual pieces of the semiconductor device as viewed from the back conductor side; FIG. 16A is a cross-sectional view of the molded article corresponding to line FF of FIG. 16B. It should be noted that, except for the arrangement of the support portion, it is the same as that described in Embodiment 1 or 2, and the description of the same portion will be omitted.
  • the substrate 2 and the patterned back conductor 5 are integrated to form a cavity structure, A semiconductor element 4 is mounted using the conductor 5 as a heat sink 5h.
  • the electronic component 3 mounted on the substrate 2 is electrically connected to the bonding wire 7 or the like, and sealed with the molding material 1 .
  • the back conductor 5 also has a portion functioning as an electrode 5e that is electrically connected to the electronic component 3, the semiconductor element 4, etc., and is exposed for electrical connection to the outside. ing.
  • the thickness t5 of the back conductor 5 constituting the heat sink 5h is set to 50 ⁇ m or more, preferably 100 ⁇ m or more, in order to ensure the heat dissipation performance and follow the increase in heat generation of the semiconductor element. set.
  • the back conductors other than the back conductor 5 functioning as the semiconductor device (piece 10) are closer to the dicing line Ld than the back conductor 5 and do not overlap the dicing line Ld.
  • a support 6 is arranged in the region.
  • the support portions 6 are arranged within the area of the individual piece 10 so as to sandwich the vertical and horizontal boundaries separating the individual pieces 10 . That is, one dicing line Ld is set for one boundary and arranged so as to sandwich the dicing line Ld, particularly at four locations where the vertical and horizontal dicing lines Ld intersect. As in Embodiments 1 and 2, the support portion 6 is pattern-formed at the same time as the backside conductor 5, and is structured so as to remain in each individual piece 10 when divided into individual pieces 10. However, vias and through holes It is not electrically connected, and does not function as a semiconductor device.
  • the supporting portion 6 is arranged at a position closer to the dicing line Ld than the back conductor 5, the interval D5 is narrowed.
  • the back conductor 5 having a thickness t5 of 50 ⁇ m or more, which is excellent in heat dissipation, is used, deformation of the substrate 2 due to the molding pressure Pm during transfer molding can be prevented.
  • the dicing line Ld is not doubled, the intervals between the pieces 10 can be reduced, and the number of pieces obtained per substrate can be increased. , the manufacturing cost can be reduced.
  • the shape, size, division number, division shape, and division direction of the support portion 6 arranged in the individual piece 10 are arbitrary. That is, as shown in FIG. 17A, the L-shaped support portions 6 are arranged at the intersections of the dicing lines Ld so as to sandwich the dicing lines Ld. Alternatively, as shown in FIG. 17B, support portions 6 divided along one of the dicing lines Ld may be arranged at intersections of the dicing lines Ld.
  • the annular support portions 6 are arranged. good too. Furthermore, a plurality of shapes, a plurality of sizes, a plurality of division numbers, a plurality of division shapes, and division directions may be used in combination.
  • the thickness t5 of the back conductor 5 is 50 ⁇ m or more, preferably 100 ⁇ m or more.
  • a thickness of 30 ⁇ m or less does not significantly affect the quality.
  • the thickness is thin, as long as the cavity structure is used, the heat dissipation is improved, and the portion where the distance D5 is wide is deformed according to the thickness. Shortening is effective for quality improvement.
  • the substrate 2 having a plurality of openings arranged in a matrix and the back surface conductor 5 arranged on the back side of the substrate 2 form a plurality of cavity structures in a matrix.
  • the portion that closes each of the plurality of openings from the back side functions as a heat sink 5h for mounting the semiconductor element 4, and is integrally molded with the molding material 1 that seals the front side of the substrate 2 including the semiconductor element 4.
  • the back conductor 5 forms a portion that becomes an electrode 5e for electrical connection with the outside in addition to the heat sink 5h corresponding to each of the plurality of cavity structures, and each of the cavity structures is disposed away from the dicing line Ld for dividing into individual pieces and at a position closer to the dicing line Ld than the heat sink 5h and the electrode 5e. Since a part functioning as a supporting part 6 interposed therebetween is formed, even if the molding pressure Pm in transfer molding is applied to the substrate 2, the supporting part 6 supports the substrate 2 and prevents deformation. Therefore, it is possible to obtain the semiconductor device 100 that is inexpensive and has high heat dissipation, and thus the piece 10 .
  • the supporting portion 6 remains on the piece 10 so as to be placed between the double dicing lines Ld drawn with a space between adjacent pieces. Therefore, the piece 10 can be made compact.
  • the double dicing lines Ld are drawn in either the vertical direction (y direction) or the horizontal direction (x direction), compared to the case where both the vertical and horizontal directions are doubled,
  • the interval between the individual pieces 10 can be narrowed, and the number of pieces that can be obtained from one substrate can be increased. Also, the number of times of dicing can be reduced.
  • the stress caused by the difference in coefficient of linear expansion between the members can be reduced and the warpage can be prevented. Suppression can be reduced.
  • the supporting portion 6 is arranged at a position inside the dicing line Ld on each of the individual pieces 10, the distance between the individual pieces 10 can be reduced to the maximum. Since the yield can be increased, manufacturing costs can be reduced. Also, the number of times of dicing can be reduced.
  • the thickness t5 of the back conductor 5 (and the support portion 6) is 50 ⁇ m or more, the rise in the chip temperature Tc can be suppressed within an appropriate range.
  • the thickness t5 of the backside conductor 5 (and the support portion 6) is 100 ⁇ m or more, the rise in the chip temperature Tc can be reliably suppressed within an appropriate range even if there is variation in the performance of the device.

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Abstract

マトリクス状に複数のキャビティ構造が形成され、裏面導体（５）のうち、凹部それぞれで基板（２）から露出する部分が半導体素子（４）を搭載するヒートシンク（５ｈ）として機能し、基板（２）の表側を封止するモールド材（１）との一体成型品の半導体装置（１００）であって、裏面導体（５）は、複数のキャビティ構造のそれぞれに対応して、ヒートシンク（５ｈ）に加え、外部と電気接続するための電極（５ｅ）を形成するとともに、キャビティ構造のそれぞれを個片に分割するダイシングライン（Ｌｄ）から離れ、かつ、ヒートシンク（５ｈ）と電極（５ｅ）よりもダイシングライン（Ｌｄ）に近い位置に配置され、モールド材（１）との一体成型の際に成型金型（８０）と基板（２）との間に介在する支持部（６）を形成しているように構成した。

Description

半導体装置
　本願は、半導体装置に関するものである。
　半導体装置の製造方法のひとつに、半導体素子を回路基板に多数個実装し、成型金型を用いて樹脂により一括封止した後に所望の個片サイズへとダイシングにより分割を行うモールドパッケージが行われている（例えば、特許文献１参照。）。
　一方、高出力化に伴い、半導体素子の発熱が増加することから、回路基板には放熱性能の向上が求められているが、放熱性能が低い樹脂、またはセラミックが用いられる場合が多い。そのため、裏面導体を用いたキャビティ構造をとることにより、回路基板部分での熱抵抗をカットすることが有効である（例えば、特許文献１参照。）。
特開２００３－２３４３６５号公報（段落００１０～００２０、図１～図３）
　しかしながら、モールドパッケージで広く用いられているトランスファー成形加工では、一般に１０ＭＰａ前後の成形圧力が印加される。このとき、回路基板のうち、裏面導体が配置されていない領域は成型金型から浮いた状態になり、この成形圧力により変形が生じる場合がある。それに対して、成型金型へサポートピンを設けて回路基板を支えることも考えられる。しかし、サポートピンは製品個片サイズに合わせて配置する必要があることから、個片サイズ毎に金型を新規に作製するためにコストが増大する。さらには、裏面導体の厚みには、製造ばらつきがあり、高さが一定のサポートピンでは支えられない場合があり、安価で放熱性の高い半導体装置を得ることは困難であった。
　本願は、上記のような課題を解決するための技術を開示するものであり、安価で放熱性の高い半導体装置を得ることを目的とする。
　本願に開示される半導体装置は、複数の開口がマトリクス状に配置された基板と前記基板の裏側に配置された裏面導体とでマトリクス状に複数のキャビティ構造が形成され、前記裏面導体のうち、前記複数の開口それぞれを前記裏側から塞ぐ部分が半導体素子を搭載するヒートシンクとして機能し、前記半導体素子を含む前記基板の表側を封止するモールド材との一体成型品の半導体装置であって、前記裏面導体は、前記複数のキャビティ構造のそれぞれに対応して、前記ヒートシンクに加え、外部と電気接続するための電極となる部分を形成するとともに、前記キャビティ構造のそれぞれを個片に分割するダイシングラインから離れ、かつ、前記ヒートシンクと前記電極よりも前記ダイシングラインに近い位置に配置され、前記モールド材との一体成型の際に成型金型と前記基板との間に介在する支持部として機能する部分を形成していることを特徴とする。
　本願に開示される半導体装置によれば、ヒートシンクと電極以外に、基板と金型との間に介在する支持部を裏面電極で形成するように構成したので、安価で放熱性の高い半導体装置を得ることができる。
図１Ａと図１Ｂは、それぞれ実施の形態１にかかる半導体装置の個片を切り出す前の成形品の端面図と底面図である。 実施の形態１にかかる半導体装置の個片の断面図である。 図３Ａと図３Ｂは、それぞれ裏面導体の厚みが異なる比較例にかかる半導体装置の個片の断面図である。 半導体装置の裏面導体の厚みと動作時の温度の関係を示す折れ線グラフ形式の図である。 図５Ａと図５Ｂは、それぞれ比較例にかかる半導体装置の個片を切り出す前の成形品の断面図と底面図である。 図６Ａと図６Ｂは、それぞれ厚みが異なる裏面導体を用いた比較例にかかる半導体装置の成型品を作成する際の成型金型内の断面図である。 図７Ａと図７Ｂは、比較例にかかる半導体装置の成型品を作成する際の裏面導体の配置を説明するための、それぞれ成型金型への設置前と設置中の状態を示す端面図である。 比較例にかかる半導体装置の個片を切り出す前の成形品の底面図である。 比較例にかかる半導体装置の個片を切り出す前の成形品の底面図である。 図１０Ａと図１０Ｂは、それぞれ比較例にかかる半導体装置の成型品を作成する際の成型金型内のダイシングラインによる断面図と底面図である。 図１１Ａ～図１１Ｃは、それぞれ厚みが異なる裏面導体を用いた比較例にかかる半導体装置の成型品を作成する際の成型金型内のダイシングラインによる断面図である。 図１２Ａ～図１２Ｄは、それぞれパターンが異なる支持部を有する実施の形態１にかかる半導体装置の個片を切り出す前の成形品の底面図である。 図１３Ａと図１３Ｂは、それぞれ実施の形態２にかかる半導体装置の個片を切り出す前の成形品の端面図と底面図である。 図１４Ａと図１４Ｂは、それぞれ実施の形態２の変形例にかかる半導体装置の個片を切り出す前の成形品の端面図と底面図である。 図１５Ａ～図１５Ｄは、それぞれパターンが異なる支持部を有する実施の形態２にかかる半導体装置の個片を切り出す前の成形品の底面図である。 図１６Ａと図１６Ｂは、それぞれ実施の形態３にかかる半導体装置の個片を切り出す前の成形品の断面図と底面図である。 図１７Ａ～図１７Ｄは、それぞれパターンが異なる支持部を有する実施の形態３にかかる半導体装置の個片を切り出す前の成形品の底面図である。
実施の形態１．
　図１Ａと図１Ｂ、および図２は、実施の形態１にかかる半導体装置の構成について説明するためのものであり、図１Ｂは半導体装置の個片を切り出す前の成型品を裏面導体側から見た底面図、図１Ａは成形品の図１ＢのＡ－Ａ線に対応する端面図である。そして、図２は放熱性を確保するのに必要な厚みを有する裏面導体を用いて作成した半導体装置の図１Ａの個片部分に対応する断面図である。なお、図１Ｂを含めた底面図は、断面を示すものではないが、裏面導体と支持部を区別するため、支持部に対してはハッチングを付している。
　また、図３Ａと図３Ｂ、図４～図１１Ｃは、本願の半導体装置における作用効果を説明するための比較例について説明するためのもので、図３Ａと図３Ｂはそれぞれ裏面導体の厚みが異なる比較例にかかる半導体装置のモールド材部分を省略した、図２に対応する断面図である。そして、図４は本願の半導体装置を含む、半導体装置を動作させた際の裏面導体の厚みとチップ温度の関係を示す折れ線グラフ形式の図である。
　図５Ｂは図４に示す半導体装置の個片を切り出す前の成型品を裏面導体側から見た底面図、図５Ａは成形品の図５ＢのＢ－Ｂ線に対応する断面図である。また、図６Ａと図６Ｂは、それぞれ厚みが異なる裏面導体を用いた比較例にかかる半導体装置の成型品を作成する際に、被成型品をトランスファー成形金型にセットし、トランスファー成形加工によりモールド樹脂を充填した状態を示す図５ＢのＢ－Ｂ線に対応する断面図であり、図７Ａと図７Ｂは、図４に示す比較例にかかる半導体装置の成型品を作成する際の裏面導体の配置を説明するための、それぞれ成型金型への設置前と設置中の状態を示す図５ＢのＣ－Ｃ線に対応する端面図である。
　さらに、図８は比較例にかかる半導体装置の個片を切り出す前の成形品におけるダイシングラインの交点部分の状態を説明するための底面図、図９はダイシングラインの交点部分に支持部を配置するようにした比較例にかかる半導体装置の個片を切り出す前の成形品の底面図である。そして、図１０Ａと図１０Ｂは、それぞれダイシングラインの交点部分にサポートピンを配置するようにした比較例にかかる製造方法で半導体装置の成型品を作成する際の成型金型内の横方向（ｘ方向）に走るダイシングラインによる断面図と底面図である。さらに、図１１Ａ～図１１Ｃは、ダイシングラインの交点部分にサポートピンを配置するようにした比較例にかかる製造方法で、それぞれ厚みが異なる裏面導体を用いた半導体装置の成型品を作成する際の成型金型内の横方向に走るダイシングラインによる断面図である。
　本願の半導体装置１００は、図１Ａと図１Ｂ、および図２に示すように複数の開口がマトリクス状に配置された基板２と、基板２の裏側に配置した裏面導体５を一体化して複数のキャビティ構造が縦横に並ぶマトリクス状に形成したものである。複数のキャビティ構造それぞれでは、基板２の表側から見て凹部となり、基板２から露出する裏面導体５をヒートシンク５ｈとして、半導体チップ（半導体素子４）が実装されている。そして、一般的なキャビティ構造の半導体装置と同様に、基板２に実装された電子部品３とボンディングワイヤ７等で電気接続され、半導体素子４の実装面を封止するモールド材１との一体成型品である。なお、裏面導体５としては、ヒートシンク５ｈとして機能する部分のほかに、内部で電子部品３、半導体素子４等と導通し、外部と電気接続するために裏側で露出する電極５ｅとして機能する部分も形成されている。
　なお、本願の半導体装置１００の特徴は、個片１０に切り出す前の成形品として、裏面導体５とはパターン形成により分離され、裏面導体５よりもダイシングラインＬｄに近い位置に配置された支持部６を設けたことにある。また、支持部６を含めて裏面導体５が５０μｍ以上（より、好ましくは１００μｍ以上）の厚みｔ５を有するようにしたものである。しかし、その詳細な説明の前に、マトリクス状のキャビティ構造を有する一般的な半導体装置について、比較例を用いて説明する。なお、電子機器への搭載用に流通するのは、キャビティ構造それぞれに対応する切り出した後の個片１０の方であり、一般的には、個片１０の方を半導体装置と呼称することが多い。しかし、本願では、個片１０が切り離される前、つまり複数のキャビティ構造がマトリクス状に形成された一体成型品を半導体装置１００と称することとする。
　はじめに、ヒートシンク５ｈの作用として、放熱に必要な裏面導体５の厚みｔ５を検討するため、図３Ａ、図３Ｂに示すように、裏面導体５の厚みｔ５の異なる半導体装置（個片１０Ｃ）を設定した。なお、比較例における半導体装置のうち、本願の半導体装置に対応する部分で本願の半導体装置とは仕様が異なるものに対しては符号の末尾に「Ｃ」を付して区別するものとする。そして、裏面導体５の厚みｔ５をパラメータとして、動作時の発熱と放熱とのバランスで決まるチップ温度Ｔｃとの関係をシミュレーションにて求めた。その結果を図４に示す。なお、図４において縦軸の温度はリニアスケールである。
　すると、厚みｔ５の増加に伴い、チップ温度Ｔｃが低下し、厚みｔ５を５０μｍ以上にすれば、チップ温度Ｔｃを第一閾値Ｔｈ１以下に抑えることができることが分かった。さらに、厚みｔ５を１００μｍ以上にすることで、チップ温度Ｔｃを第一閾値Ｔｈ１よりも低い第二閾値Ｔｈ２以下に抑えることができ、素子特性にばらつきがあっても、チップ温度Ｔｃの上昇を適切な範囲に収められることが分かった。
　一般に高密度配線を行う回路基板では導体に銅（Ｃｕ）が用いられており、厚みは３０μｍ前後であることが多い。しかしこの厚みでは、熱を十分に広げることができないため、放熱性能は限定的であり、上述したようにチップ温度Ｔｃを第一閾値Ｔｈ１以下に抑えることは困難である。つまり、放熱性能を確保して半導体素子の発熱増加に追従するためには、ヒートシンク５ｈを構成する裏面導体５の厚みｔ５を５０μｍ以上、好ましくは、１００μｍ以上とすることが有効であると考えられる。
　このように、ヒートシンク５ｈの厚みｔ５が通常よりも厚く、キャビティ構造を有する回路基板を、トランスファー成形加工することにより、図２に示すような高い放熱性能を持つ半導体装置１００（個片１０）が作製できる。
　ここで、一般的な半導体装置を作製する際、図５Ａ、図５Ｂに示すように、成形品（半導体装置１００Ｃ）をダイシングラインＬｄで、ダイシングにより分割することで、所望のサイズの個片１０Ｃに加工することができる。
　その際、放熱性能に基づいて設定した厚みｔ５を有する裏面導体５を用いた半導体装置１００Ｃを作成する際の課題について検討する。裏面導体５の厚みｔ５を一般的な３０μｍに設定した場合（図６Ａ）に比べ、放熱を考慮して、厚みｔ５を１５０μｍに設定した場合（図６Ｂ）は、基板底面２ｆｒと成型金型８０の載置面８０ｆｆとの間の（ｚ方向の）隙間が大きくなる。
　このとき、図７Ａに示すように、ダイシングラインＬｄを挟む部分、つまり個片どうしの境界に当たる部分での裏面導体５どうしの間隔Ｄ５は、他の部分に比べて広くなっていることが分かる。トランスファー成形加工時には、一般に１０ＭＰａ前後の成形圧力が印加される。この成形圧力により基板２に変形が生じる場合がある。裏面導体５が配置された領域、あるいは間隔が狭い領域では、成形圧力により基板２に応力が印加されても、裏面導体５が下から基板２を支えているため、変形は生じない。一方、裏面導体５が配置されていない領域では、基板２を下から支える構造がないので、成形圧力による応力によって、基板２が変形したり、破損したりする可能性がある。
　つまり、ダイシングラインＬｄを挟む、裏面導体５の間隔Ｄ５が広い部分では、基板２を下から支えられないため、成形圧力により図７Ｂの破線で示すように、成型圧力Ｐｍによって、基板２が容易に変形してしまう。一方、図６Ａのように、厚みｔ５が通常通りの薄い場合には、トランスファー成形加工時に基板２が変形してもすぐに成型金型８０に当たるため、それ以上の変形が抑えられるために、基板変形量がわずかとなり、目立った品質への影響はなかった。しかし、厚みｔ５が厚いと、トランスファー成形加工時に基板変形量が大きくなるため、基板に割れが生じるなどの不具合が発生する。
　とくに、図８に示すように、ダイシングラインＬｄの交点Ｐｘを含む領域では、縦横両方向で裏面導体５による支えのある部分の間隔が広くなることから、成形圧力による基板変形が大きくなり、基板２の割れなどの不具合が生じやすい。
　ここで、対策として、図９の比較例に示すように、ダイシングラインＬｄの交点Ｐｘを含む領域など、裏面導体５の間隔Ｄ５が広い箇所へ、支持部６Ｃとして裏面導体５を追加配置することにより、間隔Ｄ５を狭めるようにする方法が考えられる。しかし、厚い裏面導体５を切る場合には、ダイシングブレードへの負荷が非常に大きくなる。すると、ダイシングブレードの急速な摩耗進行、ひいてはダイシングブレードの破損が懸念されることから、ダイシングラインＬｄの交点Ｐｘに支持部６Ｃを配置することは難しい。
　そこで、例えば図１０Ａ、図１０Ｂに示すように、成型金型８０にサポートピン８０ｐを設けて回路基板を支えることにより、基板２の変形を防止するという手法も考えられる。しかしながら、背景技術で説明したように、成型金型への特殊な加工が必要となるため、金型コストが上昇するという問題がある。また、サポートピン８０ｐは製品個片サイズに合わせて配置する必要があることから、個片サイズ毎に設置領域Ｒｐ（交点Ｐｘに対応する領域）の異なる金型を新規に作製する費用が必要になるというコストの問題がある。
　さらに、裏面導体の厚みｔ５には製造ばらつきがあるが、サポートピン８０ｐは高さが一定であるため、裏面導体厚のばらつきに追従できないという技術的な問題もある。例えば、図１１Ａのように、サポートピン８０ｐの高さに対して、厚みｔ５が厚く仕上がった回路基板に対しては、サポートピン８０ｐと基板２との間に（ｚ方向の）隙間Ｇｐが生じて基板２を支えていないため、基板２の変形防止効果が十分に得られない。
　また逆に、図１１Ｂに示すように、サポートピン８０ｐの高さに対して、厚みｔ５が薄く仕上がった回路基板に対しては、サポートピン８０ｐにより基板２と金型８０との間に隙間Ｇｐが生じて浮くため、基板変形を増長してしまう。それに対して、基板２が浮かないようにするために、サポートピン８０ｐの高さを裏面導体厚が薄く仕上がった厚みｔ５に合わせることになる。そうすると、図１１Ｃに示すように、裏面導体厚が設計中心の厚みｔ５の場合には、サポートピン８０ｐは基板２を支えることができない。さらに、サポートピン８０ｐの高さを裏面導体厚が薄く仕上がった厚みｔ５に合わせた金型で、裏面導体厚が厚く仕上がった回路基板を成形する場合には、サポートピン８０ｐと基板２との隙間Ｇｐはさらに増えるため、基板変形による破損のリスクは高くなる。
　そこで、実施の形態１にかかる半導体装置１００においては、図１Ａ、図１Ｂで説明したように、基板２の裏面には、個片１０と個片１０の間、かつダイシングラインＬｄを避けた位置に、支持部６が配置されるように裏面導体５をパターン形成した。つまり、裏面導体のうち、ヒートシンク５ｈ、電極５ｅのように半導体装置（個片１０）として機能する裏面導体５以外に、裏面導体５よりもダイシングラインＬｄに近く、ダイシングラインＬｄに重ならない領域に支持部６を配置した。
　これにより、支持部６が間隔Ｄ５を狭めることになり、放熱性に優れた５０μｍ以上の厚みｔ５を有する裏面導体５を用いても、トランスファー成型する際の成型圧力Ｐｍによる基板２の変形を防止することができる。ただし、図１Ｂに示すように、ひとつの分割に際してダイシングラインＬｄが２重に形成されており、ダイシング回数が増えることになる。しかし、ダイシングブレードにかかる負荷は、厚い裏面導体を１回切断する場合よりも、裏面導体５あるいは支持部６の配置されていない部分を２回切断する方が軽い。また、２重に形成されたダイシングラインＬｄの間の部分９０は、製品として用いられず、廃棄することになるが、その場合でも、ダイシングブレードの負荷軽減と基板２の割れを防止できることによる歩留まり増加の利益の方が勝る。
　また、サポートピン８０ｐのような成型金型８０への加工が不要であるため、金型加工費を抑制することができる。そして、技術的な面では、支持部６は裏面導体５からパターンで分割形成されたものであることから、製品間の厚みにばらつきがあっても、ひとつの製品内では裏面導体５と支持部６は同じ厚みｔ５になるので、成型金型８０との隙間発生もない。つまり、サポートピン方式でのコストの問題と技術的な問題を同時に解決することができる。
変形例．
　なお、ダイシングラインＬｄを避けて、裏面導体５よりもダイシングラインＬｄ、または隣接する個片１０どうしの境界に近い位置への支持部６の配置は、図１Ｂで説明したパターンに限ることはない。図１２Ａ～図１２Ｄは、それぞれパターンが異なる支持部を有する実施の形態１の変形例にかかる半導体装置の個片を切り出す前の成形品の底面図である。
　支持部６の形状、サイズ、分割個数、分割形状、および分割方向は任意である。つまり、ダイシングラインＬｄで囲まれた領域に対して、図１２Ａに示すように、ダイシングラインＬｄに沿って複数に分割した矩形の支持部６を配置するようにしても上述した効果を得ることができる。あるいは、図１２Ｂに示すように、ダイシングラインＬｄに垂直な方向において分割した矩形の支持部６を配置するようにしてもよい。
　また、ダイシングラインＬｄで囲まれた領域に対して、図１２Ｃに示すように、ダイシングラインＬｄに沿って複数に分割した円形の支持部６を配置するようにしてもよい。さらには、図１２Ｄに示すように、面（ｘｙ面）方向における内側に欠損部分を有する支持部６を配置するようにしてもよい。さらには、複数の形状、複数のサイズ、複数の分割個数、複数の分割形状、および分割方向を組み合わせて用いても良い。
実施の形態２．
　上記実施の形態１においては、隣接する個片同士の各境界のダイシングラインを二重化し、その間に支持部を設けた例について説明した。本実施の形態２では、隣接する個片同士の境界のうち、一方向の境界のダイシングラインのみ二重化し、その間に支持部を設けた例について説明する。図１３Ａと図１３Ｂは、実施の形態２にかかる半導体装置の構成について説明するためのものであり、図１３Ｂは半導体装置の個片を切り出す前の成型品を裏面導体側から見た底面図、図１３Ａは成形品の図１３ＢのＤ－Ｄ線に対応する端面図である。
　同様に、図１４Ａと図１４Ｂは、実施の形態２の変形例にかかる半導体装置の構成について説明するためのものであり、図１４Ｂは半導体装置の個片を切り出す前の成型品を裏面導体側から見た底面図、図１４Ａは成形品の図１４ＢのＥ－Ｅ線に対応する端面図である。なお、支持部の配置とダイシングラインの設定以外については、実施の形態１で説明したのと同様であり、同様部分の説明を省略するとともに、図２を援用する。
　実施の形態２にかかる半導体装置１００も、実施の形態１と同様に、図１３Ａと図１３Ｂに示すように基板２とパターン化した裏面導体５を一体化してキャビティ構造を形成し、裏面導体５をヒートシンク５ｈとして、半導体素子４を実装したものである。そして、基板２に実装された電子部品３とボンディングワイヤ７等で電気接続され、モールド材１で封止されている。そして、裏面導体５としては、ヒートシンク５ｈとして機能する部分のほかに、内部で電子部品３、半導体素子４等と導通し、外部と電気接続するために露出する電極５ｅとして機能する部分も形成されている。
　そして、実施の形態１と同様に、放熱性能を確保して半導体素子の発熱増加に追従するために、ヒートシンク５ｈを構成する裏面導体５の厚みｔ５を５０μｍ以上、好ましくは、１００μｍ以上に設定した。厚みｔ５の増大に伴う課題を解決するため、裏面導体のうち、半導体装置（個片１０）として機能する裏面導体５以外に、裏面導体５よりもダイシングラインＬｄに近く、ダイシングラインＬｄに重ならない領域に支持部６を配置した。
　ただし、個片１０を分ける縦横の境界のうち、縦方向、または横方向のいずれか１方向の境界のみ、ダイシングラインＬｄを二重化して、その間に支持部６を配置されている。例えば、図１３Ｂに示すように、横（ｘ）方向の境界に対してダイシングラインＬｄを二重化し、その間に支持部６を配置するようにした。あるいは、図１４Ａ、図１４Ｂに示す変形例のように、縦（ｙ）方向の境界に対してダイシングラインＬｄを二重化し、その間に支持部６を配置するようにしてもよい。
　この場合も、支持部６が縦方向、または横方向のいずれか１方向の間隔Ｄ５を狭めることになり、放熱性に優れた５０μｍ以上の厚みｔ５を有する裏面導体５を用いても、トランスファー成型する際の成型圧力Ｐｍによる基板２の変形を防止することができる。さらに、実施の形態１の効果に加え、縦方向、または横方向に沿っては、支持部６を設けていないため、個片１０同士の間隔を詰めることができる。すると、１基板当たりの個片取れ数を増加させることができるので、製造コストを削減することができる。
　とくに、成形品としての基板２が、正方形ではなく長方形をしている場合、あるいは個片１０が正方形ではなく長方形をしている場合、トランスファー成形後に、長辺もしくは短辺どちらか１方向の反りが、残りの一方向の反りよりも大きくなる場合がある。反りはモールド材１と基板２、裏面導体５の線膨張係数の差分に起因する応力により発生する。このようなとき、短辺に平行な方の境界に沿った縦方向、または横方向の支持部６を削除することで、線膨張係数の差分に起因する応力を減少し、反りを抑制低減することができる。
　つまり、短辺に平行なダイシングラインＬｄの方を二重化することで、線膨張係数の差分に起因する応力を減少し、反りを抑制低減することができる。また、縦横両方向の境界に沿って支持部６を設けた場合と比べ、ダイシング回数を減少させ、また、不要となる部分９０の割合を削減することとができる。
変形例．
　なお、縦、横の一方のダイシングラインＬｄを二重化して、裏面導体５よりもダイシングラインＬｄ、または隣接する個片１０どうしの境界に近い位置への支持部６の配置は、図１３Ｂ、図１４Ｂで説明したパターンに限ることはない。図１５Ａ～図１５Ｄは、それぞれパターンが異なる支持部を有する実施の形態２の変形例にかかる半導体装置の個片を切り出す前の成形品の底面図である。なお、各変形例は横方向（ｘ方向）に走るダイシングラインに沿って支持部を配置した例を示すが、縦方向に沿って走るダイシングラインに沿って配置してもよい。
　支持部６の形状、サイズ、分割個数、分割形状、および分割方向は任意である。つまり、ダイシングラインＬｄで囲まれた領域に対して、図１５Ａに示すように、ダイシングラインＬｄに沿って複数に分割した矩形の支持部６を配置するようにしても上述した効果を得ることができる。あるいは、図１５Ｂに示すように、図１３Ｂに示した場合よりも幅を太くしてもよく、逆に狭くしてもよい。
　また、ダイシングラインＬｄで囲まれた領域に対して、図１５Ｃに示すように、ダイシングラインＬｄに沿って複数に分割した円形の支持部６を配置するようにしてもよい。さらには、図１５Ｄに示すように、面（ｘｙ面）方向における内側に欠損部分を有する支持部６を配置するようにしてもよい。さらには、複数の形状、複数のサイズ、複数の分割個数、複数の分割形状、および分割方向を組み合わせて用いてもよい。
実施の形態３．
　上記実施の形態１または２においては、二重化したダイシングラインの間に支持部を設ける例について説明したが、これに限ることはない。本実施の形態３においては、ダイシングラインを挟み、分割した個片に残る位置に支持部を配置した例について説明する。図１６Ａと図１６Ｂは、実施の形態３にかかる半導体装置の構成について説明するためのものであり、図１６Ｂは半導体装置の個片を切り出す前の成型品を裏面導体側から見た底面図、図１６Ａは成形品の図１６ＢのＦ－Ｆ線に対応する断面図である。なお、支持部の配置以外については、実施の形態１、あるいは２で説明したのと同様であり、同様部分の説明を省略する。
　実施の形態３にかかる半導体装置１００も、実施の形態１、２と同様に、図１６Ａと図１６Ｂに示すように基板２とパターン化した裏面導体５を一体化してキャビティ構造を形成し、裏面導体５をヒートシンク５ｈとして、半導体素子４を実装したものである。そして、基板２に実装された電子部品３とボンディングワイヤ７等で電気接続され、モールド材１で封止されている。そして、裏面導体５としては、ヒートシンク５ｈとして機能する部分のほかに、内部で電子部品３、半導体素子４等と導通し、外部と電気接続するために露出する電極５ｅとして機能する部分も形成されている。
　そして、実施の形態１、２と同様に、放熱性能を確保して半導体素子の発熱増加に追従するために、ヒートシンク５ｈを構成する裏面導体５の厚みｔ５を５０μｍ以上、好ましくは、１００μｍ以上に設定した。厚みｔ５の増大に伴う課題を解決するため、裏面導体のうち、半導体装置（個片１０）として機能する裏面導体５以外に、裏面導体５よりもダイシングラインＬｄに近く、ダイシングラインＬｄに重ならない領域に支持部６を配置した。
　ただし、支持部６は個片１０を分ける縦横の境界を挟むように、個片１０の領域内に配置されている。つまり、ひとつの境界に対して１本のダイシングラインＬｄを設定し、ダイシングラインＬｄを挟むように配置し、とくに縦横のダイシングラインＬｄが交差する部分の４か所に配置するようにした。支持部６は、実施の形態１、２と同様に、裏面導体５と同時にパターン形成され、個片１０に分割した際に各個片１０内に残るように構成しているが、ビア、スルーホールなどの電気的な接続がなされておらず、半導体装置としての機能は有していない。
　この場合も、支持部６は、裏面導体５よりもダイシングラインＬｄに近い位置に配置されているので、間隔Ｄ５を狭めることになる。その結果、放熱性に優れた５０μｍ以上の厚みｔ５を有する裏面導体５を用いても、トランスファー成型する際の成型圧力Ｐｍによる基板２の変形を防止することができる。さらに、実施の形態１、２の効果に加え、ダイシングラインＬｄを二重化させていないため、個片１０同士の間隔を詰めることができ、１基板当たりの個片取れ数を増加させることができるので、製造コストを削減することができる。
変形例．
　なお、縦横のダイシングラインＬｄを挟み、ダイシングラインＬｄを避けた裏面導体５よりもダイシングラインＬｄに近い位置への支持部６の配置は、図１６Ｂで説明したパターンに限ることはない。図１７Ａ～図１７Ｄは、それぞれパターンが異なる支持部を有する実施の形態３の変形例にかかる半導体装置の個片を切り出す前の成形品の底面図である。
　個片１０内に配置される支持部６の形状、サイズ、分割個数、分割形状、および分割方向は任意である。つまり、ダイシングラインＬｄを挟むように、図１７Ａに示すように、ダイシングラインＬｄが交差する部分にＬ字形状の支持部６を配置するようにしても上述した効果を得ることができる。あるいは、図１７Ｂに示すように、ダイシングラインＬｄが交差する部分に、一方のダイシングラインＬｄに沿って分割した支持部６を配置してもよい。
　また、図１７Ｃに示すように、ダイシングラインＬｄが交差する部分に六角形の支持部６を配置するようにしても、図１７Ｄに示すように、円環状の支持部６を配置するようにしてもよい。さらには、複数の形状、複数のサイズ、複数の分割個数、複数の分割形状、および分割方向を組み合わせて用いても良い。
　さらに、本願は、様々な例示的な実施の形態および実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、および機能は、特定の実施の形態で例示した適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態で開示した構成要素と組み合わせる場合が含まれるものとする。
　例えば、実施の形態の各図ではキャビティ構造が２×３で並んだ例を描画したが、これに限られることはなく、多様な連結数の組み合わせが可能である。さらに、放熱性能の向上の観点では、裏面導体５（および裏面導体５と同じ厚みになる支持部６）の厚みｔ５は５０μｍ以上、好ましくは１００μｍ以上である旨説明した。また、基板２の変形防止の観点では、３０μｍ以下では、品質への目立った影響はない旨記載した。しかし、厚みが薄い場合であっても、キャビティ構造をとる限り放熱性は向上し、間隔Ｄ５が広い部分ではその厚みに応じた変形は生じるため、本願に示す支持部６を設けて間隔Ｄ５を短くすることは、品質改善にとって有効である。
　以上のように、本願の半導体装置１００によれば、複数の開口がマトリクス状に配置された基板２と基板２の裏側に配置された裏面導体５とでマトリクス状に複数のキャビティ構造が形成され、裏面導体５のうち、複数の開口それぞれを裏側から塞ぐ部分が半導体素子４を搭載するヒートシンク５ｈとして機能し、半導体素子４を含む基板２の表側を封止するモールド材１との一体成型品の半導体装置１００であって、裏面導体５は、複数のキャビティ構造のそれぞれに対応して、ヒートシンク５ｈに加え、外部と電気接続するための電極５ｅとなる部分を形成するとともに、キャビティ構造のそれぞれを個片に分割するダイシングラインＬｄから離れ、かつ、ヒートシンク５ｈと電極５ｅよりもダイシングラインＬｄに近い位置に配置され、モールド材１との一体成型の際に成型金型８０と基板２との間に介在する支持部６として機能する部分を形成しているように構成したので、トランスファー成型における成型圧力Ｐｍが基板２にかかっても、支持部６が基板２を支えて変形を防止できる。そのため、安価で放熱性の高い半導体装置１００、ひいては個片１０を得ることができる。
　ここで、支持部６は、隣接する個片同士の間に間隔をあけて引かれた二重のダイシングラインＬｄの間に配置されているようにすれな、個片１０に支持部６が残留しないので、個片１０をコンパクト化できる。
　その際、二重のダイシングラインＬｄは、縦方向（ｙ方向）、横方向（ｘ方向）のいずれか一方に引かれているようにすれば、縦横両方向を二重にする場合と比べて、個片１０同士の間隔を詰めることができ、１基板当たりの個片取れ数を増加させることができる。また、ダイシング回数も減少させることができる。
　さらに、その場合、二重のダイシングラインは、半導体装置１００の短辺に平行な方向に引かれているようにすれば、部材間の線膨張係数の差分に起因する応力を減少し、反りを抑制低減することができる。
　あるいは、支持部６は個片１０それぞれにおけるダイシングラインＬｄよりも内側の位置に配置されているようにすれば、個片１０同士の間隔を最大限に詰めることができ、１基板当たりの個片取れ数を増加させることができるので、製造コストを削減することができる。また、ダイシング回数も減少させることができる。
　裏面導体５（および支持部６）の厚みｔ５が５０μｍ以上であれば、チップ温度Ｔｃの上昇を適切な範囲に抑えることができる。
　とくに、裏面導体５（および支持部６）の厚みｔ５が１００μｍ以上であれば、素子の性能ばらつきがあった場合でも、確実にチップ温度Ｔｃの上昇を適切な範囲に抑えることができる。
　１：モールド材、　１０：個片、　１００：半導体装置、　２：基板、　３：電子部品、　４：半導体素子、　５：裏面導体、　５ｅ：電極、　５ｈ：ヒートシンク、　６：支持部（裏面導体）、　８０：成型金型、　Ｄ５：間隔、　Ｌｄ：ダイシングライン、　Ｐｘ：交点、　ｔ５：厚み。

Claims (7)

  1. 　複数の開口がマトリクス状に配置された基板と前記基板の裏側に配置された裏面導体とでマトリクス状に複数のキャビティ構造が形成され、前記裏面導体のうち、前記複数の開口それぞれを前記裏側から塞ぐ部分が半導体素子を搭載するヒートシンクとして機能し、前記半導体素子を含む前記基板の表側を封止するモールド材との一体成型品の半導体装置であって、
    　前記裏面導体は、前記複数のキャビティ構造のそれぞれに対応して、前記ヒートシンクに加え、外部と電気接続するための電極となる部分を形成するとともに、前記キャビティ構造のそれぞれを個片に分割するダイシングラインから離れ、かつ、前記ヒートシンクと前記電極よりも前記ダイシングラインに近い位置に配置され、前記モールド材との一体成型の際に成型金型と前記基板との間に介在する支持部として機能する部分を形成していることを特徴とする半導体装置。
  2. 　前記支持部は、隣接する個片同士の間に間隔をあけて引かれた二重のダイシングラインの間に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記二重のダイシングラインは、縦方向、横方向のいずれか一方に引かれていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記二重のダイシングラインは、当該半導体装置の短辺に平行な方向に引かれていることを特徴とする請求項３に記載の半導体装置。
  5. 　前記支持部は前記個片それぞれにおける前記ダイシングラインよりも内側の位置に配置されていることを特徴とする請求項１に記載の半導体装置。
  6. 　前記裏面導体の厚みが５０μｍ以上であることを特徴とする請求項１から５のいずれか１項に記載の半導体装置。
  7. 　前記裏面導体の厚みが１００μｍ以上であることを特徴とする請求項６に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193168A (ja) * 1993-12-27 1995-07-28 Mitsubishi Electric Corp パッケージ部品の製造方法、ヒートスプレッダの形成方法、及び無電解めっき膜の形成方法
JP2001110830A (ja) * 1999-10-08 2001-04-20 Denso Corp 樹脂封止型半導体装置およびその製造方法
JP2002118213A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
WO2019198199A1 (ja) * 2018-04-12 2019-10-17 三菱電機株式会社 半導体装置
WO2020012598A1 (ja) * 2018-07-12 2020-01-16 三菱電機株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07193168A (ja) * 1993-12-27 1995-07-28 Mitsubishi Electric Corp パッケージ部品の製造方法、ヒートスプレッダの形成方法、及び無電解めっき膜の形成方法
JP2001110830A (ja) * 1999-10-08 2001-04-20 Denso Corp 樹脂封止型半導体装置およびその製造方法
JP2002118213A (ja) * 2000-10-05 2002-04-19 Sanyo Electric Co Ltd 半導体装置および半導体モジュール
WO2019198199A1 (ja) * 2018-04-12 2019-10-17 三菱電機株式会社 半導体装置
WO2020012598A1 (ja) * 2018-07-12 2020-01-16 三菱電機株式会社 半導体装置

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