CN117397020A - 半导体装置 - Google Patents

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Abstract

半导体装置(100)以矩阵状形成有多个空腔构造，背面导体(5)中的在各个凹部处从基板(2)露出的部分作为搭载半导体元件(4)的散热片(5h)发挥功能，该半导体装置(100)是与密封基板(2)的表侧的模制材料(1)一体成型的一体成型品，背面导体(5)构成为，与多个空腔构造分别对应地，除了散热片(5h)之外，还形成有用于与外部电连接的电极(5e)，并且还形成有支承部(6)，该支承部(6)配置在与将各个空腔构造分割成单片的切割线(Ld)分开且比散热片(5h)和电极(5e)靠近切割线(Ld)的位置，而在与模制材料(1)一体成型时介于成型模具(80)与基板(2)之间。

Description

半导体装置
技术领域
本申请涉及半导体装置。
背景技术
作为半导体装置的制造方法之一有模塑封装，在该模塑封装中，将多个半导体元件安装于电路基板，使用成型模具并利用树脂一并进行密封后通过切割而分割成所希望的单片尺寸(例如，参照专利文献1。)。
另一方面，由于随着高输出化，半导体元件的发热增加，因此对电路基板要求提高散热性能，但大多使用散热性能低的树脂、或陶瓷。因此，通过采用使用了背面导体的空腔构造，有效地截断电路基板部分中的热电阻(例如，参照专利文献1。)。
专利文献1：日本特开2003-234365号公报(段落0010～0020，图1～图3)
然而，在模塑封装中广泛使用的传递模塑成形加工中，一般施加10MPa左右的成形压力。此时，电路基板中未配置有背面导体的区域成为从成型模具浮起的状态，而有时因该成形压力而产生变形。针对于此，还可以想到向成型模具设置支承销来支撑电路基板。但是，由于支承销需要根据产品单片尺寸来配置，所以为了针对每个单片尺寸重新制作模具而导致成本增大。进而，有时背面导体的厚度存在制造偏差，而无法用高度恒定的支承销进行支撑，难以得到廉价且散热性高的半导体装置。
发明内容
本申请公开用于解决上述那样的课题的技术，其目的在于得到一种廉价且散热性高的半导体装置。
本申请所公开的半导体装置由以矩阵状配置有多个开口的基板和配置于上述基板的背面侧的背面导体来以矩阵状形成多个空腔构造，上述背面导体中的将上述多个开口分别从上述背面侧封闭的部分作为搭载半导体元件的散热片发挥功能，该半导体装置是与对包括上述半导体元件在内的上述基板的表侧进行密封的模制材料一体成型的一体成型品，在上述背面导体中，与上述多个空腔构造分别对应地，除了上述散热片之外，还形成有作为用于与外部电连接的电极的部分，并且还形成有作为支承部发挥功能的部分，该作为支承部发挥功能的部分配置在与将各个上述空腔构造分割成单片的切割线分开且比上述散热片和上述电极靠近上述切割线的位置，而在与上述模制材料一体成型时介于成型模具与上述基板之间。
根据本申请所公开的半导体装置，由于构成为除了散热片和电极以外，还由背面电极形成介于基板与模具之间的支承部，所以能够得到廉价且散热性高的半导体装置。
附图说明
图1A和图1B分别是实施方式1所涉及的半导体装置的切出单片之前的成形品的端面图和仰视图。
图2是实施方式1所涉及的半导体装置的单片的剖视图。
图3A和图3B分别是背面导体的厚度不同的比较例所涉及的半导体装置的单片的剖视图。
图4是表示半导体装置的背面导体的厚度与动作时的温度的关系的折线图表形式的图。
图5A和图5B分别是比较例所涉及的半导体装置的切出单片之前的成形品的剖视图和仰视图。
图6A和图6B分别是制作使用了厚度不同的背面导体的比较例所涉及的半导体装置的成型品时的成型模具内的剖视图。
图7A和图7B是用于说明制作比较例所涉及的半导体装置的成型品时的背面导体的配置的分别表示向成型模具的设置前和设置中的状态的端面图。
图8是比较例所涉及的半导体装置的切出单片之前的成形品的仰视图。
图9是比较例所涉及的半导体装置的切出单片之前的成形品的仰视图。
图10A和图10B分别是制作比较例所涉及的半导体装置的成型品时的成型模具内的沿着切割线的剖视图和仰视图。
图11A～图11C分别是制作使用了厚度不同的背面导体的比较例所涉及的半导体装置的成型品时的成型模具内的沿着切割线的剖视图。
图12A～图12D分别是具有图案不同的支承部的实施方式1所涉及的半导体装置的切出单片之前的成形品的仰视图。
图13A和图13B分别是实施方式2所涉及的半导体装置的切出单片之前的成形品的端面图和仰视图。
图14A和图14B分别是实施方式2的变形例所涉及的半导体装置的切出单片之前的成形品的端面图和仰视图。
图15A～图15D分别是具有图案不同的支承部的实施方式2所涉及的半导体装置的切出单片之前的成形品的仰视图。
图16A和图16B分别是实施方式3所涉及的半导体装置的切出单片之前的成形品的剖视图和仰视图。
图17A～图17D分别是具有图案不同的支承部的实施方式3所涉及的半导体装置的切出单片之前的成形品的仰视图。
具体实施方式
实施方式1
图1A和图1B、以及图2用于对实施方式1所涉及的半导体装置的结构进行说明，图1B是半导体装置的切出单片之前的成型品的从背面导体侧观察的仰视图，图1A是成形品的与图1B的A-A线对应的端面图。而且，图2是使用具有确保散热性所需的厚度的背面导体而制作成的半导体装置的与图1A的单片部分对应的剖视图。此外，虽然包含图1B在内的仰视图并非表示截面，但为了区分背面导体和支承部而对支承部附加了阴影线。
另外，图3A和图3B、图4～图11C用于对说明本申请的半导体装置中的作用效果的比较例进行说明，图3A和图3B分别是省略了背面导体的厚度不同的比较例所涉及的半导体装置的模制材料部分的与图2对应的剖视图。而且，图4是表示使包括本申请的半导体装置在内的半导体装置动作时的背面导体的厚度与芯片温度的关系的折线图表形式的图。
图5B是图4所示的半导体装置的切出单片之前的成型品的从背面导体侧观察的仰视图，图5A是成形品的与图5B的B-B线对应的剖视图。另外，图6A和图6B分别是表示在制作使用了厚度不同的背面导体的比较例所涉及的半导体装置的成型品时，将被成型品设置于传递模塑成型模具，并通过传递模塑成形加工填充了模制树脂的状态的与图5B的B-B线对应的剖视图，图7A和图7B是用于说明制作图4所示的比较例所涉及的半导体装置的成型品时的背面导体的配置的分别表示向成型模具的设置前和设置中的状态的与图5B的C-C线对应的端面图。
并且，图8是用于说明比较例所涉及的半导体装置的切出单片之前的成形品中的切割线的交点部分的状态的仰视图，图9是在切割线的交点部分配置支承部的比较例所涉及的半导体装置的切出单片之前的成形品的仰视图。而且，图10A和图10B分别是通过在切割线的交点部分配置支承销的比较例所涉及的制造方法来制作半导体装置的成型品时的成型模具内的沿着在横向(x方向)上行进的切割线的剖视图和仰视图。并且，图11A～图11C是通过在切割线的交点部分配置支承销的比较例所涉及的制造方法来分别制作厚度不同的背面导体的半导体装置的成型品时的成型模具内的沿着在横向上行进的切割线的剖视图。
如图1A和图1B、以及图2所示，本申请的半导体装置100使以矩阵状配置有多个开口的基板2和配置于基板2的背面侧的背面导体5一体化而以纵横排列的矩阵状形成多个空腔构造。在多个空腔构造的每一个中，将在从基板2的表侧观察时为凹部，并从基板2露出的背面导体5作为散热片5h，供半导体芯片(半导体元件4)安装。而且，与一般的空腔构造的半导体装置同样地，是与安装于基板2的电子部件3通过接合线7等电连接，且与密封半导体元件4的安装面的模制材料1一体成型的一体成型品。此外，作为背面导体5，除了作为散热片5h发挥功能的部分以外，还形成有作为电极5e发挥功能的部分，该电极5e在内部与电子部件3、半导体元件4等导通，并且为了与外部电连接而在背面侧露出。
此外，本申请的半导体装置100的特征在于，作为切出单片10之前的成形品，设置有通过图案形成而与背面导体5分开并配置在比背面导体5靠近切割线Ld的位置的支承部6。另外，包含支承部6在内，背面导体5具有50μm以上(更优选为100μm以上)的厚度t5。但是，在进行其详细的说明之前，使用比较例对具有矩阵状的空腔构造的一般的半导体装置进行说明。此外，作为向电子设备的搭载用流通的是与空腔构造分别对应的切出后的单片10，一般大多将单片10称为半导体装置。但是，在本申请中，将切成单片10之前即以矩阵状形成有多个空腔构造的一体成型品称为半导体装置100。
首先，为了研究作为散热片5h的作用的散热所需的背面导体5的厚度t5，如图3A、图3B所示，设定了背面导体5的厚度t5不同的半导体装置(单片10C)。此外，在比较例的半导体装置中与本申请的半导体装置对应的部分，对规格与本申请的半导体装置不同的部分在附图标记的末尾附加“C”来进行区分。而且，将背面导体5的厚度t5作为参数，通过模拟来求出与由动作时的发热和散热的平衡决定的芯片温度Tc之间的关系。该结果示于图4。此外，在图4中，纵轴的温度为线性尺度。
于是发现随着厚度t5的增加，芯片温度Tc降低，若将厚度t5设为50μm以上，则能够将芯片温度Tc抑制在第一阈值Th1以下。进而发现，通过将厚度t5设为100μm以上，能够将芯片温度Tc抑制在比第一阈值Th1低的第二阈值Th2以下，即使元件特性存在偏差，也将芯片温度Tc的上升收敛在适当的范围。
一般在进行高密度布线的电路基板中对导体使用铜(Cu)，厚度大多在30μm左右。但是，在该厚度下，无法充分地扩散热，因此散热性能受限，如上述那样，难以将芯片温度Tc抑制在第一阈值Th1以下。即，为了确保散热性能来应对半导体元件的发热增加，认为将构成散热片5h的背面导体5的厚度t5设为50μm以上，优选为100μm以上是有效的。
这样，通过对散热片5h的厚度t5比通常厚并且具有空腔构造的电路基板进行传递模塑成形加工，从而能够制作图2所示那样的具有高的散热性能的半导体装置100(单片10)。
这里，在制作一般的半导体装置时，如图5A、图5B所示，在切割线Ld处通过切割来分割成形品(半导体装置100C)，由此能够加工成所希望的尺寸的单片10C。
此时，对使用具有基于散热性能而设定的厚度t5的背面导体5制作半导体装置100C时的课题进行研究。与将背面导体5的厚度t5设定为一般的30μm的情况(图6A)相比，在考虑到散热而将厚度t5设定为150μm的情况下(图6B)，基板底面2fr与成型模具80的载置面80ff之间的(z方向的)缝隙变大。
此时，如图7A所示，可知背面导体5彼此的在夹着切割线Ld的部分即面向单片彼此的边界的部分处的间隔D5，比其他部分宽。在传递模塑成形加工时，一般施加10MPa左右的成形压力。有时因该成形压力而在基板2产生变形。在配置有背面导体5的区域、或间隔窄的区域，即使因成形压力而对基板2施加了应力，因为背面导体5从下方支撑基板2，所以也不会产生变形。另一方面，在未配置背面导体5的区域，由于不存在从下方支撑基板2的构造，因此基板2可能因成形压力所引起的应力而发生变形、破损。
即，在夹着切割线Ld的背面导体5的间隔D5宽的部分，由于无法从下方支撑基板2，因此，由于成形压力如图7B的虚线所示，基板2容易因成型压力Pm而发生变形。另一方面，如图6A那样，在厚度t5如通常那样薄的情况下，即使在传递模塑成形加工时基板2发生变形，也由于立即触碰成型模具80，抑制进一步的变形，因此基板变形量小，没有明显的对品质的影响。但是，当厚度t5厚时，由于在传递模塑成形加工时基板变形量变大，因此发生在基板产生破裂等不良情况。
特别是，如图8所示，在包括切割线Ld的交点Px在内的区域，在纵横两个方向上存在由背面导体5进行的支撑的部分的间隔变宽，因此由成形压力引起的基板变形变大，而容易产生基板2的破裂等不良情况。
这里，作为对策，如图9的比较例所示，可以想到如下方法：通过向包括切割线Ld的交点Px在内的区域等背面导体5的间隔D5宽的部位，作为支承部6C追加配置背面导体5，而缩小间隔D5。但是，在切割厚的背面导体5的情况下，对切割刀片的负载非常大。于是，由于存在切割刀片的急剧磨损、甚至切割刀片的破损的担忧，所以难以在切割线Ld的交点Px配置支承部6C。
为此，例如，如图10A、图10B所示，还可以想到通过在成型模具80设置支承销80p来支撑电路基板，从而防止基板2的变形的方法。然而，如背景技术中说明的那样，由于需要对成型模具进行特殊的加工，所以存在模具成本上升的问题。另外，由于支承销80p需要根据产品单片尺寸来配置，所以存在需要针对每个单片尺寸重新制作设置区域Rp(与交点Px对应的区域)不同的模具的费用这样的成本的问题。
并且，虽然背面导体的厚度t5存在制造偏差，但由于支承销80p的高度恒定，因此还存在不能应对背面导体厚度的偏差的技术问题。例如，如图11A那样，对于厚度t5比支承销80p的高度做得厚的电路基板，在支承销80p与基板2之间(z方向的)产生缝隙Gp而无法支撑基板2，因此不能充分地得到基板2的变形防止效果。
相反，如图11B所示，对于厚度t5比支承销80p的高度做得薄的电路基板，由于支承销80p而在基板2与模具80之间产生缝隙Gp而浮起，导致基板变形增强。针对于此，为了防止基板2浮起，以使支承销80p的高度匹配于背面导体厚度做得薄的厚度t5。那么，如图11C所示，在背面导体厚度为设计中心的厚度t5的情况下，支承销80p不能支撑基板2。并且，在利用使支承销80p的高度匹配于背面导体厚度做得薄的厚度t5的模具，对背面导体厚度做得厚的电路基板进行成形的情况下，支承销80p与基板2的缝隙Gp进一步增加，因此由基板变形引起的破损的风险变高。
为此，在实施方式1所涉及的半导体装置100中，如参照图1A、图1B所说明的那样，在基板2的背面，在单片10与单片10之间且避开切割线Ld的位置以配置支承部6的方式对背面导体5进行图案形成。即，在背面导体中，除了如散热片5h、电极5e那样作为半导体装置(单片10)发挥功能的背面导体5以外，还在比背面导体5靠近切割线Ld且不与切割线Ld重叠的区域配置有支承部6。
由此，由于支承部6缩小间隔D5，因此即便使用散热性优异的具有50μm以上的厚度t5的背面导体5，也能够防止由进行传递模塑成型时的成型压力Pm引起的基板2的变形。但是，如图1B所示，在一个的分割时切割线Ld形成为二重，从而切割次数增加。但是，对于施加于切割刀片的负载而言，切断两次未配置背面导体5或支承部6的部分的情况比切断一次厚的背面导体的情况轻。另外，形成为二重的切割线Ld之间的部分90不用作产品而将被废弃，但即使在该情况下，通过减轻切割刀片的负载和防止基板2的破裂而实现的成品率增加的收益也是更优的。
另外，由于不需要支承销80p那样的对成型模具80的加工，所以能够抑制模具加工费。而且，在技术方面，由于支承部6是从背面导体5通过图案来分割形成的，所以即使产品间的厚度存在偏差，也由于在一个产品内背面导体5和支承部6具有相同的厚度t5，因此不与成型模具80产生缝隙。即，能够同时解决支承销方式下的成本问题和技术问题。
变形例
此外，在避开切割线Ld且比背面导体5靠近切割线Ld或邻接的单片10彼此的边界的位置进行的支承部6的配置并不局限于参照图1B所说明的图案。图12A～图12D分别是具有图案不同的支承部的实施方式1的变形例所涉及的半导体装置的切出单片之前的成形品的仰视图。
支承部6的形状、尺寸、分割个数、分割形状以及分割方向是任意的。即，如图12A所示，即使对由切割线Ld包围的区域配置沿着切割线Ld分割成多个的矩形的支承部6，也能够得到上述的效果。或者，如图12B所示，也可以配置在与切割线Ld垂直的方向上分割的矩形的支承部6。
另外，如图12C所示，也可以对由切割线Ld包围的区域配置沿着切割线Ld分割成多个的圆形的支承部6。并且，如图12D所示，也可以配置在面(xy面)方向上的内侧具有缺损部分的支承部6。并且，也可以将多个形状、多个尺寸、多个分割个数、多个分割形状以及分割方向组合来使用。
实施方式2
在上述实施方式1中，对使邻接的单片彼此的各边界的切割线二重化，并在其间设置支承部的例子进行了说明。在本实施方式2中，对仅使邻接的单片彼此的边界中的一方向的边界的切割线二重化，并在其间设置支承部的例子进行说明。图13A和图13B用于对实施方式2所涉及的半导体装置的结构进行说明，图13B是半导体装置的切出单片之前的成型品的从背面导体侧观察的仰视图，图13A是成形品的与图13B的D-D线对应的端面图。
同样地，图14A和图14B用于对实施方式2的变形例所涉及的半导体装置的结构进行说明，图14B是半导体装置的切出单片之前的成型品的从背面导体侧观察的仰视图，图14A是成形品的与图14B的E-E线对应的端面图。此外，对于除支承部的配置和切割线的设定以外的部分，与实施方式1中说明的同样，而省略同样部分的说明并且引用图2。
实施方式2所涉及的半导体装置100也与实施方式1同样地，如图13A和图13B所示，使基板2和图案化的背面导体5一体化而形成空腔构造，将背面导体5作为散热片5h，供半导体元件4安装。而且，与安装于基板2的电子部件3通过接合线7等而电连接，并且被模制材料1密封。而且，作为背面导体5，除了作为散热片5h发挥功能的部分以外，还形成有作为电极5e发挥功能的部分，该电极5e在内部与电子部件3、半导体元件4等导通，并且为了与外部电连接而露出。
而且，与实施方式1同样地，为了确保散热性能来应对半导体元件的发热增加，而将构成散热片5h的背面导体5的厚度t5设定为50μm以上，优选设定为100μm以上。为了解决随着厚度t5的增大而带来的课题，而在背面导体中，除了作为半导体装置(单片10)发挥功能的背面导体5以外，还在比背面导体5靠近切割线Ld且不与切割线Ld重叠的区域配置有支承部6。
但是，仅在划分单片10的纵横边界中的纵向和横向中的任一方向的边界处，使切割线Ld二重化，并在其间配置支承部6。例如，如图13B所示，针对横(x)方向的边界使切割线Ld二重化，并在其间配置支承部6。或者，如图14A、图14B所示的变形例那样，也可以针对纵(y)方向的边界使切割线Ld二重化，并在其间配置支承部6。
在该情况下，支承部6也缩小纵向和横向中的任一方向的间隔D5，即便使用散热性优异的具有50μm以上的厚度t5的背面导体5，也能够防止由进行传递模塑成型时的成型压力Pm引起的基板2的变形。并且，除了实施方式1的效果之外，由于没有沿着纵向或横向设置支承部6，所以能够减小单片10彼此的间隔。于是，能够增加每一个基板的单片获取数量，因此能够降低制造成本。
特别是，在作为成形品的基板2不是正方形而是长方形的情况下、或者单片10不是正方形而是长方形的情况下，有时在传递模塑成形后，长边或短边任意一个方向的翘曲大于其余的一个方向的翘曲。翘曲是由于模制材料1与基板2、背面导体5的线膨胀系数的差值所引起的应力而产生的。此时，通过取消沿着与短边平行的边界的纵向或横向的支承部6，能够减少由线膨胀系数的差值引起的应力，抑制和减少翘曲。
即，通过使与短边平行的切割线Ld二重化，能够减少由线膨胀系数的差值引起的应力，抑制和减少翘曲。另外，与沿着纵横两个方向的边界设置支承部6的情况相比，能够减少切割次数，另外减少成为不需要的部分90的比例。
变形例
此外，使纵和横中的一方的切割线Ld二重化，并在比背面导体5靠近切割线Ld或邻接的单片10彼此的边界的位置进行的支承部6的配置，并不局限于图13B、图14B中说明的图案。图15A～图15D分别是具有图案不同的支承部的实施方式2的变形例所涉及的半导体装置的切出单片之前的成形品的仰视图。此外，各变形例虽然示出了沿着在横向(x方向)上行进的切割线配置支承部的例子，但也可以沿着在纵向上行进的切割线配置。
支承部6的形状、尺寸、分割个数、分割形状以及分割方向是任意的。即，如图15A所示，即使对由切割线Ld包围的区域配置沿着切割线Ld分割成多个的矩形的支承部6，也能够得到上述的效果。或者，如图15B所示，可以使宽度比图13B所示的情况宽，也可以反之比其窄。
另外，如图15C所示，也可以对由切割线Ld包围的区域配置沿着切割线Ld分割成多个的圆形的支承部6。并且，如图15D所示，也可以配置在面(xy面)方向上的内侧具有缺损部分的支承部6。并且，也可以将多个形状、多个尺寸、多个分割个数、多个分割形状以及分割方向组合来使用。
实施方式3
在上述实施方式1或2中，对在二重化的切割线之间设置支承部的例子进行了说明，但并不局限于此。在本实施方式3中，对夹着切割线并且在残留在分割后的单片处的位置配置支承部的例子进行说明。图16A和图16B用于对实施方式3所涉及的半导体装置的结构进行说明，图16B是半导体装置的切出单片之前的成型品的从背面导体侧观察的仰视图，图16A是成形品的与图16B的F-F线对应的剖视图。此外，对于除支承部的配置以外，与实施方式1或者2中说明的同样，而省略同样部分的说明。
实施方式3所涉及的半导体装置100也与实施方式1、2同样地，如图16A和图16B所示，使基板2和图案化的背面导体5一体化而形成空腔构造，将背面导体5作为散热片5h，供半导体元件4安装。而且，与安装于基板2的电子部件3通过接合线7等而电连接，并被模制材料1密封。而且，作为背面导体5，除了作为散热片5h发挥功能的部分以外，还形成有作为电极5e发挥功能的部分，该电极5e在内部与电子部件3、半导体元件4等导通，并且为了与外部电连接而露出。
而且，与实施方式1、2同样地，为了确保散热性能来应对半导体元件的发热增加，而将构成散热片5h的背面导体5的厚度t5设定为50μm以上，优选为100μm以上。为了解决随着厚度t5的增大而带来的课题，而在背面导体中，除了作为半导体装置(单片10)发挥功能的背面导体5以外，还在比背面导体5靠近切割线Ld且不与切割线Ld重叠的区域配置有支承部6。
但是，支承部6以夹着对单片10进行划分的纵横边界的方式配置于单片10的区域内。即，对一个边界设定一条切割线Ld，以夹着切割线Ld的方式配置，特别是在纵横切割线Ld所交叉的部分的四处配置。支承部6与实施方式1、2同样地，构成为与背面导体5同时进行图案形成，并且在分割成单片10时残留在各单片10内，但不进行通孔或贯通孔等的电连接，而不具有作为半导体装置的功能。
在该情况下，支承部6也配置于比背面导体5靠近切割线Ld的位置，因此缩小间隔D5。其结果，即便使用散热性优异的具有50μm以上的厚度t5的背面导体5，也能够防止由进行传递模塑成型时的成型压力Pm引起的基板2的变形。并且，除了实施方式1、2的效果之外，由于没有使切割线Ld二重化，所以能够减小单片10彼此的间隔，能够增加每一个基板的单片获取数量，因此能够降低制造成本。
变形例
此外，夹着纵横的切割线Ld，并在比避开切割线Ld的背面导体5靠近切割线Ld的位置进行的支承部6的配置，并不局限于图16B中说明的图案。图17A～图17D分别是具有图案不同的支承部的实施方式3的变形例所涉及的半导体装置的切出单片之前的成形品的仰视图。
配置于单片10内的支承部6的形状、尺寸、分割个数、分割形状以及分割方向是任意的。即，如图17A所示，即使以夹着切割线Ld的方式在切割线Ld所交叉的部分配置L字形状的支承部6，也能够得到上述的效果。或者，如图17B所示，也可以在切割线Ld所交叉的部分配置沿着一方的切割线Ld分割的支承部6。
另外，如图17C所示，可以在切割线Ld所交叉的部分配置六边形的支承部6，如图17D所示，也可以配置圆环状的支承部6。并且，也可以将多个形状、多个尺寸、多个分割个数、多个分割形状以及分割方向组合来使用。
并且，本申请中记载了各种例示的实施方式以及实施例，但一个或多个实施方式所记载的各种特征、形态以及功能并不限定于特定的实施方式的应用，也可以单独或以各种组合的方式应用于实施方式。因此，在本申请说明书所公开的技术范围内能够想到未例示的无数的变形例。例如，包括对至少一个构成要素进行变形的情况、追加的情况或省略的情况，还包括抽取至少一个构成要素并与其他实施方式中公开的构成要素组合的情况。
例如，在实施方式的各图中描绘了空腔构造以2×3排列的例子，但并不局限于此，也可以是多种连结数的组合。并且，从提高散热性能的观点出发，对背面导体5(以及与背面导体5相同厚度的支承部6)的厚度t5为50μm以上，优选为100μm以上的情况进行了说明。另外，从防止基板2变形的观点出发，记载了在30μm以下时对品质没有明显的影响的情况。但是，即使在厚度薄的情况下，只要采用空腔构造，散热性也提高，并且在间隔D5宽的部分中也产生与其厚度相应的变形，因此设置本申请所示的支承部6来缩短间隔D5对于改善品质是有效的。
如以上那样，根据本申请的半导体装置100，半导体装置100由以矩阵状配置有多个开口的基板2和配置于基板2的背面侧的背面导体5来以矩阵状形成多个空腔构造，背面导体5中的将多个开口分别从背面侧封闭的部分作为搭载半导体元件4的散热片5h发挥功能，并且是与密封包括半导体元件4在内的基板2的表侧的模制材料1一体成型的一体成型品，背面导体5构成为，与多个空腔构造分别对应地，除了散热片5h之外，还形成有作为用于与外部电连接的电极5e的部分，并且还形成有作为支承部6发挥功能的部分，该部分配置在与将各个空腔构造分割成单片的切割线Ld分开且比散热片5h和电极5e靠近切割线Ld的位置，在与模制材料1一体成型时介于成型模具80与基板2之间，因此，即使传递模塑成型中的成型压力Pm施加到基板2，支承部6也能够支撑基板2来防止变形。因此，能够得到廉价且散热性高的半导体装置100，进而得到单片10。
这里，若支承部6配置在邻接的单片彼此之间隔开间隔划出的二重的切割线Ld之间，则支承部6不残留在单片10，因此能够使单片10小型化。
此时，若二重的切割线Ld划在纵向(y方向)和横向(x方向)中的任一方，则与将纵横两个方向设为二重的情况相比，能够减小单片10彼此的间隔，能够增加每一个基板的单片获取数量。另外，还能够减少切割次数。
并且，在该情况下，若二重的切割线划在与半导体装置100的短边平行的方向上，则能够减少由部件间的线膨胀系数的差值引起的应力，抑制和减少翘曲。
或者，若支承部6配置在比各个单片10中的切割线Ld靠内侧的位置，则能够最大限度地减小单片10彼此的间隔，能够增加每一个基板的单片获取数量，因此能够降低制造成本。另外，还能够减少切割次数。
若背面导体5(以及支承部6)的厚度t5为50μm以上，则能够将芯片温度Tc的上升抑制在适当的范围。
特别是，若背面导体5(以及支承部6)的厚度t5为100μm以上，则即使在元件的性能存在偏差的情况下，也能够可靠地将芯片温度Tc的上升抑制在适当的范围。
附图标记说明
1...模制材料；10...单片；100...半导体装置；2...基板；3...电子部件；4...半导体元件；5...背面导体；5e...电极；5h...散热片；6...支承部(背面导体)；80...成型模具；D5...间隔；Ld...切割线；Px...交点；t5...厚度。

Claims (7)

1.一种半导体装置，该半导体装置由以矩阵状配置有多个开口的基板和配置于所述基板的背面侧的背面导体来以矩阵状形成多个空腔构造，所述背面导体中的将所述多个开口分别从所述背面侧封闭的部分作为搭载半导体元件的散热片发挥功能，该半导体装置是与对包括所述半导体元件在内的所述基板的表侧进行密封的模制材料一体成型的一体成型品，
其特征在于，
在所述背面导体中，与所述多个空腔构造分别对应地，除了所述散热片之外，还形成有作为用于与外部电连接的电极的部分，并且还形成有作为支承部发挥功能的部分，该作为支承部发挥功能的部分配置在与将各个所述空腔构造分割成单片的切割线分开且比所述散热片和所述电极靠近所述切割线的位置，而在与所述模制材料一体成型时介于成型模具与所述基板之间。
2.根据权利要求1所述的半导体装置，其特征在于，
所述支承部配置于在邻接的单片彼此之间隔开间隔划出的二重的切割线之间。
3.根据权利要求2所述的半导体装置，其特征在于，
所述二重的切割线划在纵向和横向中的任一方。
4.根据权利要求3所述的半导体装置，其特征在于，
所述二重的切割线划在与该半导体装置的短边平行的方向上。
5.根据权利要求1所述的半导体装置，其特征在于，
所述支承部配置在比各个所述单片中的所述切割线靠内侧的位置。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述背面导体的厚度为50μm以上。
7.根据权利要求6所述的半导体装置，其特征在于，
所述背面导体的厚度为100μm以上。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3201501B2 (ja) * 1993-12-27 2001-08-20 三菱電機株式会社 パッケージ部品の製造方法及びこのパッケージ部品用のヒートスプレッダの形成方法
JP4273592B2 (ja) * 1999-10-08 2009-06-03 株式会社デンソー 樹脂封止型半導体装置の製造方法
JP3634735B2 (ja) * 2000-10-05 2005-03-30 三洋電機株式会社 半導体装置および半導体モジュール
KR20240074921A (ko) 2017-11-15 2024-05-28 선레이 사이언티픽, 엘엘씨 개선된 전자 컴포넌트 상호접속들을 위한 시스템 및 방법
DE112018007457B4 (de) * 2018-04-12 2024-02-08 Mitsubishi Electric Corporation Halbleitervorrichtung
JP7080322B2 (ja) * 2018-07-12 2022-06-03 三菱電機株式会社 半導体装置

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