CN104641466B - 半导体装置 - Google Patents

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Abstract

本发明提供了一种能够小型化的半导体装置。所述半导体装置包括：框架主体(3)，在中间部具有开口区域(2)；绝缘基板(4)，配置在该框架主体的开口区域并搭载有半导体芯片(8)、(9)；引线部，具有倾斜部(5a)至(5e)，倾斜部的至少一部分暴露于形成在所述框架主体的所述开口区域且相对于形成所述开口区域的端面倾斜延长；键合线(10)，通过超声波接合在所述引线部和所述半导体芯片之间。

Description

半导体装置
技术领域
本发明涉及诸如功率器件、高频用途的开关IC等的半导体装置，在所述半导体装置中，搭载了半导体芯片的绝缘基板配置在形成于框架主体的开口区域中，并且形成于框架主体的引线部和半导体芯片通过键合线连接。
背景技术
通常，在诸如电力转换用逆变装置等的功率器件和/或高频用途的开关IC等中，绝缘基板配置在形成于框架主体的开口区域内，所述绝缘基板上安装有内置作为开关元件的绝缘栅型双极晶体管(IGBT)和/或功率MOSFET(metal-oxide-semiconductor field-effect transistor)的半导体芯片、和/或续流二极管(FED)等的半导体芯片。
作为这样的半导体装置，以往提出有在专利文献1中描述的电子装置。在该专利文献1中描述的电子装置中，将构成电子装置的控制部和驱动部搭载在引线框架的岛部的搭载面上，控制部和驱动部通过键合线分别与引线框架的第一引线部和第二引线部电连接，控制部、驱动部、各键合线、岛部以及第一引线部和第二引线部通过填充树脂密封。这里，第一引线部和第二引线部由与键合线接合的方形焊盘部和与该焊盘部连接的细长的外部连接部构成。
另外，在专利文献2中，由绝缘材料支撑的内侧引线框架配置在通过支撑构件支撑的外部引线框架的内侧，半导体芯片安装在内侧引线框架上，该半导体芯片通过键合线连接到内侧框架和外侧框架。这里，外侧框架具有与键合线接合的圆形部和与该圆形部连接的引线部。
现有技术文献
专利文献
专利文献1：日本特开2005-353742号公报
专利文献2：日本特开2006-147908号公报
发明内容
技术问题
然而，在所述专利文献1中描述的现有示例的半导体装置中，由于引线部被配置为其内侧端部相对于岛部保留有预定空间，所以存在如下未解决的问题：由于该预定空间部分而使整体构成增大，从而不能满足小型化的要求。
另外，在专利文献2中描述的现有示例的半导体装置中，与上述专利文献1中描述的发明相同，由于外侧引线框架被配置为其内侧端相对于内侧引线框架的外侧端保留有预定空间，所以也存在如下未解决的问题：由于该预定空间部分而使整体的构成增大，从而不能满足小型化的要求。
因此，本发明鉴于上述现有示例的未解决的问题，其目的在于提供一种能够小型化的半导体装置。
技术方案
为了实现上述目的，根据本发明的半导体装置的第一实施方式，所述半导体装置包括：框架主体，在中间部具有开口区域；绝缘基板，配置在该框架主体的开口区域并搭载有半导体芯片；引线部，具有倾斜部，倾斜部的至少一部分暴露于形成在所述框架主体的所述开口区域且相对于形成所述开口区域的端面倾斜延长；键合线，通过超声波接合在所述引线部和所述半导体芯片之间。
另外，根据本发明的半导体装置的第二实施方式，所述倾斜部沿着抑制对所述键合线进行超声波接合时的振动分量的方向延长。
另外，根据本发明的半导体装置的第三实施方式，所述引线部在与所述开口区域相反的一侧形成有限制所述引线部向所述框架主体的外侧移动的移动限制部，所述框架主体形成有与所述移动限制部卡合的承受部。
另外，根据本发明的半导体装置的第四实施方式，所述引线部由平行四边形区域和端子部构成，平行四边形区域具有与形成所述开口区域的端面交叉并相互平行的倾斜端面，端子部从该平行四边形区域的与所述开口区域相反的一侧的一边由所述框架主体向外部突出延长。
另外，根据本发明的半导体装置的第五实施方式，所述引线部形成有倾斜部和台阶部，倾斜部由与形成所述开口区域的端面交叉而延长的倾斜端面和与所述端面正交的正交端面形成，台阶部形成在正交端面的与开口区域相反的一侧并抑制所述引线部向所述框架主体的外侧移动。
另外，根据本发明的半导体装置的第六实施方式，在所述引线部中，与形成所述开口区域的端面交叉的至少一边形成为折线状的端面，由此构成所述倾斜部。
另外，根据本发明的半导体装置的第七实施方式，在所述引线部中，与形成所述开口区域的端面交叉的两个边中的一边形成为折线状的端面，另一边形成为与所述端面正交的端面，由此构成所述倾斜部。
另外，根据本发明的半导体装置的第八实施方式，在所述引线部中，与形成所述开口区域的端面交叉的两个边形成为沿同一方向弯曲的折线状的端面，由此构成所述倾斜部。
另外，根据本发明的半导体装置的第九实施方式，在所述引线部中，与形成所述开口区域的端面交叉的两个边形成为沿同一方向弯曲的弯曲形状的端面，由此构成所述倾斜部。
另外，根据本发明的半导体装置的第十实施方式，在所述引线部中，所述倾斜部是键合线的接合部。
另外，根据本发明的半导体装置的第十一实施方式，所述半导体装置包括：框架主体，在中间部具有开口区域；绝缘基板，配置在该框架主体的开口区域并搭载有半导体芯片；引线部，具有板部和凹凸部，板部的至少一部分暴露于形成在所述框架主体的所述开口区域且沿着与形成所述开口区域的端面交叉的方向延长，凹凸部形成在该板部的至少一个侧部；键合线，通过超声波接合在所述引线部和所述半导体芯片之间。
另外，根据本发明的半导体装置的第十二实施方式，所述凹凸部沿抑制对所述键合线进行超声波接合时的振动分量的方向延长。
根据本发明，当在引线部和半导体芯片之间通过键合线进行超声波接合时，接合时的振动被施加到引线部上时，能够抑制在倾斜部或凹部的延长方向上的振动分量，即使将引线部暴露于开口区域，也能够良好地进行超声波接合。因此，与为了防止受到超声波接合时的振动的影响而将引线部的内侧端配置在远离开口区域的外侧的位置的情况相比，能够将引线部靠近内侧，从而能够使整体的构成小型化。
附图说明
图1是本发明的第一实施方式的半导体装置的省略了一部分的平面图。
图2是沿图1的A-A线截取的剖视图。
图3是本发明的第二实施方式的半导体装置的省略了一部分的平面图。
图4是沿图3的B-B线截取的剖视图。
图5是示出引线部的变形例的视图。
图6是示出引线部的其它变形例的视图。
符号说明：
1：半导体装置 2：开口区域
2a：断面 3：框架主体
4：绝缘基板 5a-5d：引线部
5a1-5d1：开口端面
5a2、5a3、5b2、5b3、5c2、5c3、5d2、5d3：倾斜端面
5a4-5d4：台阶部 5a6-5d6：倾斜部
6a-6d：容纳槽 8、9：半导体芯片
10：键合线 11：树脂密封材料
15a-15e：引线部 15a1-15e1：开口端面
15a2-15e2：折线状的端面 15a3-15d3：正交端面
15a4-15e4：倾斜部 15a5-15d5、15a7：台阶部
15a6-15d6：外部连接端子部 25a、25b：折线状的端面
25c：倾斜部 26a、26b：正交端面
26c、26d：倾斜端面 26e：折线状的倾斜部
27a、27b、27d、27e：弯曲端面 27c、27f：倾斜部
25d、26f、27h：台阶部 30：长方形板部
31-36：凹凸部
具体实施方式
以下，将参照附图来描述本发明的实施方式。
图1是示出本发明的第一实施方式的半导体装置的省略了一部分的平面图，图2是沿图1的A-A线截取的剖视图。
半导体装置1例如从平面图观看呈长方形形状，并且包括：框架主体3,例如由合成树脂制成，具有形成在中间部的长方形的开口区域2；绝缘基板4，被配置在该框架主体3的开口区域2内并且由铝等制成。
在框架主体3中，厚度为例如0.3mm至0.6mm左右的多个(例如，4个)引线部5a至5d以朝着开口区域2开口的方式被配置在具有与其形状对应的形状的容纳槽6a至6d中。这里，引线部5a包括：开口端面5a1，朝开口区域2开口；倾斜端面5a2，相对于形成开口区域2的端面2a朝图1中的右下方的例如以45度的倾斜角α向右下方倾斜延长；正交端面5a3，与形成在倾斜端面5a2的左侧的端面2a正交而延长；多个台阶部5a4，形成在该正交端面5a3的外端处；细的外部连接端子部5a5，与台阶部5a4的最后台阶和倾斜端面5a2的外端连接。并且，由开口端面5a1、倾斜端面5a2、正交端面5a3和台阶部5a4围绕的区域为倾斜部5a6。
另外，对引线部5b至5c而言，省略了引线部5a的正交端面5a3，取而代之地利用与倾斜端面5b2至5d2平行的倾斜端面5b3至5d3形成平行四边形，除此之外引线部5b至5c与引线部5a具有相同的构成。但是，关于引线部5d，倾斜端面5d2和5d3相对于端面2a朝图1的右下方向具有大约60度的倾斜角。
此外，与引线部5b和5c的台阶部5b4和5c4相比，引线部5d的台阶部5d4的台阶数为1个台阶，除此之外，引线部5d具有与引线部5b和5c相同的形状。
另外，在框架主体3中，除了上述引线部5a至5d以外还形成有三个引线部7a至7c。
通过将这些引线部5a至5d配置在形成于框架主体3的容纳槽6a至6d内，从而使引线部5a至5d被配置为不会向开口区域2内脱落。
另一方面，在绝缘基板4上并列地配置有预定数量的半导体芯片8和半导体芯片9，在半导体芯片8中内置有诸如绝缘栅型双极晶体管(IGBT)和/或功率MOSFET等的开关元件，在半导体芯片9中内置有与该半导体芯片8的开关元件反向并联连接的续流二极管(FWD)。
各半导体芯片8和9与引线部5a至5d以及7a至7c通过键合线10电接合。
关于引线部5a至5d，倾斜部5a6至5d6被用作利用这些键合线10进行超声波接合时的焊盘。该键合线10使用超声波焊接机进行接合。该超声波焊接机使其焊头与引线部5a至5d接触，并朝着与端面2a正交的方向(即，图1的平面图中的前后方向)轻微震动而进行焊接。
在该超声波接合中，通过向各引线部5a至5d传递前后方向的激振力，从而使引线部5a至5d从容纳槽6a至6d脱离并倾向于移动到开口区域2内。然而，关于引线部5a，倾斜端面5a2具有沿右下方向倾斜45度的倾斜角，同时引线部5a至5d形成有用作限制引线部5a至5d向框架主体3的外侧移动的移动限制部的台阶部5a4至5d4。此外，在框架主体3中形成有与所述移动限制部卡合的承受部。
因此，使由于超声波焊接机的前后方向的激振力而引起的倾斜部5a6向开口区域2侧脱落的方向的分力变小，从而可靠地防止引线部5a由于超声波接合时的激振力而向开口区域2侧脱落。
关于引线部5b至5d，由于倾斜部5b6至5d6由具有沿右下方倾斜的倾斜端面5b2至5d2和5b3至5d3的平行四边形构成，所以与上述引线部5a相同，能够可靠地防止倾斜部5b6至5d6由于超声波接合时的前后方向的激振力而向开口区域2侧脱落。并且，即使当引线部5a至5d具有0.3mm至0.6mm的比较薄的厚度时，在超声波接合时引线部5a至5d也不会振动，能够稳定地进行接合。
对于引线部5a至5c来说，由于倾斜端面5a2至5c2、5b3、5c3的倾斜角相同，所以在邻接的引线部5a至5c之间可具有等间隔的间隙。
因此，能够缩小邻接的引线部5a至5c之间的间隔，从而能够使整体的构成小型化。
如此，在上述第一实施方式中，引线部5a至5d以具有朝开口区域2内开口的开口端面5a1至5d1的方式形成在接近开口区域2的位置处，与前述的现有示例不同，由于不需要在与开口区域2之间形成空间区域，所以能够使整体的构成小型化。
应予说明，在上述第一实施方式中，虽然描述了形成倾斜部5a6至5d6的倾斜端面的倾斜角被设定为沿右下方(顺时针)倾斜45度或60度的情况，但是不限于此，倾斜角可在沿右下方(顺时针)倾斜10度至80度的范围内任意设定。在这种情况下，当倾斜角未满10度时，邻接的引线部之间的间隔变窄，所以不能确保引线部的宽度，当倾斜角超过80度时，对于超声波接合时的激振力的移动抑制力下降，从而不能进行稳定的超音波接合。
另外，引线部5a至5d的倾斜端面的倾斜角α也可以向左下方(逆时针)倾斜来代替向右下方(顺时针)倾斜的情况。
接下来，参照图3来描述本发明的第二实施方式。
该第二实施方式变更了引线部5a至5d的倾斜部的形状。
即，在第二实施方式中，如图3所示，将5个引线部15a至15e的与形成开口区域2的端面2a交叉的端面的一边变更为折线状的端面15a2至15e2。
这里，引线部15a的左侧的一边形成为具有两个折线状的端面15a2，端面15a2包括：正交端面部15a21，在朝端面2a开口的位置处与端面2a正交；倾斜端面部15a22，从该正交端面部15a21的后端向右前方倾斜；正交端面部15a23，从该倾斜端面部15a22的前端向前方延长。另外，另一边形成为与端面2a正交的正交端面15a3，由折线状的端面15a2、正交端面15a3和开口端面15a1围绕的区域为具有倾斜端面的倾斜部15a4。此外，从折线状的端面15a2的前端形成有与开口端面15a1平行的台阶部15a5，从正交端面15a3的前端形成有与开口端面15a1平行的台阶部15a7，在台阶部15a5和台阶部15a7的前端形成有外部连接用端子部15a6。
针对键合线在超声波接合时发生的朝引线部15a的前后方向的激振，台阶部15a5能够抑制引线部15a朝开口区域2移动。
台阶部15a7能够限制引线部15a向框架主体3的外侧移动。
另外，引线部15b至15d与引线部15a相比，与形成开口区域2的端面2a正交的一边变更为其前后方向的中间部向外侧突出的折线状的端面15b2至15d2。由这些折线状的端面15b2至15d2、正交端面15b3至15d3和开口端面15b1至15d1围绕的区域成为具有倾斜端面的倾斜部15b4至15d4。另外，在折线状的端面15b2至15d2的前方端部处形成有台阶部15b5至15d5，在这些台阶部15b5至15d5的右端和正交端面15b3至15d3的延长线上形成有外部连接端子部15b6至15d6。
台阶部15b5至15d5可限制引线部15b至15d向框架主体3的外侧移动。
此外，在引线部15e中，引线部15b至15d的正交端面15b3至15d3形成为倾斜端面15e3，倾斜端面15e3包括：正交端面15e31，位于朝端面2a开口的位置处；倾斜端面15e32，从该正交端面15e31的前端向左前方延长；正交端面15e33，从该倾斜端面15e32的前端沿着与正交端面15e31平行的方向向前方延长。由这些倾斜端面15e3、折线状的端面15e2和开口端面15e1围绕的区域成为具有倾斜端面的倾斜部15e4。并且，在该倾斜端面15e3的前端处形成有台阶部15e5，还形成有与该台阶部15e5的左端部和折线状的端面15e2的前方端面连接并向前方延长的外部连接端子部15e6。
这里，如图3中以引线部15e为代表示出的放大图所示，在各引线部15a至15e的折线状的端面15a2至15e2的中间部的顶部形成有R倒角部15f。如此，通过形成R倒角部15f，能够防止在邻接的引线部之间发生放电，并且在树脂成形时，树脂密封材料11容易流入模具，并且能够防止产生诸如缺料等的填充不足。
各引线部15a至15e被容纳在形成于框架主体3的容纳槽16a至16e内。
由于其它构成具有与上述第一实施方式相同的构成，所以与图1对应的部分用相同的符号表示，并且在此省略其详细的描述。
根据该第二实施方式，由于在引线部15a至15d上形成折线状的端面15a2至15e2，所以通过这些折线状的端面15a2至15e2能够可靠地防止在超声波接合时引线部15a至15e向前后方向移动。因此，能够获得与所述第一实施方式相同的作用效果。
应予说明，在上述第一实施方式和第二实施方式中，描述了由倾斜端面和/或折线状的端面形成倾斜部的情况。然而，本发明不限于上述构成，如图5和图6所示，可以对倾斜部的形状进行各种变更。
即，如图5(a)所示，可形成沿同一方向突出的折线状的一对端面25a、25b以形成倾斜部25c，也可形成台阶部25d。
另外，如图5(b)所示，可由正交端面26a、26b和倾斜端面26c、26d形成折线状的倾斜部26e，其中，正交端面26a、26b比较短且在朝着形成开口区域2的端面2a开口的位置与端面2a正交，倾斜端面26c、26d从这些正交端面26a、26b的前端向右前方倾斜延长，也可形成台阶部26f。
此外，如图5(c)所示，也可通过向左侧突出的一对弯曲端面27a、27b形成弯曲倾斜的倾斜部27c。另外，如图5(d)所示，也可通过弯曲端面27a、27b和向与弯曲端面27a、27b相反的方向弯曲的弯曲端面27d、27e形成S字形状的倾斜部27f。这里，关于图5(c)和图5(d)的倾斜部27c和27f，也可形成为使弯曲端面27a、27b和/或27d、27e沿相对于端面2a倾斜的表面倾斜，也可形成台阶部27h。由于图5(a)至图5(d)均朝同一方向突出并弯曲，所以在邻接的引线部之间可具有等间隔的间隙。
因此，能够缩小邻接的引线部的间隔，从而能够使整体的构成小型化。
另外，朝同一方向突出并弯曲的引线部的形状能够减小由于键合线的超声波接合时的激振力而引起的引线部从形成开口区域2的端面2a脱离的方向的分力。因此，能够防止引线部向端面2a脱落。
此外，通过形成台阶部25d、26d、26e、27h，能够抑制引线部由于键合线的超声波接合时的激振力而向框架主体3的外侧移动。
另外，形成倾斜部的引线部的形状不限于全部为折线状或弯曲形状的情况，如图6所示，可形成从开口区域2的端面2a与该端面2a正交地向前方延长的长方形板部30，并且在该长方形板部30的左右两侧部形成凹凸部和/或弯曲部。
即，如图6(a)所示，可在长方形板部30的左右两侧部形成三角波形状的凹凸部31，如图6(b)所示，可在长方形板部30的左右两侧部形成方波形状且左右相位相反的凹凸部32。在这种情况下，也能够减小由于键合线的超声波接合时的激振力引起的引线部从形成开口区域2的端面2a脱离的方向的分力。因此，能够防止引线部向端面2a脱落。
另外，如图6(c)所示，可在长方形板部30的左右两侧部形成同相位的正弦波形状的弯曲部33，如图6(d)所示，可左右对称地形成比图6(c)周期短的正弦波形状的弯曲部34。
此外，如图6(e)所示，可在长方形板部30的左右两侧部的一侧形成锯齿状的凹凸部35和锯齿状的凹凸部36。这里，锯齿状的凹凸部35由倾斜延长部35a和台阶部35b在前方侧连续延长而形成，倾斜延长部35a从端面2a向前内侧倾斜延长，台阶部35b从该倾斜延长部35a的前端向外方向延长。锯齿状的凹凸部36是与锯齿状的凹凸部35左右对称的形状。在这种情况下，锯齿状的凹凸部35、36可以配置为在邻接的引线部处锯齿状的凹凸部35、36彼此不面对(如图6(e)所示)，或者可以配置为在邻接的引线部处锯齿状的凹凸部35、36彼此面对(图中未示出)。此外，如图6(f)所示，图6(e)的锯齿状的凹凸部35也可形成在左右两侧部处。即使在这些图6(e)和图6(f)的情况下，通过形成有台阶部35b和台阶部36b，所以能够减小由于键合线的超声波接合时的激振力引起的引线部向形成开口区域2的端面2a脱落的方向的分力。因此，能够防止引线部向端面2a脱落。
另外，由于图6(a)、(b)、(c)、(f)的引线部的形状均在同一方向具有凹凸部31、32、33、35，所以在邻接的引线部之间可具有等间隔的间隙。因此，能够缩小邻接的引线部之间的间隔，从而能够使整体的构成小型化。
此外，在图6中，虽然描述了凹凸部31至36连续而形成在前后方向的情况，但是不限于此，也可在中间部形成直线部和/或其它形状的凹凸部。另外，在图6中，虽然描述了凹凸部31至36形成在长方形板部30的侧部的情况，但是代替长方形板部30，凹凸部31至36也可形成在沿着相对于开口区域2的端面2a交叉的方向倾斜延长的板部。
总之，倾斜部可形成为任意的形状，只要能够抑制通过超声波焊接机对键合线进行接合时向前后方向的激振引起的引线部向开口区域2内的移动即可。
另外，在前述的第二实施方式中的折线状的端面中的R倒角部15f也可适用于第一实施方式和第二实施方式中的引线部5a至5d以及15a至15e的各个角部。
另外，本发明可适用于用在诸如功率转换用的逆变器装置和/或高频用途的开关IC等的任意的装置中的半导体装置。

Claims (14)

1.一种半导体装置，其特征在于，所述半导体装置包括：
框架主体，在中间部具有开口区域；
绝缘基板，配置在该框架主体的开口区域并搭载有半导体芯片；
引线部，具有倾斜部，倾斜部的至少一部分暴露于形成在所述框架主体的所述开口区域且相对于形成所述开口区域的端面倾斜延长；
键合线，通过超声波接合于所述引线部和所述半导体芯片之间，
所述框架主体还具有与所述引线部形状对应的形状的容纳槽，所述引线部被配置在所述容纳槽中。
2.如权利要求1所述的半导体装置，其特征在于，所述倾斜部沿着抑制对所述键合线进行超声波接合时的振动分量的方向延长。
3.如权利要求1或2所述的半导体装置，其特征在于，所述引线部在与所述开口区域相反的一侧形成有限制所述引线部向所述框架主体的外侧移动的移动限制部，所述框架主体形成有与所述移动限制部卡合的承受部。
4.如权利要求1或2所述的半导体装置，其特征在于，所述引线部由平行四边形区域和端子部构成，平行四边形区域具有与形成所述开口区域的端面交叉并相互平行的倾斜端面，端子部从该平行四边形区域的与所述开口区域相反的一侧的一边由所述框架主体向外部突出延长。
5.如权利要求1或2所述的半导体装置，其特征在于，所述引线部形成有倾斜部和台阶部，倾斜部由与形成所述开口区域的端面交叉而延长的倾斜端面和与所述端面正交的正交端面形成，台阶部形成在正交端面的与开口区域相反的一侧并抑制所述引线部向所述框架主体的外侧移动。
6.如权利要求1或2所述的半导体装置，其特征在于，在所述引线部中，与形成所述开口区域的端面交叉的至少一边形成为折线状的端面，由此构成所述倾斜部。
7.如权利要求1或2所述的半导体装置，其特征在于，在所述引线部中，与形成所述开口区域的端面交叉的两个边中的一边形成为折线状的端面，另一边形成为与所述端面正交的端面，由此构成所述倾斜部。
8.如权利要求1或2所述的半导体装置，其特征在于，在所述引线部中，与形成所述开口区域的端面交叉的两个边形成为沿同一方向弯曲的折线状的端面，由此构成所述倾斜部。
9.如权利要求1或2所述的半导体装置，其特征在于，在所述引线部中，与形成所述开口区域的端面交叉的两个边形成为沿同一方向弯曲的弯曲形状的端面，由此构成所述倾斜部。
10.如权利要求1或2所述的半导体装置，其特征在于，在所述引线部中，所述倾斜部是键合线的接合部。
11.一种半导体装置，其特征在于，所述半导体装置包括：
框架主体，在中间部具有开口区域；
绝缘基板，配置在该框架主体的开口区域并搭载有半导体芯片；
引线部，具有板部和多个凹凸部，板部的至少一部分暴露于形成在所述框架主体的所述开口区域且沿着与形成所述开口区域的端面交叉的方向延长，凹凸部形成在该板部的至少一个侧部；
键合线，通过超声波接合于所述引线部和所述半导体芯片之间，
所述框架主体还具有与所述引线部形状对应的形状的容纳槽，所述引线部被配置在所述容纳槽中。
12.如权利要求11所述的半导体装置，其特征在于，所述多个凹凸部沿抑制对所述键合线进行超声波接合时的振动分量的方向延长。
13.如权利要求11所述的半导体装置，其特征在于，所述多个凹凸部为方形波形状。
14.如权利要求11所述的半导体装置，其特征在于，所述多个凹凸部为锯齿状。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10249557B2 (en) * 2017-05-23 2019-04-02 Nxp Usa, Inc. Packaged integrated circuit device and methods
JP6440917B1 (ja) * 2018-04-12 2018-12-19 三菱電機株式会社 半導体装置
JP7298177B2 (ja) 2019-02-15 2023-06-27 富士電機株式会社 半導体モジュール及び半導体モジュールの製造方法
CN111987068B (zh) * 2020-08-11 2022-08-26 四川旭茂微科技有限公司 一种引线结构及使用该结构的引线框架

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064115A (en) * 1997-06-02 2000-05-16 Sgs-Thomson Microelectronics S.A. Semiconductor device provided with a heat sink

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142203A (en) * 1976-12-20 1979-02-27 Avx Corporation Method of assembling a hermetically sealed semiconductor unit
JPS5674948A (en) * 1979-11-22 1981-06-20 Hitachi Ltd Lead structure of semiconductor device
JP2728433B2 (ja) 1988-06-13 1998-03-18 株式会社日立製作所 半導体装置の製造方法
JPH0212933A (ja) * 1988-06-30 1990-01-17 Nec Corp 半導体集積回路用セラミックパッケージ
JPH02277257A (ja) * 1989-04-18 1990-11-13 Toshiba Corp 半導体装置
JPH03177055A (ja) * 1989-12-05 1991-08-01 Sumitomo Electric Ind Ltd 半導体素子搭載用基体
JPH056852U (ja) * 1991-07-08 1993-01-29 三菱電機株式会社 半導体装置
US5389739A (en) * 1992-12-15 1995-02-14 Hewlett-Packard Company Electronic device packaging assembly
JPH1084009A (ja) * 1996-09-09 1998-03-31 Toshiba Corp 半導体装置
JPH1126670A (ja) * 1997-06-30 1999-01-29 Hitachi Ltd 半導体装置およびその製造方法並びにそれに使用されるリードフレーム
US7042071B2 (en) * 2002-10-24 2006-05-09 Matsushita Electric Industrial Co., Ltd. Leadframe, plastic-encapsulated semiconductor device, and method for fabricating the same
DE102005016830A1 (de) 2004-04-14 2005-11-03 Denso Corp., Kariya Halbleitervorrichtung und Verfahren zu ihrer Herstellung
JP2005353742A (ja) 2004-06-09 2005-12-22 Denso Corp 電子装置
JP4466341B2 (ja) 2004-11-22 2010-05-26 ソニー株式会社 半導体装置及びその製造方法、並びにリードフレーム
JP4866143B2 (ja) * 2006-05-15 2012-02-01 三菱電機株式会社 電力用半導体装置
JP2011253942A (ja) * 2010-06-02 2011-12-15 Nissan Motor Co Ltd 半導体装置及びその製造方法
US20130015567A1 (en) * 2010-10-21 2013-01-17 Panasonic Corporation Semiconductor device and production method for same
JP2013258321A (ja) * 2012-06-13 2013-12-26 Fuji Electric Co Ltd 半導体装置
US8586480B1 (en) * 2012-07-31 2013-11-19 Ixys Corporation Power MOSFET having selectively silvered pads for clip and bond wire attach
JP6230498B2 (ja) 2014-06-30 2017-11-15 本田技研工業株式会社 対象物認識装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064115A (en) * 1997-06-02 2000-05-16 Sgs-Thomson Microelectronics S.A. Semiconductor device provided with a heat sink

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Publication number Publication date
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