JP4866143B2 - 電力用半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置に関する。
大電流を制御するために、スイッチング半導体素子を複数並列に接続して、フリーホイールダイオード等と共に密封したモジュール構造の電力用半導体装置が提供されている。また、スイッチング半導体素子としては、複数のエミッタパッドを有するＩＧＢＴのようなトランジスタが例示される。
特許文献１および２に記載されている電力用半導体装置は、第１の絶縁基板に形成した電極パターン上にトランジスタのコレクタをダイボンディングして電力導入端子からコレクタ電流を導入し、第１の絶縁基板上に配置した第２の絶縁基板のパターンに各トランジスタの各エミッタをワイヤボンディングすることで、第２の絶縁基板を母線としてエミッタ電流を電力導出端子に導出している。
特許文献１および２の電力用半導体装置は、各エミッタパッドからのボンディングワイヤの長さを短くして電力用半導体装置を小型化し、ボンディングワイヤを平行に配線することでインピーダンスを低減してサージ電圧を抑制することができる。
特開平８−７８６１９号公報 特開平６−４５５０９号公報
しかしながら、上記電力用半導体装置では、ゲートに制御電圧を入力するためのボンディングワイヤや、エミッタセンスから検出出力を得るためのボンディングワイヤのインダクタンスがスイッチング半導体ごとに異なり、制御電圧にアンバランスを生じるという問題がある。
そこで、本発明は、並列に接続した複数のスイッチング半導体素子の間に不平衡が生じない電力用半導体装置を提供することを課題とする。
本発明による電力用半導体装置は、表面に矩形の第１の電極パターンと、前記第１の電極パターンの一辺に隣接して延伸する第２の電極パターンとが形成された第１の絶縁基板と、表面に表主電極、制御電極および検出電極を、裏面に裏主電極を備え、前記第１の電極パターン上に並んで配置され、前記制御電極および前記検出電極が前記第２の電極パターン側に位置するように前記裏主電極が前記第１の電極パターンにダイボンディングされた複数のスイッチング半導体素子と、前記第２の電極パターンよりもさらに細く、前記第２の電極パターンの両側を露出させるように前記第２の電極パターンの上に接合され、表面に前記第１の電極パターンの一辺に平行に延伸する第３の電極パターンが形成された第２の絶縁基板と、表面に表面電極および裏面に裏面電極を備え、前記スイッチング半導体素子にそれぞれ対応するように複数並んで配置され、前記裏面電極が前記第３の電極パターン上にダイボンドされた制御抵抗と、前記第１の絶縁基板を囲繞し、前記第２の絶縁基板の外側に制御端子および検出端子が形成され、前記制御端子および検出端子の反対側に第１および第２の電力導出端子が形成されたケースと、前記制御電極と前記表面電極とを接続する第１のボンディングワイヤと、前記検出電極と前記第２の電極パターンの前記第１の電極パターン側とを接続する第２のボンディングワイヤと、前記第３の電極パターンと前記制御端子とを接続する第３のボンディングワイヤと、前記第２の電極パターンの前記第１の電極パターンの反対側と前記検出端子とを接続する第４のボンディングワイヤと、前記表主電極と前記第１の電力導出端子とを接続する第５のボンディングワイヤと、前記第１の電極パターンと前記第２の電力導出端子とを接続する第６ボンディングワイヤとを有するものとする。
本発明の電力用半導体装置は、第２の電極パターンの上に、制御抵抗をダイボンディングする第３の電極パターンを形成した第２の絶縁基板を設けたことで、制御電極から制御抵抗および第３の電極パターンを介して第１の制御端子に至る経路と、検出電極から第２の電極パターンを介して第２制御端子に至る経路との各インピーダンスを、それぞれスイッチング半導体ごとにばらつかないようにバランスさせることができる。
実施の形態１．
図１および図２に、本発明の第１実施形態の電力用半導体装置（パワーモジュール）１を示す。電力用半導体装置１は、金属ベース板２に接着剤等で固定した枠状のケース３の中に、第１の絶縁基板４が金属ベース板２上に固定して配置されている。第１の絶縁基板４は、表面に、金属層によって、矩形の第１の電極パターン５と、第１の電極パターン５の１つの長辺に隣接して延伸する細長い第２の電極パターン６とが形成されている。
第１の電極パターン５の上には、スイッチング半導体素子の一つであるＩＧＢＴ７が３つ並んで配置されている。ＩＧＢＴ７は、表面に複数の表主電極（エミッタ電極）８と制御電極（ゲート電極）９と検出電極（エミッタセンス電極）１０とを備え、裏面に不図示の裏主電極（コレクタ電極）を備えている。ＩＧＢＴ７は、制御電極９に電圧を印加することで裏主電極と表主電極８との間に電流を流すことができる公知の絶縁ゲートバイポーラトランジスタである。ＩＧＢＴ７は、制御電極９および検出電極１０が第２の電極パターン６側に位置するように配置され、裏主電極を第１の電極パターン５にハンダでダイボンディングすることで第１の絶縁基板４上に固定されている。検出電極１０は、ＩＧＢＴ７のエミッタ電圧を検出するためのものであるが、表主電極８と区別されないタイプのものであってもよい。
第２の電極パターン６の上には、第２の電極パターン６よりもさらに細い第２の絶縁基板１１が、第２の電極パターン６の第１の電極パターン５側およびその反対側の両側を露出させるように接合されている。第２の絶縁基板１１は、その表面を略覆うように第１の電極パターン５の長辺に平行に延伸する細長い第３の電極パターン１２と、裏面を略覆う第４の電極パターン１３とが形成されている。
第２の絶縁基板１１の第３の電極パターン１２上には、各ＩＧＢＴ７の制御電極９にそれぞれ対応する３つの制御抵抗１４が、制御電極９に対して整列して設置されている。制御抵抗１４は、表面に表面電極、裏面に裏面電極を備えており、裏面電極を第３の電極パターン１２にハンダでダイボンディングされて固定されている。
ケース３は、第１の絶縁基板４、ＩＧＢＴ７、第２の絶縁基板１１および制御抵抗１４を囲繞しており、第２の絶縁基板１１の外側に位置する壁に制御端子１５と検出端子１６とが、反対側の壁に第１および第２の電力導出端子１７，１８がインサート成型されている。
電力用半導体装置１は、ＩＧＢＴ７の制御電極９と制御抵抗１４の表面電極とを接続する第１のボンディングワイヤ１９、ＩＧＢＴ７の検出電極１０と、第２の電極パターン６の第２の絶縁基板１１から第１の電極パターン５側にはみ出した部分とを接続する第２のボンディングワイヤ２０、第２の絶縁基板１１の第３の電極パターン１２とケース３の制御端子１５とを接続する第３のボンディングワイヤ２１、第２の電極パターン６の第２の絶縁基板１１から第１の電極パターン５と反対側にはみ出した部分とケース３の検出端子１６とを接続する第４のボンディングワイヤ２２、各ＩＧＢＴ７の複数の表主電極８とケース３の第１の電力導出端子１６とをそれぞれ接続する複数の第５のボンディングワイヤ２３、および、第１の絶縁基板４の第１の電極パターン５の第２の電極パターン６と反対側の端部とケース３の第２の電力導出端子１７とをそれぞれ接続する複数の第６のボンディングワイヤ２４を有している。
また、図示しないが、ケース３の内部空間には樹脂が充填されている。
このように構成された電力用半導体装置１においては、各ボンディングワイヤ１９，２０，２１，２２，２３，２４を短く、且つ、平行に配線することができるので、インダクタンスを小さく抑制できる。これによって、電力用半導体装置１のボンディングワイヤ１９，２０，２１，２２，２３，２４のインダクタンスによる動作不良（ループ不良）を低減して歩留まりを高くできる。また、ボンディングワイヤ１９，２０，２１，２２，２３，２４の総長が短くなるので製造コストがさらに低くなる。
また、各ＩＧＢＴ７の制御端子８に接続する第１のボンディングワイヤ１９、および、各ＩＧＢＴ７の検出端子９に接続する第２のボンディングワイヤ２０の長さをそれぞれ一定にでき、インダクタンスのバラツキを無くすことができるので、各ＩＧＢＴ７の制御電圧や出力電流に不平衡を生じさせることがない。
また、第２の絶縁基板１１の裏面に第４の電極パターン１３を形成したことで、第２の絶縁基板１１を第２の電極パターン６にリフローハンダで容易に接合できる。
実施の形態２．
さらに、図３および図４に、本発明の第２実施形態を示す。以降の説明において、第１実施形態と同じ構成要素には同じ符号を付して説明を省略する。
本実施形態の電力用半導体装置１のように、第１の電極パターン５の上に、各ＩＧＢＴ７と並んで表裏にそれぞれ電極を有する複数のフリーホイールダイオード２５を、第２絶縁基板１０と反対側にダイボンディングしてもよい。この場合、第５のボンディングワイヤ２３は、中間点をフリーホイールダイオード２５の表面にボンディングされる。
この構成によれば、フリーホイールダイオード２５によってＩＧＢＴ７をオン／オフ時の逆電圧などから保護することができ、故障し難い電力用半導体装置１を提供できる。
実施の形態３．
また、図５に示す本発明の第３実施形態のように、第５のボンディングワイヤ２３は、ＩＧＢＴ７の表主電極８とフリーホイールダイオード２５の表面の電極とを接続する部分２３ａと、フリーホイールダイオード２５の表面の電極とケース３の第１の電力導出端子１６とを接続する部分２３ｂとに分割してもよい。また、フリーホイールダイオード２５をバイパスして、ＩＧＢＴ７の表主電極８とケース３の第１の電力導出端子１６とを接続するボンディングワイヤ２３ｃを併設してもよい。
実施の形態４．
また、図６に分解して示す本発明の第４実施形態のように、第２の絶縁基板１１は、第４の電極パターン１３を有していなくてもよい。この場合、第２の絶縁基板１１をリフローハンダで接合することはできないが、接着剤などの他の手段で接合すればよい。
実施形態５．
また、図７に分解して示す本発明の第５実施形態のように、第２の電極パターン６は、第１の絶縁基板４に形成するのではなく、第２の絶縁基板１１の裏面に、第２の絶縁基板１１から第１の電極パターン５側およびその反対側にはみ出すように形成してもよい。この場合も、第２の絶縁基板１１を接着剤などで第１の絶縁基板４の上に接合する。
本発明の第１実施形態の電力用半導体装置の平面図。 図１の電力用半導体装置の断面図。 本発明の第２実施形態の電力用半導体装置の平面図。 図３の電力用半導体装置の断面図。 本発明の第３実施形態の電力用半導体装置の断面図。 本発明の第４実施形態の電力用半導体装置の分解断面図。 本発明の第５実施形態の電力用半導体装置の分解断面図。
符号の説明
１ 電力用半導体装置
２ 金属ベース板
３ ケース
４ 第１の絶縁基板
５ 第１の電極パターン
６ 第２の電極パターン
７ ＩＧＢＴ（スイッチング半導体素子）
８ 表主電極（エミッタ電極）
９ 制御電極（ゲート電極）
１０ 検出電極（エミッタセンス電極）
１１ 第２の絶縁基板
１２ 第３の電極パターン
１３ 第４の電極パターン
１４ 制御抵抗
１５ 制御端子
１６ 検出端子
１７ 第１の電力導出端子
１８ 第２の電力導出端子
１９ 第１のボンディングワイヤ
２０ 第２のボンディングワイヤ
２１ 第３のボンディングワイヤ
２２ 第４のボンディングワイヤ
２３ 第５のボンディングワイヤ
２４ 第６のボンディングワイヤ
２５ フリーホイールダイオード

Claims (4)

  1. 表面に矩形の第１の電極パターンと、前記第１の電極パターンの一辺に隣接して延伸する第２の電極パターンとが形成された第１の絶縁基板と、
    表面に表主電極、制御電極および検出電極を、裏面に裏主電極を備え、前記第１の電極パターン上に並んで配置され、前記制御電極および前記検出電極が前記第２の電極パターン側に位置するように前記裏主電極が前記第１の電極パターンにダイボンディングされた複数のスイッチング半導体素子と、
    前記第２の電極パターンよりもさらに細く、前記第２の電極パターンの両側を露出させるように前記第２の電極パターンの上に接合され、表面に前記第１の電極パターンの一辺に平行に延伸する第３の電極パターンが形成された第２の絶縁基板と、
    表面に表面電極および裏面に裏面電極を備え、前記スイッチング半導体素子にそれぞれ対応するように複数並んで配置され、前記裏面電極が前記第３の電極パターン上にダイボンドされた制御抵抗と、
    前記第１の絶縁基板を囲繞し、前記第２の絶縁基板の外側に制御端子および検出端子が形成され、前記制御端子および検出端子の反対側に第１および第２の電力導出端子が形成されたケースと、
    前記制御電極と前記表面電極とを接続する第１のボンディングワイヤと、
    前記検出電極と前記第２の電極パターンの前記第１の電極パターン側とを接続する第２のボンディングワイヤと、
    前記第３の電極パターンと前記制御端子とを接続する第３のボンディングワイヤと、
    前記第２の電極パターンの前記第１の電極パターンの反対側と前記検出端子とを接続する第４のボンディングワイヤと、
    前記表主電極と前記第１の電力導出端子とを接続する第５のボンディングワイヤと、
    前記第１の電極パターンと前記第２の電力導出端子とを接続する第６ボンディングワイヤとを有することを特徴とする電力用半導体装置。
  2. 前記第２の絶縁基板は、裏面に第４の電極パターンが形成され、前記第４の電極パターンが前記第２の電極パターンにハンダ付けされていることを特徴とする請求項１に記載の電力用半導体装置。
  3. 表面に矩形の第１の電極パターンが形成された第１の絶縁基板と、
    表面に表主電極、制御電極および検出電極を、裏面に裏主電極を備え、前記裏主電極を前記第１の電極パターンにダイボンディングされ、前記第１の電極パターン上に並んで配置された複数のスイッチング半導体素子と、
    前記第１の電極パターンの一辺に隣接して延伸するように前記第１の絶縁基板の上に接合され、裏面に前記第１の電極パターン側およびその反対側にはみ出した第２の電極パターンが形成され、表面に前記第１の電極パターンの一辺に平行に延伸する第３の電極パターンが形成された第２の絶縁基板と、
    表面に表面電極および裏面に裏面電極を備え、前記スイッチング半導体素子にそれぞれ対応するように複数並んで配置され、前記裏面電極が前記第３の電極パターン上にダイボンドされた制御抵抗と、
    前記第１の絶縁基板を囲繞し、前記第２の絶縁基板の外側に制御端子および検出端子が形成され、前記制御端子および検出端子の反対側に第１および第２の電力導出端子が形成されたケースと、
    前記制御電極と前記表面電極とを接続する第１のボンディングワイヤと、
    前記検出電極と前記第２の電極パターンの前記第１の電極パターン側とを接続する第２のボンディングワイヤと、
    前記第３の電極パターンと前記制御端子とを接続する第３のボンディングワイヤと、
    前記第２の電極パターンの前記第１の電極パターンと反対側と前記検出端子とを接続する第４のボンディングワイヤと、
    前記表主電極と前記第１の電力導出端子とを接続する第５のボンディングワイヤと、
    前記第１の電極パターンと前記第２の電力導出端子とを接続する第６ボンディングワイヤとを有することを特徴とする電力用半導体装置。
  4. 表裏面にそれぞれ電極を備え、前記第１の電極パターンの前記第２の電極パターンと反対側に、前記スイッチング半導体に対応してダイボンディングした複数のフリーホイールダイオードをさらに有し、
    前記第５のボンディングワイヤは、前記フリーホイールダイオードの表面の電極にも接続されていることを特徴とする請求項１から３のいずれかに記載の電力用半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5206188B2 (ja) * 2008-07-15 2013-06-12 三菱電機株式会社 半導体装置
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Publication number Priority date Publication date Assignee Title
JPH01123342A (ja) * 1987-11-09 1989-05-16 Oki Electric Ind Co Ltd メモリの書込保護回路
US5170337A (en) * 1992-01-29 1992-12-08 General Electric Company Low-inductance package for multiple paralleled devices operating at high frequency
JP2854757B2 (ja) * 1992-06-17 1999-02-03 三菱電機株式会社 半導体パワーモジュール
JP2725954B2 (ja) * 1992-07-21 1998-03-11 三菱電機株式会社 半導体装置およびその製造方法

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