KR20200011893A - 대칭적으로 배열된 전원 단자를 갖는 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20200011893A
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티노 카르크제브스키
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Abstract

양면 냉각 구조를 갖는 반도체 패키지는 외부로 노출된 금속 표면을 갖는 상부 전기 전도성 요소와, 상부 전기 전도성 층, 외부로 노출된 표면을 갖는 하부 전기 전도성 층, 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연 층을 갖는 하부 캐리어 기판과, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 제1 전기 전도성 스페이서와, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 적어도 하나의 전력 반도체 칩과, 상부 전기 전도성 요소와 전력 반도체 칩 사이에 배열된 제2 전기 전도성 스페이서와, 반도체 패키지의 제1 측면을 따라 배열된 제1, 제 2 및 제3 전원 단자를 포함하되, 제2 전원 단자는 제1 전원 단자와 제3 전원 단자 사이에 배열되고, 제1 전원 단자 및 제3 전원 단자는 제1 공급 전압을 인가하도록 구성되고, 제2 전원 단자는 제2 공급 전압을 인가하도록 구성된다.

Description

대칭적으로 배열된 전원 단자를 갖는 반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE HAVING SYMMETRICALLY ARRANGED POWER TERMINALS AND METHOD FOR PRODUCING SAME}
본 개시는 양면 냉각 구조 및 대칭적으로 배열된 전원 단자를 갖는 반도체 패키지에 관한 것이다. 본 개시는 또한 양면 냉각 구조를 갖는 반도체 패키지를 제조하기 위한 방법에 관한 것이다.
예를 들어 차량용 전기 구동 장치 내의 고전류용 전기 회로의 성능 요건이 꾸준히 증가함에 따라, 이러한 회로에 사용되는 반도체 패키지의 추가 개발 및 개선이 요구된다. 이러한 회로는 예를 들어 배터리 전압을 전기 모터의 구동을 위한 AC 전압으로 변환하는 인버터를 가질 수 있다. 이러한 인버터는 반도체 패키지에서 적절한 회로에 의해 실현될 수 있는데, 반도체 패키지에서 충분한 냉각, 가능한 한 최저의 임피던스, 가능한 한 최저의 누설 인덕턴스 등을 달성하는 것이 인버터 성능의 측면에서 중요하다. 또한, 이러한 인버터의 성능은 개선된 반도체 패키지에 의해 및/또는 이러한 반도체 패키지를 제조하기 위한 개선된 방법에 의해 더 증가될 수 있다.
본 발명에 의해 다루어지는 문제점은 독립 청구항의 특징에 의해 해결된다. 본 발명의 바람직한 실시예 및 전개는 종속 청구항에서 규정된다.
개개의 예는 양면 냉각 구조를 갖는 반도체 패키지에 관한 것으로, 이 반도체 패키지는, 외부로 노출된 금속 표면을 갖는 상부 전기 전도성 요소와, 상부 전기 전도성 층, 외부로 노출된 표면을 갖는 하부 전기 전도성 층, 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연성 층을 갖는 하부 캐리어 기판과, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 제1 전기 전도성 스페이서와, 상부 전기 전도성 요소와 상부 전기 전도성 층 사이에 배열된 적어도 하나의 전력 반도체 칩과, 상부 전기 전도성 요소와 전력 반도체 칩 사이에 배열된 제2 전기 전도성 스페이서와, 반도체 패키지의 제1 측면을 따라 배열된 제1 전원 단자, 제2 전원 단자 및 제3 전원 단자를 포함하되, 제2 전원 단자는 제1 전원 단자와 제3 전원 단자 사이에 배열되고, 제1 전원 단자 및 제3 전원 단자는 제1 공급 전압을 인가하도록 구성되고, 제2 전원 단자는 제2 공급 전압이 인가되도록 구성된다.
개개의 예는 양면 냉각 구조를 갖는 반도체 패키지를 제조하기 위한 방법에 관한 것으로, 이 방법은, 상부 전기 전도성 층, 하부 전기 전도성 층 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판을 제공하는 단계와, 하부 캐리어 기판의 상부 전기 전도성 층에 제1 전기 전도성 스페이서를 적용하는 단계와, 하부 캐리어 기판의 상부 전기 전도성 층에 적어도 하나의 전력 반도체 칩을 적용하는 단계와, 전력 반도체 칩에 제2 전기 전도성 스페이서를 적용하는 단계와, 하부 캐리어 기판과 대향하는 스페이서 상에 상부 전기 전도성 요소를 적용하는 단계와, 반도체 패키지의 제1 측면을 따라 하부 캐리어 기판의 상부 전기 전도성 층 상에 제1 전원 단자, 제2 전원 단자 및 제3 전원 단자를 배열하는 단계를 포함하되, 제2 전원 단자는 제1 전원 단자와 제3 전원 단자 사이에 배열되고, 제1 전원 단자 및 제3 전원 단자는 제1 공급 전압을 인가하도록 구성되고, 제2 전원 단자는 제2 공급 전압이 인가되도록 구성된다.
첨부된 도면은 예를 도시한 것이며, 상세한 설명과 연계하여 본 개시의 원리를 설명하는 역할을 한다. 도면 내의 요소들은 서로에 대하여 반드시 실제 크기로 도시될 필요는 없다. 상호 대응하거나, 유사하거나 또는 동일한 부분들은 동일한 참조 부호로 지칭될 수 있다.
도 1은 하위 도면 1a와 1b로 구성되며, 도 1a에는 양면 냉각 구조를 갖는 반도체 패키지의 측면도가 도시된다. 도 1b는 양면 냉각 구조를 갖는 다른 반도체 패키지의 측면도를 도시한다.
도 2는 캡슐화 바디(encapsulation body)를 더 포함하는, 양면 냉각 구조를 갖는 반도체 패키지의 사시도를 도시한다.
도 3은 하위 도면 3a 내지 3d로 구성되며, 도 3a에는 다른 반도체 패키지의 하부 캐리어 기판의 사시도가 도시된다. 도 3b는 반도체 패키지의 상부 냉각 구조를 사시도로 도시하고, 도 3c는 조립된 반도체 패키지를 사시도로 도시하고, 도 3d는 반도체 패키지의 측면도를 도시한다.
도 4는 도 4a 및 도 4b로 구성되고, 도 4a에는 다른 반도체 패키지의 하부 캐리어 기판을 도시한다. 도 4b는 조립된 반도체 패키지를 사시도로 도시한다.
도 5는 반도체 패키지를 제조하기 위한 방법의 흐름도를 도시한다.
도 6은 도 6a 내지 도 6c로 구성되고, 반도체 패키지의 다른 예를 도시한다.
도 7은 도 1 내지 4 및 도 6의 반도체 패키지에 적용할 수 있는 회로도를 예로써 도시한다.
본 명세서에서, "결합된", "전기적으로 결합된" 및/또는 "전기적으로 연결된"이라는 용어는 요소들이 직접적으로 결합되어야만 하는 것을 의미하지는 않고, "결합된" 또는 "전기적으로 결합된" 요소 사이에 땜납 층과 같은 개재 요소가 제공될 수 있다.
도 1a는 본 개시에 따른 양면 냉각 구조를 갖는 반도체 패키지(100)를 도시한다. 이 경우, "양면 냉각 구조"란, 반도체 패키지(100)가 각기 반도체 패키지(100)의 냉각 구조물로서 작용할 수 있는 상부 전기 전도성 요소(110) 및 하부 캐리어 기판(120)을 갖는다는 것을 의미한다. 반도체 패키지(100)는 제1 전기 전도성 스페이서(130), 적어도 하나의 전력 반도체 칩(140) 및 제2 전기 전도성 스페이서(150)를 더 갖는다. 제2 전기 전도성 스페이서(150)는 상부 전기 전도성 요소(110)와 전력 반도체 칩(140) 사이에 배치된다.
하부 캐리어 기판(120)은 상부 전기 전도성 층(121), 하부 전기 전도성 층(123) 및 상부 전기 전도성 층(121)과 하부 전기 전도성 층(123) 사이에 배치된 전기 절연층(122)을 갖는다. 하부 캐리어 기판(120)은 예를 들어 다이렉트 구리 본드(direct copper bond : DCB), 다이렉트 알루미늄 본드(direct aluminum bond : DAB) 또는 활성 금속 브레이징(active metal brazing : AMB) 유형의 기판일 수 있다.
일 예에 따르면, 반도체 패키지(100)는 스페이서(130, 150), 적어도 하나의 전력 반도체 칩(140), 상부 전기 전도성 요소(110) 및 하부 캐리어 기판(120)을 캡슐화하는 캡슐화 바디(encapsulation body)(미도시)를 더 구비할 수 있다. 특히, 상부 전기 전도성 요소(110)와 하부 캐리어 기판(120) 사이의 간극은 캡슐화 바디에 의해 완전히 또는 부분적으로 채워질 수 있다.
일 예에 따르면, 캡슐화 바디는 포팅(potting) 화합물 또는 몰딩 화합물을 포함하거나 이것으로 구성될 수 있다. 캡슐화 바디는 예를 들어 압축 몰딩에 의해 형성될 수 있다. 캡슐화 바디를 제조하기 위해, 예를 들어 아직 캡슐화되지 않은 반도체 패키지(100)가 몰딩 도구에 배치될 수 있고, 유전체 화합물이 주입될 수 있으며, 이 유전체 화합물은 경화되어 캡슐화 바디를 형성할 수 있다.
그러나, 상부 전기 전도성 요소(110)의 금속 표면(111) 및 하부 전기 전도성 층(123)의 표면(124)은 어떤 경우에도 그들이 완전히 또는 적어도 부분적으로 외부로 노출되도록 구성된다(즉, 표면(111, 124)은 반도체 패키지(100)의 외부 표면을 이룸).
전기 전도성 스페이서(130, 150)는 금속 또는 금속 합금으로 구성될 수 있고, 예를 들어 알루미늄(Al) 또는 구리(Cu)를 포함하거나 이것으로 구성될 수 있다. 제1 전기 전도성 스페이서(130)는 예를 들어 땜납 연결체 또는 전기 전도성 접착제에 의해 상부 전기 전도성 요소(110) 및 하부 캐리어 기판(120)에 물리적으로 및 전기적으로 연결된다.
일 예에 따르면, 적어도 하나의 전력 반도체 칩(140)은 탄화규소(SiC)를 포함하거나 이것으로 구성된다. 일 예에 따르면, 적어도 하나의 전력 반도체 칩(140)은 절연 게이트 바이폴라 트랜지스터(insulated-gate bipolar transistor : IGBT)형 칩이다. 일 예에 따르면, 하프 브리지 회로(half-bridge circuit)가 반도체 패키지(100)에서 구현된다. 하프 브리지 회로는 양의 공급 전압(VDD)을 위한 전원 단자, 음의 공급 전압(VSS)을 위한 전원 단자 및 위상(phase)으로서 형성된 전원 단자를 가질 수 있다.
제2 전기 전도성 스페이서(150)는 예를 들어 땜납 연결체 또는 전기 전도성 접착제에 의해 전력 반도체 칩(140)의 전극(미도시) 및 상부 전기 전도성 요소(110)에 전기적으로 연결될 수 있다. 전극은 전력 반도체 칩(140)의 전원 전극 또는 제어 전극일 수 있다. 제2 전기 전도성 스페이서(150)는 전력 반도체 칩(140)을 완전히 또는 부분적으로 덮을 수 있다.
일 예에 따르면, 반도체 패키지는 단자 핑거(terminal fingers) 형태의 외부 단자를 가질 수 있다. 이들 외부 단자의 적어도 일부는 적어도 하나의 전력 반도체 칩(140)의 전극을 외부에 전기적으로 연결하도록 설계될 수 있다. 외부 단자는 상부 전기 전도성 요소(110) 및/또는 상부 전기 전도성 층(121)에 전기적으로 연결될 수 있다. 단자 핑거는 리드 프레임의 일부일 수 있다. 외부 단자들 중 개개의 단자는 예를 들어 적어도 하나의 전력 반도체 칩(140) 각각의 전원 전극에 전기적으로 연결될 수 있는 전원 단자일 수 있다. 외부 단자들 중 하나 이상은 적어도 하나의 전력 반도체 칩(140)의 제어 전극(예를 들어, 게이트 전극)에 전기적으로 연결되는 제어 단자일 수 있다. 외부 단자들 중 개개의 단자는 예를 들어 반도체 패키지(100) 내의 VDD, VSS, 위상의 전압, 전류 흐름 또는 온도를 측정하도록 설계된 측정 단자일 수 있다.
반도체 패키지(100)는 반도체 패키지(100)의 제1 측면을 따라 서로 나란히 배열되는 3개의 전원 단자를 포함한다. 이 전원 단자 중 외측의 2개는 제1 공급 전압이 인가되도록 설계되고, 외측의 두 전원 단자 사이에 배열되는 중앙 단자는 제2 공급 전압을 인가하도록 설계된다. 일 예에 따르면, 제1 공급 전압은 VDD이고, 제2 공급 전압은 VSS이다. 다른 예에 따르면, 제1 공급 전압은 VSS이고, 제2 공급 전압은 VDD이다.
또한, 반도체 패키지(100)는 대칭이 유지됨으로써, 추가 VDD 또는 VSS 단자 또는 VDD/VSS 단자쌍과 같은 추가 전원 단자에 의해 제1 측면에서 연장될 수도 있다.
일 예에 따르면, 반도체 패키지(100)는, 반도체 패키지의 제1 측면에 대향하여 위치하는, 반도체 패키지의 제2 측면에 배열되며, 위상 단자로서 구성되는 추가 전원 단자를 포함한다. 반도체 패키지(100)의 제어 단자 및/또는 측정 단자는 제2 측면, 예를 들어 위상 단자의 왼쪽 또는 오른쪽을 따라 비슷하게 배열될 수 있다.
제1 공급 전압 및 제2 공급 전압 각각을 위한 전원 단자의 상술한 대칭형 배열은, 기생 인덕턴스가 감소된 반도체 패키지(100)에 기여할 수 있다. 특히, VDD 및 VSS의 각 쌍은 "루프(loop)"를 형성하며, 각각의 루프 내에서 동일 및 반대 공급 전압의 기생 인덕턴스는 서로 상쇄되거나 또는 적어도 서로를 감소시킨다고 할 수 있다. 다른 전원 단자에 대한 반도체 패키지(100)의 대향 측면 상의 위상 단자의 배열은, 마찬가지로 반도체 패키지(100) 내의 인덕턴스를 감소시키는 데 기여할 수 있다. 이들 측정의 결과로서, 반도체 패키지(100) 내에서 기생 인덕턴스의 상당한 감소, 예를 들어 5nH의 절대값만큼 감소를 이룰 수 있다.
이러한 기생 인덕턴스의 감소는, 전기 회로의 현저한 성능 개선이 반도체 패키지(100)에서 실현되었다는 것을 의미할 수 있다. 특히, 적어도 하나의 반도체 칩(140)이 고속 스위칭을 허용하는 탄화규소(SiC)를 포함하거나, 탄화규소로 구성되는 경우에, 기생 인덕턴스에 대한 허용 레벨은 매우 낮다. 후자는 특히 스위칭 중의 바람직하지 않은 오버슈팅(overshooting) 및 스위칭 손실의 증가를 초래할 수 있다.
도 1b는 이하에 설명되는 차이점을 제외하고는 도 1a의 반도체 패키지(100)에 대응할 수 있는 반도체 패키지(100_1)를 도시한다. 반도체 패키지(100_1)의 경우, 상부 전기 전도성 요소(110)는, 상부 전기 전도성 층(161), 하부 전기 전도성 층(163), 및 상부 전기 전도성 층(161)과 하부 전기 전도성 층(163) 사이에 배치된 전기 절연층(162)을 갖는 상부 캐리어 기판(160)을 갖는다. 이 경우, 상부 전기 전도성 층(161)은 외부로 노출된 금속 표면(111)에 대응한다.
반도체 패키지(100_1)는 도 1b에 도시된 바와 같이, 상부 캐리어 기판(160)과 하부 캐리어 기판(120) 사이에 배치되는 외부 단자(170)를 더 가질 수 있다. 일 예에 따르면, 외부 단자(170) 각각은 상부 캐리어 기판(160)의 하부 전기 전도성 층(163) 또는 하부 캐리어 기판(120)의 상부 전기 전도성 층(121)에 전기적으로 연결될 수 있다.
상부 캐리어 기판(160)의 하부 전기 전도성 층(163) 및 하부 캐리어 기판(120)의 상부 전기 전도성 층(121)은 구조화되어, 예를 들어, 전기 전도성 스페이서(130, 150)를 위한 칩 아일랜드(chip island), 전도 트랙 및/또는 적용 위치를 가질 수 있다.
도 2는 반도체 패키지(100, 100_1)와 동일할 수 있는 반도체 패키지(200)의 사시도를 도시한다. 반도체 패키지(200)는 스페이서(130, 150), 상부 전기 전도성 요소(110), 하부 캐리어 기판(120) 및 적어도 하나의 전력 반도체 칩(140)을 캡슐화하는 캡슐화 바디(210)를 갖는다. 표면(111) 및 표면(124)(도 2에는 보이지 않음)은, 반도체 패키지(200)의 대향하는 측면에서, 캡슐화 바디(210)에서 노출된다.
캡슐화 바디(210)는 적절한 전기 절연 재료로 구성되거나, 예를 들어 플라스틱, 폴리머 또는 수지와 같은 재료를 포함한다. 캡슐화 바디(210)는 예를 들어 몰딩된 바디일 수 있다.
표면(111) 및/또는 표면(124)은 전기 절연 코팅을 가질 수 있고, 각각의 경우에 방열판의 적용을 위해 형성될 수 있다.
반도체 패키지(200)는 반도체 패키지(200)의 측면에 배치된 외부 단자(220, 230)를 구비하되, 이 외부 단자(220, 230)는 서로 반대편에 있는 측면을 금속 표면(111) 및 표면(124)에 연결한다. 외부 단자(220)는 전원 단자로서 설계될 수 있고, 외부 단자(230)는 제어 단자 또는 측정 단자로서 설계될 수 있다. 일 예에 따르면, 위상으로서 구성된 전원 단자(240)와는 다른 모든 전원 단자(220)는 반도체 패키지(200)의 제1 측면에서 배열되고, 제어 및/또는 측정 단자는 제1 측면과 대향하여 위치하는 제2 측면에 배열된다. 반도체 패키지(200)의 제3 측면 및 제4 측면은 임의의 단자가 없을 수 있다. 외부 단자(220, 230, 240)는 공통 리드 프레임의 일부일 수 있다.
도 3a는 반도체 패키지(300)의 하부 캐리어 기판(120)의 사시도를 도시한다. 반도체 패키지(300)는 반도체 패키지(100, 100_1, 200)와 동일할 수 있다.
반도체 패키지(300)의 하부 캐리어 기판(120)의 상부 전기 전도성 층(121)은 구조화되어, 제1 캐리어 영역(310) 및 제2 캐리어 영역(320)을 가질 수 있다. 제1 캐리어 영역(310)은 적어도 2개의 측면(302, 304) 또는 3개의 측면(301, 302, 304)에서 제2 캐리어 영역(320)을 부분적으로 또는 완전히 에워쌀 수 있다. 제1 캐리어 영역(310)은, 예를 들어 상부 캐리어 기판(160)을 통해 서로에게 전기적으로 연결될 수 있다. 제1 캐리어 영역(310)은 또한 단일의 연속적인 영역(310)일 수 있다. 제1 캐리어 영역(310) 및 제2 캐리어 영역(320)을 제외하고, 상부 전기 전도성 층(121)은 구조화된 영역, 예를 들어 영역(330, 340, 350, 360, 370, 380)을 더 가질 수 있다.
제1 전력 반도체 칩(311)은 제1 캐리어 영역(310) 상에 배열될 수 있다. 제1 전력 반도체 칩(311)의 각 경우에 밑면 상에 배열된 제어 전극, 예를 들어 드레인 전극은, 예를 들어 땜납층을 통해서 제1 캐리어 영역(310)에 전기적으로 연결될 수 있다. 제1 캐리어 영역(310)은 제1 공급 전압, 예를 들어 VDD를 인가하도록 설계되고, 제1 전력 반도체 칩(311)은 반도체 패키지(300)에서 구현된 하프 브리지 회로의 상측 전력 반도체 칩일 수 있다. 제1 캐리어 영역(310)은 제1 전원 단자(312) 및 제3 전원 단자(313)에 전기적으로 연결될 수 있다.
제1 캐리어 영역(310)은 또한 제1 캐리어 영역(310)에 존재하는 전압, 예를 들어 VDD를 측정하도록 설계된 측정 단자(314)에 전기적으로 연결될 수 있다.
제2 전력 반도체 칩(321)은 제2 캐리어 영역(320) 상에 배열될 수 있다. 제2 전력 반도체 칩(321)의 각 경우에 밑면 상에 배열된 전원 전극, 예를 들어 제어 전극은, 예를 들어 땜납층을 통해 제2 캐리어 영역(320)에 전기적으로 연결될 수 있다. 제2 캐리어 영역(320)은 하프 브리지 회로의 위상 단자로서 설계될 수 있고, 제2 전력 반도체 칩(321)은 하프 브리지 회로의 하측 전력 반도체 칩이 될 수 있다. 제2 캐리어 영역(320)은 제4 전원 단자(322)에 전기적으로 연결될 수 있다.
제2 캐리어 영역(320)은 제2 캐리어 영역(320)에 존재하는 전압, 예를 들어 위상을 측정하도록 설계된 측정 단자(323)에 전기적으로 더 연결될 수 있다.
영역(330)은 중앙 영역일 수 있고, 이것은 제2 캐리어 영역(320)에 의해 완전히 에워싸일 수 있다. 영역(330)은 예를 들어 본드 와이어에 의해 제2 전력 반도체 칩(321)의 제어 전극, 예를 들어 게이트 전극에 전기적으로 연결될 수 있다. 영역(330)은 또한 상부 캐리어 기판(160)을 통해 영역(370)에 전기적으로 연결될 수 있다. 제어 신호를 제2 전력 반도체 칩(321)에 인가하기 위한 제2 제어 단자(371)는 영역(370)에 배열될 수 있다.
영역(340)은 제2 측면(302) 및 제4 측면(304)을 따라, 예를 들어 제1 캐리어 영역(310)의 외측에 배열될 수 있다. 영역(340)은 예를 들어 본드 와이어에 의해 제1 전력 반도체 칩(311)의 제어 전극, 예를 들어 게이트 전극에 전기적으로 연결될 수 있다. 영역(340)은 또한 상부 캐리어 기판(160)을 통해 영역(360)에 전기적으로 연결될 수 있다. 제1 전력 반도체 칩(311)에 제어 신호를 인가하기 위한 제1 제어 단자는 영역(360)에 배열될 수 있다.
NTC(negative thermal coefficient) 서미스터(thermistor)와 같은 레지스터가 영역(350) 상에 적용될 수 있다(도 3a에 미도시). 영역(350)은 측정 단자(351)에 전기적으로 연결될 수 있다. NTC에서의 전압 강하가 온도에 달려있기 때문에, 레지스터 및 측정 단자(351)는 반도체 패키지(300) 내의 온도를 측정하도록 설계될 수 있다.
도 3b는 반도체 패키지(300)의 상부 캐리어 기판(160)의 사시도를 도시하며, 여기에서 도 3b는 상부 캐리어 기판(160)의 밑면의 사시도를 도시한다(시선 방향과 관련하여 도 3d의 화살표 참조).
상부 캐리어 기판(160)의 하부 전기 전도성 층(163)은 구조화되어 제1 영역(3_10)을 갖는다. 상부 캐리어 기판(160)이 반도체 패키지(300) 내의 하부 캐리어 기판(120) 위에 배열되는 경우, 제1 영역(3_10)은 제1 캐리어 영역(310) 및/또는 제2 캐리어 영역과 적어도 부분적으로 중첩된다. 제1 영역(3_10)은 제2 공급 전압, 예를 들어 VSS가 인가되도록 구성될 수 있다. 제1 영역(3_10)은 예를 들어 전기 전도성 스페이서에 의해 하부 캐리어 기판(120) 상의 제2(중앙) 전원 단자(390)에 전기적으로 연결되도록 구성될 수 있다(제2 공급 전압가 제2 전원 단자(390)에 존재함). 제1 영역(3_10)은 예를 들어 제2 전력 반도체 칩(321) 상에 배열된 전기 전도성 스페이서(350)에 의해 제2 전력 반도체 칩(321)에 전기적으로 연결될 수 있다. 특히, 제1 영역은 전원 전극, 예를 들어 제2 전력 반도체 칩의 소스 전극에 전기적으로 연결될 수 있다.
제1 영역(3_10)은, 제 1 영역(3_10)이 하부 캐리어 기판(120) 상의 영역(380)에 전기적으로 연결되는 연결점(3_11)을 가질 수 있다. 측정 단자(381)는 영역(380)에 배열되어 거기에 전기적으로 연결될 수 있다. 측정 단자(381)는 제1 영역(3_10)에 존재하는 전압을 측정하는 역할을 할 수 있다.
상부 캐리어 기판(160)의 하부 전기 전도성 층(163)은, 예를 들어 제1 전력 반도체 칩(311) 상에 배열된 전기 전도성 스페이서(150)에 의해, 제1 전력 반도체 칩(311)에 전기적으로 연결될 수 있는 제2 영역(3_20)을 갖는다. 특히, 제2 영역(3_20)은 전원 전극, 예를 들어 제2 전력 반도체 칩의 소스 전극에 전기적으로 연결될 수 있다. 제2 영역(3_20)은 반도체 패키지(300)의 하프 브리지 회로의 위상으로서 구성된다.
하부 전기 전도성 층(163)은 예를 들어 전기 전도성 스페이서(130)에 의해 제1 캐리어 영역(310)에 전기적으로 연결되도록 구성된 영역(3_30)을 더 가질 수 있다. 영역(3_30)은 제2 측면(302) 상의 제1 캐리어 영역(310) 및 제4 측면(304) 상의 제1 캐리어 영역(310)이 서로에게 전기적으로 연결되도록 구성될 수 있다.
하부 전기 전도성 층(163)은 하부 캐리어 기판(120) 상의 영역(330, 370)을 서로에게 전기적으로 연결하는 추가 영역(3_40)을 가질 수 있다.
하부 전기 전도성 층(163)은, 하부 캐리어 기판(120)의 영역(340, 360)을 서로에게 전기적으로 연결하는 추가 영역(3_50)을 가질 수 있다.
도 3c는 도 3a의 하부 캐리어 기판(120) 위에 도 3b로부터의 상부 캐리어 기판(160)을 배치한 후의 반도체 패키지(300)를 도시한다. 명확하게 하기 위해, 도 3c에는 상부 캐리어 기판(160)의 하부 전도성 층(163)만을 도시하고, 상부 전기 전도성 층(161) 및 절연층(162)은 생략되어 있다.
일 예에 따르면, 반도체 패키지(300)는 명확히 하기 위해 도 3c에서 도시하지 않은 캡슐화 바디(도 2 참조)를 포함한다.
도 3d는 도 3c의 화살표 방향을 따라 반도체 패키지(300)의 측면도를 도시한다.
도 4a는 반도체 패키지(400)의 하부 캐리어 기판(120)의 사시도를 도시한다. 반도체 패키지(400)는 반도체 패키지(100, 100_1, 200)와 동일할 수 있다.
반도체 패키지(400)는 반도체 패키지(300)와 유사하고, 주로 제1 영역(410), 제2 영역(420) 및 제3 영역(430)의 배열에서 다르다. 제1 전력 반도체 칩(411)은 제1 영역(410) 상에 배열되고, 제1 전원 단자(412) 및 제3 전원 단자(413)에 연뎔된다. 제2 전력 반도체 칩(421)은 제2 영역(420) 상에 배열되고, 제4 전원 단자(422)에 연결된다. 따라서, 제1 영역(410)은 반도체 패키지(300)에서 제1 캐리어 영역(310)에 대응하고, 제2 영역(420)은 제2 캐리어 영역(320)에 대응한다.
제3 영역(430)은 제1 전원 단자(412)와 제3 전원 단자(413) 사이에 배열되는 제2 전원 단자(431)에 전기적으로 연결된다.
제1 공급 전압, 예를 들어 VDD는 제1 영역(410)에 존재할 수 있고, 음의 공급 전압, 예를 들어 VSS는 제3 영역(43)에 존재할 수 있다. 제2 영역(420)은 위상으로서 구성될 수 있다.
제1 영역(410) 및 제3 영역(430)은, 예를 들어 도 4a에 도시된 배열에서 보는 바와 같이, 반도체 패키지(400)의 제1 측면(401)을 따라 교대로 배열될 수 있다. 그 결과, 제 3 영역(430)은 제 1 영역(410)에 대한 일종의 차폐물로서 작용할 수 있고, 그 반대도 마찬가지이다. 제 1 공급 전압이 인가될 수 있는 영역과 제 2 공급 전압이 인가될 수 있는 영역의 이러한 교대 배열은, 반도체 패키지(400) 내의 누설 인덕턴스를 감소시키는 데 기여할 수 있다.
상부 전도성 층(121) 내의 배선(441, 442, 443)은, 제1 영역(410), 제2 영역(420) 및/또는 제3 영역(430)에 의해 적어도 부분적으로 포위되어 차폐될 수 있고, 특히 전자기적으로 차폐될 수 있다. 배선(441, 442, 443)은, 예를 들어 반도체 칩(411, 421) 각각의 제어 전극, 예를 들어 게이트 전극을 반도체 패키지(400)의 제어 단자에 연결하는 제어 배선일 수 있다.
도 4b는 도 4a의 하부 캐리어 기판(120) 위에 상부 캐리어 기판(160)을 배열한 후의 반도체 패키지(400)를 도시한다. 명확히 하기 위해, 도 4b에는 상부 캐리어 기판(160)의 하부 전도성 층(163)만이 도시되고, 상부 전기 전도성 층(161) 및 절연층(162)은 생략되었다.
반도체 패키지(400)의 상부 캐리어 기판은 제4 영역(450), 제5 영역(460) 및 제6 영역(570)을 가질 수 있다. 제4 영역(450)은 하부 캐리어 기판(120) 상의 제1 영역(410)이 서로에게 전기적으로 연결되도록 설계될 수 있다. 제5 영역(460)은 각각의 경우에 제1 전력 반도체 칩(411) 및 제2 영역(420)에 전기적으로 연결될 수 있다. 제5 영역(460)은 위상으로서 설계될 수 있다. 제6 영역(470)은 제2 전력 반도체 칩(421) 및 제3 영역(430)에 전기적으로 연결될 수 있다. 제6 영역(470)은 제2 공급 전압을 인가하도록 설계될 수 있다.
도 5는 양면 냉각 구조를 갖는 반도체 패키지를 제조하는 방법(500)의 흐름도를 도시한다. 예로서, 반도체 패키지(100, 100_1, 200, 300, 400)는 방법(500)에 따라 제조될 수 있다.
방법(500)은, 501에서, 상부 전기 전도성 층, 하부 전기 전도성 층 및 상부 전기 전도성 층과 하부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판을 제공하는 단계를 포함한다. 방법(500)은, 502에서, 하부 캐리어 기판의 상부 전기 전도성 층에 제 1 전기 전도성 스페이서를 적용하는 단계를 포함한다. 방법(500)은, 503에서, 적어도 하나의 전력 반도체 칩을 하부 캐리어 기판의 상부 전기 전도성 층에 적용하는 단계를 포함한다. 방법(500)은, 504에서, 전력 반도체 칩에 제 2 전기 전도성 스페이서를 적용하는 단계를 포함한다. 방법(500)은, 505에서, 하부 캐리어 기판에 대향하는 스페이서 상에 상부 전기 전도성 요소를 적용하는 단계를 포함한다. 방법(500)은, 506에서, 반도체 패키지의 제1 측면을 따라 하부 캐리어 기판의 상부 전기 전도성 층 상에 제1 전원 단자, 제2 전원 단자 및 제3 전원 단자를 배열하는 단계를 포함하되, 제2 전원 단자는 제1 전원 단자와 제3 전원 단자 사이에 배열되고, 제1 단자 및 제3 단자는 제1 공급 전압을 인가하도록 구성되고, 제2 전원 단자는 제2 공급 전압을 인가하도록 구성된다.
방법(500)은, 제1 전원 단자, 제2 전원 단자 및 제3 전원 단자를 배열하는 단계는 리드 프레임으로부터 제1 전원 단자, 제2 전원 단자 및 제3 전원 단자를 추출하는 과정을 포함한다 사실을 더 포함할 수 있다. 방법(500)은 상부 전기 전도성 요소에 제2 전원 단자를 전기적으로 연결하는 단계를 더 포함할 수 있다. 방법(500)은, 스페이서, 적어도 하나의 전력 반도체 칩, 상부 전기 전도성 요소 및 하부 전기 전도성 기판을 캡슐화 바디로 캡슐화하는 단계를 더 포함할 수 있다.
반도체 패키지(600)의 다른 예를 도 6을 참조하여 하기에 나타낸다. 반도체 패키지(600)는 반도체 패키지(100, 100_1, 200, 300, 400)와 유사할 수 있고, 이에 비해 하기에 나타내는 차이점만을 갖는다. 반도체 패키지(600)는 방법(500)과 같은 제조 방법에 따라 제조될 수 있다.
도 6a는 반도체 패키지(600)의 하부 캐리어 기판(601)을 도시한다. 하부 캐리어 기판(601)은 제1 전력 반도체 칩이 형성된 제1 캐리어 영역(610) 및 제2 전력 반도체 칩이 형성된 제2 캐리어 영역(620)을 갖고, 이 제2 캐리어 영역은 제1 캐리어 영역(610)과 나란히 배열된다. 제1 캐리어 영역(610)은 예를 들어 VDD를 인가하도록 설계될 수 있고, 제2 캐리어 영역은 예를 들어 위상으로서 설계될 수 있다.
일 예에 따르면, 제1 전원 단자(631), 제2 전원 단자(632) 및 제3 전원 단자(633)는 하부 캐리어 기판(601)의 제1 측면에서 배열될 수 있다. 제1 전원 단자(631) 및 제2 전원 단자(632)는 제1 캐리어 영역(610)에 전기적으로 연결되어, 예를 들어 VDD 단자로서 설계될 수 있다. 제3 전원 단자(633)는 제1 전원 단자(631)와 제2 전원 단자(632) 사이에 배열되어, 상부 캐리어 기판(602)의 제1 영역(640)에 전기적으로 연결되도록 설계될 수 있다(도 5b 참조). 제2 전원 단자는, 예를 들어 VSS 단자로서 설계될 수 있다.
일 예에 따르면, 반도체 패키지(600)의 제4 전원 단자(634)는 제2 캐리어 영역(620)에 전기적으로 연결될 수 있고, 위상 단자로서 구성될 수 있다. 제4 전원 단자(634)는 하부 캐리어 기판(601)의 제2 측면 상에 배열될 수 있고, 이 제 2 측면은 제1 측면에 대향하여 위치한다.
도 6b는 상부 캐리어 기판(602)이 하부 캐리어 기판(601) 위에 적용된 후의 반도체 패키지(600)를 도시한다. 상부 캐리어 기판은 제1 영역(640) 및 제2 영역(650)을 갖는다. 제1 영역(640)은 VSS가 인가되도록 설계될 수 있고, 제2 영역(650)은 위상으로서 구성될 수 있다. 제1 영역(640)은 제3 전원 단자(633)에 전기적으로 연결된다. 제2 영역(650)은, 제1 전기 전도성 스페이서(661)를 통해 제1 전력 반도체 칩의 상부 전원 전극(예를 들어, 소스 전극)에, 제2 전기 전도성 스페이서(662)를 통해 제2 캐리어 영역(620)에 각기 연결된다.
도 6b에서 알 수 있는 바와 같이, 상부 캐리어 기판(602)의 제1 영역(640)과 하부 캐리어 기판(691)의 제1 캐리어 영역(610)은 적어도 부분적으로 중첩된다.
일 예에 따르면, 반도체 패키지(600)는 또한 상부 캐리어 기판(601) 및 하부 캐리어 기판(602)을 적어도 부분적으로 캡슐화하는 캡슐화 바디를 갖는다. 명확히 하기 위해, 이러한 캡슐화 바디는 도 6b에 도시하지 않는다.
또한, 반도체 패키지(600)는 하부 캐리어 기판(601) 및/또는 상부 캐리어 기판(603) 상의 구조화된 영역, 예를 들어 제어 배선을 더 가질 수 있고, 또한 측정 또는 제어 단자와 같은 추가 단자를 더 가질 수 있다. 이들은 명확성을 위해서 마찬가지로 도시하지 않았다.
일 예에 따르면, 제 1 캐리어 영역(610)과 제 2 캐리어 영역(620) 사이의 경계는 직선적으로 연장되는 것이 아니라, 오히려 톱니 형상을 갖는다. 도 6c는 이러한 톱니 형상을 갖는 일 예에 따른 제 1 캐리어 영역(610)과 제 2 캐리어 영역(620) 사이의 경계의 평면도를 도시한다. 이러한 캐리어 영역(610, 620)의 경로는 상부 캐리어 기판(602)의 제 1 영역(640)에 의해 최적으로 중첩되는 제 1 캐리어 영역(610)에 기여할 수 있다.
도 7은 예를 들어 반도체 패키지(100, 100_1, 200, 300, 400, 600)와 같은 반도체 패키지의 등가 회로도(700)를 도시한다. 실선은 전기 배선을 나타낸다. 일 예에 따르면, 점선은 VDD로부터 위상으로 흐르는 전류를 나타내고, 파선은 VSS로부터 위상으로 흐르는 전류를 나타낸다. 다른 예에 따르면, 점선은 VSS로부터 위상으로 흐르는 전류를 나타내고, 파선은 VDD로부터 위상으로 흐르는 전류를 나타낸다.
점(701)은 제1 전원 단자(312, 412) 및 제2 전원 단자(313, 413)에 대응할 수 있고, 점(702)은 제3 전원 단자(390, 431)에 대응할 수 있으며, 점(703)은 제4 전원 단자(322, 422)에 대응할 수 있다. 또한, 점(704)은 제어 및/또는 측정 단자에 대응할 수 있다. 트랜지스터(705)는 제1 전력 반도체 칩(311, 411) 및 제2 전력 반도체 칩(321, 421)에 의해 실현될 수 있다.
도 7은 특히 전기 전도체의 기생 인덕턴스(706)를 도시한다. 반도체 패키지(100, 100_1, 200, 300, 400, 600)의 전기 회로의 도 7에서 미리 알 수 있는 대칭 구조는 이들 인덕턴스를 효과적으로 감소시키는 데 기여할 수 있다.
본 명세서에서 특정 실시예가 도시되고 설명되었지만, 당업자는 다양한 대안 및/또는 등가 구현이 본 개시의 범위를 벗어나지 않고 도시되고 설명된 특정 실시 예를 대체할 수 있음을 명백히 알 수 있다. 본 출원은 본 명세서에서 논의된 특정 실시예의 모든 개조 또는 변형을 포괄하고자 한다. 그러므로, 본 개시는 청구범위 및 그 균등물에 의해서만 제한된다.

Claims (22)

  1. 양면 냉각 가능 반도체 패키지(100, 100_1, 200, 300, 400)로서,
    외부로 노출된 금속 표면(111)을 갖는 상부 전기 전도성 요소(110)와,
    상부 전기 전도성 층(121), 외부로 노출된 표면(124)을 갖는 하부 전기 전도성 층(123), 및 상기 상부 전기 전도성 층(121)과 상기 하부 전기 전도성 층(123) 사이에 배열된 전기 절연층(122)을 갖는 하부 캐리어 기판(120)과,
    상기 상부 전기 전도성 요소(110)와 상기 상부 전기 전도성 층(121) 사이에 배열된 제1 전기 전도성 스페이서(130)와,
    상기 상부 전기 전도성 요소(110)와 상기 상부 전기 전도성 층(121) 사이에 배열된 적어도 하나의 전력 반도체 칩(140)과,
    상기 상부 전기 전도성 요소(110)와 상기 전력 반도체 칩(140) 사이에 배열된 제2 전기 전도성 스페이서(150)와,
    상기 반도체 패키지(100, 100_1, 200, 300, 400)의 제1 측면(301)을 따라 배열된 제1 전원 단자(312), 제2 전원 단자(390) 및 제3 전원 단자(313)를 포함하되,
    상기 제2 전원 단자(390)는 상기 제1 전원 단자(312)와 상기 제3 전원 단자(313) 사이에 배열되고,
    상기 제1 전원 단자(312)와 상기 제3 전원 단자(313)는 제1 공급 전압을 인가하도록 구성되고, 상기 제2 전원 단자(390)는 제2 공급 전압을 인가하도록 구성되는
    양면 냉각 가능 반도체 패키지.
  2. 제1항에 있어서,
    상기 상부 전기 전도성 요소(110)는, 상부 전기 전도성 층(161), 하부 전기 전도성 층(163), 및 상기 상부 전기 전도성 층(161)과 상기 하부 전기 전도성 층(163) 사이에 배치된 전기 절연층(162)을 갖는 상부 캐리어 기판(160)을 갖되, 상기 상부 전기 전도성 층(161)은 상기 외부로 노출된 금속 표면(111)에 대응하는
    양면 냉각 가능 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 공급 전압은 양이고, 상기 제2 공급 전압은 음인
    양면 냉각 가능 반도체 패키지.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체 패키지(100, 100_1, 200, 300, 400)의 상기 제1 측면(301)과 대향하여 위치하는 제2 측면(303)에서 배열되는 위상 단자(322)를 더 포함하는
    양면 냉각 가능 반도체 패키지.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제2 전원 단자(390)는 상기 상부 전기 전도성 요소(110)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 전원 단자(312) 및 상기 제3 전원 단자(313)는, 상기 하부 캐리어 기판(120)의 상기 전기 전도성 층(121)의 제1 캐리어 영역(310)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  7. 제4항 및 제6항에 있어서,
    상기 제1 캐리어 영역(310)은, 적어도 2개의 서로 대향하는 측면에서 상기 하부 캐리어 기판의 상기 상부 전기 전도성 층(121)의 제2 캐리어 영역(320)을 에워싸고, 상기 위상 단자(322)는 상기 제2 캐리어 영역(320)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 하부 캐리어 기판(120)의 상기 상부 전기 전도성 층(121)의 중앙 영역(330)은, 상기 적어도 하나의 전력 반도체 칩(140)의 제어 전극, 상기 상부 전기 전도성 요소(110), 및 상기 반도체 패키지(100, 100_1, 200, 300, 400)의 제어 단자(371)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 적어도 하나의 전력 반도체 칩(140)은 하프 브리지 회로의 하측 전력 반도체 칩이고, 상기 제2 전원 단자(390)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  10. 제9항에 있어서,
    적어도 하나의 추가 전력 반도체 칩(311)을 더 구비하되, 상기 적어도 하나의 추가 전력 반도체 칩(311)은 상기 하프 브리지 회로의 상측 전력 반도체 칩이고, 제1 전원 단자(312) 및 제3 전원 단자(313)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 상부 전기 전도성 요소(110)의 제1 영역(3_10)은 상기 제2 전원 단자(390)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  12. 제4항 및 제11항에 있어서,
    상기 상부 전기 전도성 요소(110)의 제2 영역(3_20)은 상기 위상 단자(322)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  13. 제6항 및 제11항에 있어서,
    상기 제1 영역(3_10)은 상기 제1 캐리어 영역(310)을 적어도 부분적으로 덮는
    양면 냉각 가능 반도체 패키지.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 전원 단자(390)는 상기 제1 스페이서(130)를 통해 상기 상부 전기 전도성 요소(110)에 전기적으로 연결되는
    양면 냉각 가능 반도체 패키지.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 전원 단자(312), 상기 제2 전원 단자((390) 및 상기 제3 전원 단자(313)는 리드 프레임의 일부인
    양면 냉각 가능 반도체 패키지.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 적어도 하나의 반도체 칩(140)은 탄화규소(SiC)를 포함하는
    양면 냉각 가능 반도체 패키지.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 하부 캐리어 기판(120) 및 상기 상부 전기 전도성 요소(110)를 적어도 부분적으로 캡슐화하는 캡슐화 바디(210)를 더 포함하되,
    상기 캡슐화 바디(210)는 몰딩 화합물을 포함하는
    양면 냉각 가능 반도체 패키지.
  18. 양면 냉각 가능 반도체 패키지를 제조하기 위한 방법(500)으로서,
    상부 전기 전도성 층, 하부 전기 전도성 층 및 상기 상부 전기 전도성 층과 상기 하부 전기 전도성 층 사이에 배열된 전기 절연층을 갖는 하부 캐리어 기판을 제공하는 단계(501)와,
    상기 하부 캐리어 기판의 상기 상부 전기 전도성 층에 제1 전기 전도성 스페이서를 적용하는 단계(502)와,
    상기 하부 캐리어 기판의 상기 상부 전기 전도성 층에 적어도 하나의 전력 반도체 칩을 적용하는 단계(503)와,
    상기 전력 반도체 칩에 제2 전기 전도성 스페이서를 적용하는 단계(504)와,
    상기 하부 캐리어 기판과 대향하는 상기 스페이서 상에 상부 전기 전도성 요소를 적용하는 단계(505)와,
    상기 반도체 패키지의 제1 측면을 따라 상기 하부 캐리어 기판의 상기 상부 전기 전도성 층 상에 제1 전원 단자, 제2 전원 단자 및 제3 전원 단자를 배열하는 단계(506)를 포함하되,
    상기 제2 전원 단자는 상기 제1 전원 단자와 상기 제3 전원 단자 사이에 배열되고,
    상기 제1 전원 단자 및 상기 제3 전원 단자는 제1 공급 전압이 인가되도록 구성되고, 상기 제2 전원 단자는 제2 공급 전압이 인가되도록 구성되는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 전원 단자, 상기 제2 전원 단자 및 상기 제3 전원 단자를 배열하는 단계는, 상기 제1 전원 단자, 상기 제2 전원 단자 및 상기 제3 전원 단자를 리드 프레임으로부터 추출하는 과정을 포함하는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  20. 제18항 또는 제19항에 있어서,
    상기 상부 전기 전도성 요소에 상기 제2 전원 단자를 전기적으로 연결하는 단계를 더 포함하는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  21. 제18 내지 제20항 중 어느 한 항에 있어서,
    상기 스페이서, 상기 적어도 하나의 전력 반도체 칩, 상기 상부 전기 전도성 요소 및 상기 하부 캐리어 기판을 캡슐화 바디로 캡슐화하는 단계를 더 포함하는
    양면 냉각 가능 반도체 패키지의 제조 방법.
  22. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 캡슐화 바디는 압축 몰딩을 포함하는
    양면 냉각 가능 반도체 패키지 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018126972A1 (de) * 2018-07-25 2020-01-30 Infineon Technologies Ag Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung
US11830856B2 (en) * 2019-03-06 2023-11-28 Semiconductor Components Industries, Llc Semiconductor package and related methods
JP7395452B2 (ja) * 2020-09-23 2023-12-11 株式会社東芝 半導体装置
US20230369181A1 (en) 2022-05-13 2023-11-16 Infineon Technologies Ag Semiconductor Device Arrangement with Compressible Adhesive
TWI829465B (zh) * 2022-12-13 2024-01-11 台達電子工業股份有限公司 功率模組

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8358000B2 (en) * 2009-03-13 2013-01-22 General Electric Company Double side cooled power module with power overlay
US8654554B2 (en) * 2011-07-14 2014-02-18 Honda Motor Co., Ltd. Semiconductor device
US20170302191A1 (en) * 2008-10-31 2017-10-19 Hitachi Automotive Systems, Ltd. Power Module, Power Converter Device, and Electrically Powered Vehicle
US20180122720A1 (en) * 2016-10-31 2018-05-03 Infineon Technologies Ag Package with vertically spaced partially encapsulated contact structures
US20180145007A1 (en) * 2016-11-21 2018-05-24 Rohm Co., Ltd. Power module and fabrication method of the same, graphite plate, and power supply equipment

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116013A (ja) 2005-10-24 2007-05-10 Renesas Technology Corp 半導体装置及びそれを用いた電源装置
US9431394B2 (en) * 2013-08-29 2016-08-30 Infineon Technologies Ag Power semiconductor package with gate and field electrode leads
JP6127847B2 (ja) 2013-09-10 2017-05-17 株式会社デンソー 電力変換装置
DE102014209690B4 (de) 2014-05-21 2020-02-20 Robert Bosch Gmbh Kommutierungszelle
US10014280B2 (en) 2016-03-29 2018-07-03 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
EP3273474A1 (de) * 2016-07-22 2018-01-24 SEMIKRON Elektronik GmbH & Co. KG Leistungselektronische schalteinrichtung, anordnung hiermit und verfahren zur herstellung der schalteinrichtung
DE102016115221A1 (de) 2016-08-17 2018-02-22 Karlsruher Institut für Technologie Verfahren zum Verbinden von mindestens zwei Substraten zur Bildung eines Moduls
DE102016119485A1 (de) * 2016-10-12 2018-04-12 Infineon Technologies Ag Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt
CN107393882B (zh) * 2017-06-22 2019-06-25 中国工程物理研究院电子工程研究所 基于三层dbc基板的碳化硅器件封装结构及制造方法
US10002821B1 (en) 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
US11830856B2 (en) 2019-03-06 2023-11-28 Semiconductor Components Industries, Llc Semiconductor package and related methods

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170302191A1 (en) * 2008-10-31 2017-10-19 Hitachi Automotive Systems, Ltd. Power Module, Power Converter Device, and Electrically Powered Vehicle
US8358000B2 (en) * 2009-03-13 2013-01-22 General Electric Company Double side cooled power module with power overlay
US8654554B2 (en) * 2011-07-14 2014-02-18 Honda Motor Co., Ltd. Semiconductor device
US20180122720A1 (en) * 2016-10-31 2018-05-03 Infineon Technologies Ag Package with vertically spaced partially encapsulated contact structures
US20180145007A1 (en) * 2016-11-21 2018-05-24 Rohm Co., Ltd. Power module and fabrication method of the same, graphite plate, and power supply equipment

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