DE102018126972A1 - Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 192
- 238000000034 method Methods 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000000758 substrate Substances 0.000 claims abstract description 117
- 125000006850 spacer group Chemical group 0.000 claims abstract description 44
- 238000001816 cooling Methods 0.000 claims abstract description 18
- 229910052751 metal Inorganic materials 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims abstract description 13
- 238000005538 encapsulation Methods 0.000 claims description 32
- 238000005259 measurement Methods 0.000 claims description 10
- 239000003990 capacitor Substances 0.000 claims description 6
- 238000000465 moulding Methods 0.000 claims description 6
- 150000001875 compounds Chemical class 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 2
- 238000010292 electrical insulation Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000000748 compression moulding Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000003801 milling Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 235000020004 porter Nutrition 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
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- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
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- H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
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- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49506—Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
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- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49527—Additional leads the additional leads being a multilayer
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- H01L23/49517—Additional leads
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Abstract
Ein Halbleitergehäuse mit doppelseitiger Kühlstruktur umfasst ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist und einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist und ein erster Bereich des oberen elektrisch leitfähigen Elements zum Anlegen einer negativen Versorgungsspannung ausgebildet ist, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt.
Description
- TECHNISCHES GEBIET
- Die vorliegende Offenbarung betrifft ein Halbleitergehäuse mit doppelseitiger Kühlstruktur, wobei sich elektrisch leitfähige Bereiche in dem Halbleitergehäuse teilweise überlappen. Die vorliegende Offenbarung betrifft ferner ein Herstellungsverfahren für ein Halbleitergehäuse mit doppelseitiger Kühlstruktur.
- HINTERGRUND
- Die stetig steigenden Anforderungen an die Leistungsfähigkeit von elektrischen Schaltungen für hohe Ströme, z.B. in elektrischen Antrieben für Kraftfahrzeuge, erfordern eine Weiterentwicklung und Verbesserung von Halbleitergehäusen, die in solchen Schaltungen zum Einsatz kommen. Solche Schaltungen können z.B. Wechselrichter aufweisen, die eine Batteriespannung in eine Wechselspannung für den Antrieb eines Elektromotors umwandeln. Ein solcher Wechselrichter kann durch eine geeignete Schaltung in einem Halbleitergehäuse realisiert werden, wobei es für mit Hinblick auf die Leistungsfähigkeit des Wechselrichters entscheidend ist, eine ausreichende Kühlung, eine möglichst geringe Impedanz, möglichst geringe Streuinduktivitäten etc. in dem Halbleitergehäuse zu erzielen. Durch verbesserte Halbleitergehäuse bzw. durch verbesserte Verfahren zum Herstellen solcher Halbleitergehäuse lässt sich die Leistungsfähigkeit solcher Wechselrichter weiter steigern.
- Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst.
- Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- KURZDARSTELLUNG
- Einzelne Beispiele betreffen ein Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist und einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist und ein erster Bereich des oberen elektrisch leitfähigen Elements zum Anlegen einer negativen Versorgungsspannung ausgebildet ist, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt.
- Einzelne Beispiele betreffen ein Verfahren zum Herstellen eines Halbleitergehäuses mit doppelseitiger Kühlstruktur, das Verfahren umfassend ein Bereitstellen eines unteren Trägersubstrats, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist und ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist, ein Anbringen eines ersten elektrisch leitfähigen Abstandshalters an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, ein Anbringen mindestens eines Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, ein Anbringen eines zweiten elektrisch leitfähigen Abstandshalters an dem Leistungshalbleiterchip und ein Anbringen eines oberen elektrisch leitfähigen Elements auf den Abstandshaltern gegenüber dem unteren Trägersubstrat derart, dass ein erster Bereich des oberen elektrisch leitfähigen Elements den ersten Trägerbereich zumindest teilweise überlappt, wobei der erste Bereich zum Anlegen einer negativen Versorgungsspannung ausgebildet ist.
- Einzelne Beispiele betreffen ein Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine innere elektrisch leitfähige Schicht, eine äußere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der inneren und äußeren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der inneren elektrisch leitfähigen Schicht angeordnet ist, einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, einen ersten Leistungsanschluss, der an dem unteren Trägersubstrat angeordnet ist, und einen dritten Leistungsanschluss, der an dem oberen elektrisch Leitfähigen Element angeordnet ist, wobei sich der erste Leistungsanschluss und der dritte Leistungsanschluss zumindest teilweise überlappen.
- Figurenliste
- Die beigefügten Zeichnungen stellen Beispiele dar und dienen zusammen mit der Beschreibung dazu, die Grundzüge der Offenbarung zu erläutern. Die Elemente der Zeichnungen sind zu einander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen können einander entsprechende, ähnliche oder identische Teile bezeichnen.
-
1 besteht aus den1A und1B und zeigt in1A eine Seitenansicht eines Halbleitergehäuses mit doppelseitiger Kühlstruktur.1B zeigt eine Seitenansicht eines weiteren Halbleitergehäuses mit doppelseitiger Kühlstruktur. -
2 zeigt eine perspektivische Ansicht eines Halbleitergehäuses mit doppelseitiger Kühlstruktur, welches ferner einen Einkapselungskörper umfasst. -
3 besteht aus den3A bis3D und zeigt in3A eine perspektivische Ansicht eines unteres Trägersubstrat eines weiteren Halbleitergehäuses. In3B ist die obere Kühlstruktur in perspektivischer Ansicht gezeigt, in3C das zusammengesetzte Halbleitergehäuse in perspektivischer Ansicht und in3D eine Seitenansicht des Halbleitergehäuses. -
4 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleitergehäuses. -
5 besteht aus den5A bis5C und zeigt ein weiteres Beispiel eines Halbleitergehäuses. -
6 besteht aus den6A und6B und zeigt ein Beispiel eines Halbleitergehäuses mit sich zumindest teilweise überlappenden Leistungsanschlüssen. -
7 besteht aus den7A und7B und zeigt ein weiteres Beispiel eines Halbleitergehäuses mit sich zumindest teilweise überlappenden Leistungsanschlüssen. -
8 besteht aus den8A und8B und zeigt ein unteres Trägersubstrat und ein oberes elektrisch leitfähiges Element, wie sie in den Halbleitergehäusen der6 und7 eingesetzt werden können. -
9 besteht aus den9A bis9C und zeigt in9A eine Seitenansicht eines Details der7 , in9B eine perspektivische Ansicht eines oberen elektrisch leitfähigen Elements und in9C eine Draufsicht auf einen Leistungsanschluss. - AUSFÜHRLICHE BESCHREIBUNG
- In der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt“, „elektrisch gekoppelt“ und/oder „elektrisch verbunden“ nicht bedeuten, dass die Elemente direkt gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein, z.B. Lotschichten.
-
1A zeigt ein Halbleitergehäuse100 mit doppelseitiger Kühlstruktur gemäß der Offenbarung. Hierbei bedeutet „doppelseitige Kühlstruktur“, dass das Halbleitergehäuse100 ein oberes elektrisch leitfähiges Element110 und ein unteres Trägersubstrat120 aufweist, welche jeweils als eine Kühlstruktur des Halbleitergehäuses100 wirken können. Das Halbleitergehäuse100 weist ferner einen ersten elektrisch leitfähigen Abstandshalter130 , mindestens einen Leistungshalbleiterchip140 und einen zweiten elektrisch leitfähigen Abstandshalter150 auf. Der zweite elektrisch leitfähige Abstandshalter150 ist zwischen dem oberen elektrisch leitfähigen Element110 und dem Leistungshalbleiterchip140 angeordnet. - Das untere Trägersubstrat
120 weist eine obere elektrisch leitfähige Schicht121 , eine untere elektrisch leitfähige Schicht123 und eine zwischen der oberen 121 und unteren 123 leitfähigen Schicht angeordnete elektrische Isolierschicht122 auf. Das untere Trägersubstrat120 kann z.B. ein Substrat vom Typ DCB (direct copper bond), DAB (direct aluminium bond), or AMB (active metal brazing) sein. - Gemäß einem Beispiel kann das Halbleitergehäuse
100 ferner einen Einkapselungskörper (nicht gezeigt) aufweisen, welcher die Abstandshalter130 ,150 , den mindestens einen Leistungshalbleiterchip140 , das obere elektrisch leitfähige Element110 und das untere Trägersubstrat120 einkapselt. Insbesondere kann ein Zwischenraum zwischen dem oberen elektrisch leitfähigen Element110 und dem unteren Trägersubstrat120 ganz oder teilweise durch den Einkapselungskörper gefüllt sein. Allerdings sind eine Metalloberfläche111 des oberen elektrisch leitfähigen Elements110 und eine Oberfläche124 der unteren elektrisch leitfähigen Schicht123 in jedem Fall ganz oder zumindest teilweise nach außen freiliegend ausgestaltet (d.h., die Oberflächen111 ,124 stellen äußere Oberflächen des Halbleitergehäuses100 dar). - Gemäß einem Beispiel kann der Einkapselungskörper eine Vergussmasse oder Pressmasse aufweisen oder daraus bestehen. Der Einkapselungskörper kann z.B. mittels Formpressen hergestellt werden. Zur Herstellung des Einkapselungskörpers kann z.B. das noch unverkapselte Halbleitergehäuse
100 in ein Formwerkzeug (engl. „molding tool“) gelegt werden, eine dielektrische Masse kann eingespritzt werden und die dielektrische Masse kann zum Einkapselungskörper ausgehärtet werden. - Die elektrisch leitfähigen Abstandshalter
130 ,150 können aus einem Metall oder einer Metalllegierung bestehen und können z.B. Al oder Cu aufweisen, oder daraus bestehen. Der erste elektrisch leitfähige Abstandshalter130 ist mit dem oberen elektrisch leitfähigen Element110 und dem unteren Trägersubstrat120 physisch und elektrisch verbunden, z.B. durch Lotverbindungen oder durch elektrisch leitfähigen Kleber. - Gemäß einem Beispiel umfasst der mindestens eine Leistungshalbleiterchip
140 SiC oder besteht daraus. Gemäß einem Beispiel ist der mindestens eine Leistungshalbleiterchip140 ein Chip vom Typ IGBT (insulatedgate bipolar transistor). Gemäß einem Beispiel ist in dem Halbleitergehäuse100 eine Halbbrückenschaltung realisiert. Die Halbbrückenschaltung kann einen Leistungsanschluss für eine positive Versorgungsspannung (VDD ), einen Leistungsanschluss für eine negative Versorgungsspannung (VSS ) und einen als Phase ausgebildeten Leistungsanschluss aufweisen. - Der zweite elektrisch leitfähige Abstandshalter
150 kann elektrisch mit einer Elektrode (nicht gezeigt) des Leistungshalbleiterchips140 und mit dem oberen elektrisch leitfähigen Element110 verbunden sein, z.B. durch Lotverbindungen oder durch elektrisch leitfähigen Kleber. Die Elektrode kann eine Leistungselektrode oder eine Steuerelektrode des Leistungshalbleiterchips140 sein. Der zweite elektrisch leitfähige Abstandshalter150 kann den Leistungshalbleiterchip140 ganz oder teilweise überdecken. - Gemäß einem Beispiel kann das Halbleitergehäuse Außenanschlüsse in Form von Anschlussfingern aufweisen. Zumindest ein Teil dieser Außenanschlüsse kann dazu ausgelegt sein, Elektroden des mindestens einen Leistungshalbleiterchips
140 elektrisch mit der Außenwelt zu verbinden. Die Außenanschlüsse können mit dem oberen elektrisch leitfähigen Element110 und/oder mit der oberen elektrisch leitfähigen Schicht121 elektrisch verbunden sein. Die Anschlussfinger können Teile eines Leiterrahmens sein. Einzelne der Außenanschlüsse können Leistungsanschlüsse sein, die z.B. mit jeweiligen Leistungselektroden des mindestens einen Leistungshalbleiterchips140 elektrisch verbunden sein können. Einer oder mehrere der Außenanschlüsse können Steueranschlüsse sein, die mit einer Steuerelektrode (z.B. einer Gate-Elektrode) des mindestens einen Leistungshalbleiterchips140 elektrisch verbunden sind. Einzelne der Außenanschlüsse können Messanschlüsse sein, die z.B. dazu ausgelegt sind,VDD , Vss, die Spannung der Phase, einen Stromfluss oder eine Temperatur in dem Halbleitergehäuse100 zu messen. - In dem Halbleitergehäuse
100 ist ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht121 zum Anlegen der positiven Versorgungsspannung ausgebildet, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht121 als Phase ausgebildet und ein erster Bereich des oberen elektrisch leitfähigen Elements110 zum Anlegen der negativen Versorgungsspannung ausgebildet, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt. Das Halbleitergehäuse100 kann derartig ausgestaltet sein, dass der Grad der Überlappung von dem ersten Bereich und dem ersten Trägerbereich möglichst hoch ist. Der erste Bereich kann z.B. mindestens 20%, mindestens 30%, mindestens 40% oder mehr des ersten Trägerbereichs überlappen. - Ein Überlapp des ersten Bereichs (an dem z.B. Vss anliegt) über den ersten Trägerbereich (an dem z.B.
VDD ) anliegt, kann dazu beitragen, die Induktivität des Halbleitergehäuses100 zu verringern. Die Induktivität kann deshalb verringert sein, weilVSS undVDD durch den Überlapp nahe beieinander liegen. Diese Verringerung der Induktivität kann z.B. gewünscht sein, falls es sich bei dem mindestens einen Leistungshalbleiterchip140 um einen SiC-basierten Leistungshalbleiterchip handelt, da SiC-basierte Leistungshalbleiterchips eine geringere Toleranz gegenüber störenden Induktivitäten aufweisen als IGBTs. -
1B zeigt ein Halbleitergehäuse100_1 , welches abgesehen von den im Folgenden beschriebenen Unterschieden mit dem Halbleitergehäuse100 der1A übereinstimmen kann. Bei dem Halbleitergehäuse100 1 weist das obere elektrisch leitfähige Element110 ein oberes Trägersubstrat160 mit einer oberen elektrisch leitfähigen Schicht161 , einer unteren elektrisch leitfähigen Schicht163 und einer zwischen der oberen 161 und unteren 163 elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht162 auf. Dabei entspricht die obere elektrisch leitfähige Schicht161 der nach außen freiliegenden Metalloberfläche111 . - Das Halbleitergehäuse
100_1 kann ferner Außenanschlüsse170 aufweisen, die, wie in1B gezeigt, zwischen dem oberen Trägersubstrat160 und dem unteren Trägersubstrat120 angeordnet sind. Gemäß einem Beispiel kann jeder einzelne der Außenanschlüsse170 mit der unteren elektrisch leitfähigen Schicht163 des oberen Trägersubstrats160 oder mit der oberen elektrisch leitfähigen Schicht121 des unteren Trägersubstrats120 elektrisch verbunden sein. - Die untere elektrisch leitfähige Schicht
163 des oberen Trägersubstrats160 und die obere elektrisch leitfähige Schicht121 des unteren Trägersubstrats120 sind strukturiert und können z.B. Chipinseln, Leitungsbahnen und/oder Anbringungsstellen für die elektrisch leitfähigen Abstandshalter130 ,150 aufweisen. -
2 zeigt eine perspektivische Ansicht eines Halbleitergehäuses200 , welches mit den Halbleitergehäusen100 und100 1 identisch sein kann. Das Halbleitergehäuse200 weist einen Einkapselungskörper210 auf, welcher die Abstandshalter130 ,150 , das obere elektrisch leitfähige Element110 , das untere Trägersubstrat120 und den mindestens einen Leistungshalbleiterchip140 einkapselt. Die Oberflächen111 und die Oberfläche124 (in2 nicht zu sehen) liegen am Einkapselungskörper210 an gegenüberliegenden Seiten des Halbleitergehäuses200 frei. - Der Einkapselungskörper
210 besteht aus einem geeigneten elektrisch isolierenden Material oder weist ein solches Material auf, z.B. ein Plastik, ein Polymer oder ein Harz. Der Einkapselungskörper210 kann z.B. ein Formgusskörper (molded body) sein. - Die Oberfläche
111 und/oder die Oberfläche124 können eine elektrisch isolierende Beschichtung aufweisen und sie können jeweils für die Anbringung eines Kühlkörpers ausgebildet sein. - Das Halbleitergehäuse
200 weist Außenanschlüsse220 ,230 auf, welche an Seitenflächen des Halbleitergehäuses200 angeordnet sind, die die gegenüberliegenden Seiten mit der Metalloberfläche111 und der Oberfläche124 verbinden. Die Außenanschlüsse220 können als Leistungsanschlüsse ausgelegt sein und die Außenanschlüsse230 können als Steueranschlüsse oder Messanschlüsse ausgelegt sein. Gemäß einem Beispiel sind die Leistungsanschlüsse nur an einer Seite des Halbleitergehäuses angeordnet und die Steuer- bzw. Messanschlüsse nur an einer gegenüberliegenden Seite. Gemäß einem anderen Beispiel ist ein als Phase ausgebildeter Leistungsanschluss an der Seite mit den Steuer- oder Messanschlüssen angeordnet. Die Außenanschlüsse220 und230 können Teile eines gemeinsamen Leiterrahmens sein. -
3A zeigt eine perspektivische Ansicht eines unteren Trägersubstrats120 eines Halbleitergehäuses300 . Das Halbleitergehäuse300 kann mit den Halbleitergehäusen100 ,100_1 und200 identisch sein. In der perspektivischen Ansicht der3A sind der erste Trägerbereich310 und der zweite Trägerbereich320 der oberen elektrisch leitfähigen Schicht121 zu erkennen. Zwischen den Bereichen310 und320 ist die obere elektrisch leitfähige Schicht121 unterbrochen. - Gemäß einem Beispiel können ein Flächeninhalt des ersten Trägerbereichs
310 und ein Flächeninhalt des zweiten Trägerbereichs320 gleich groß oder annähernd gleich groß sein. Ein Unterschied der beiden Flächeninhalte kann z.B. ungefähr 10%, 20%, 30%, 40%, 50%, oder 60% betragen. - Der erste Trägerbereich
310 kann neben dem zweiten Trägerbereich320 angeordnet sein. Der erste Trägerbereich310 kann insbesondere den zweiten Trägerbereich320 an drei Seiten301 ,302 ,303 des unteren Trägersubstrats120 vollständig umgeben. An einer vierten Seite304 des unteren Trägersubstrats, welche einer offenen Seite des ersten Trägerbereichs310 entspricht, können sich der erste Trägerbereich310 und der zweite Trägerbereich320 bis oder fast bis zu einer Außenkante des unteren Trägersubstrats120 erstrecken. - Gemäß einem Beispiel kann der erste Trägerbereich
310 U-förmig ausgestaltet sein. Die geschlossenen Seiten des U können entlang der ersten, zweiten und dritten Seite301 ,302 und303 angeordnet sein und die offene Seite des U an der vierten Seite304 . Der zweite Trägerbereich320 kann von dem U entlang der Seiten301 ,302 und303 vollständig umgeben sein. - Der erste Trägerbereich
310 kann an der vierten Seite304 elektrisch mit einem ersten Leistungsanschluss361 verbunden sein, der zum Anlegen vonVDD ausgelegt ist. Der zweite Trägerbereich320 kann an der vierten Seite304 elektrisch mit einem zweiten Leistungsanschluss362 verbunden sein, der als Phasenanschluss der Halbbrückenschaltung ausgelegt ist. - Der erste Trägerbereich
310 kann an der zweiten Seite302 elektrisch mit einem ersten Messanschluss366 verbunden sein, der zum Messen von VDD ausgelegt ist. Der zweite Trägerbereich320 kann an der zweiten Seite302 elektrisch mit einem zweiten Messanschluss367 verbunden sein, der zum Messen der Phase ausgelegt ist. - Neben dem ersten Trägerbereich
310 und dem zweiten Trägerbereich320 können in der oberen elektrisch leitfähigen Schicht121 des unteren Trägersubstrats120 ein oder mehrere weitere Bereiche ausgebildet sein. Z.B. können ein weiterer (Träger-)Bereich330 und/oder ein weiterer (Träger-)Bereich340 und/oder ein weiterer (Träger-)Bereich350 ausgebildet sein. - Der Bereich
330 kann an der vierten Seite304 angeordnet sein und er kann neben dem zweiten Trägerbereich320 in der Öffnung des ersten Trägerbereichs310 angeordnet sein. Der Bereich330 kann mit dem oberen Trägersubstrat160 elektrisch verbunden sein, z.B. mittels eines elektrisch leitfähigen Abstandshalters wie dem Abstandshalter130 , der auf dem Bereich330 angeordnet ist. Der Bereich330 kann an der vierten Seite304 mit einem dritten Leistungsanschluss363 elektrisch verbunden sein, der zum Anlegen von Vss ausgelegt ist. Der Bereich330 kann an der zweiten Seite302 mit einem dritten Messanschluss368 elektrisch verbunden sein, der zum Messen von Vss ausgelegt ist. - Der Bereich
340 kann innerhalb des zweiten Trägerbereichs320 angeordnet sein und kann nach allen vier Seiten hin von dem zweiten Trägerbereich320 vollständig umgeben sein. Der Bereich340 kann mit dem oberen Trägersubstrat160 elektrisch verbunden sein, z.B. mittels eines elektrisch leitfähigen Abstandshalters wie dem Abstandshalter130 . Der Bereich340 kann mit einem ersten Steueranschluss364 der Halbbrückenschaltung elektrisch verbunden sein, der an der zweiten Seite302 angeordnet ist. - Der Bereich
350 kann außerhalb des ersten Trägerbereichs310 angeordnet sein und er kann z.B. entlang der Seiten301 ,302 und303 angeordnet sein und an diesen Seiten den ersten Trägerbereich310 zumindest teilweise umgeben. Gemäß einem Beispiel weist der Bereich350 keine elektrische Verbindung zum oberen Trägersubstrat160 auf. Der Bereich350 kann eine Signalleitung umfassen und er kann mit einem zweiten Steueranschluss365 der Halbbrückenschaltung elektrisch verbunden sein, der an der zweiten Seite302 angeordnet ist. - Das Halbleitergehäuse
300 weist mindestens einen Leistungshalbleiterchip auf. Z.B. weist das Halbleitergehäuse300 erste Leistungshalbleiterchips311 auf, die auf dem ersten Trägerbereich310 angeordnet und elektrisch mit diesem verbunden sind und zweite Leistungshalbleiterchips321 , die auf dem zweiten Trägerbereich320 angeordnet und elektrisch mit diesem verbunden sind. Gemäß einem Beispiel weist das Halbleitergehäuse300 vier erste Leistungshalbleiterchips311 und vier zweite Leistungshalbleiterchips321 auf. Die ersten Leistungshalbleiterchips311 können als High-Side Leistungshalbleiterchips der Halbbrückenschaltung ausgestaltet sein und die zweiten Leistungshalbleiterchips321 können als Low-Side Leistungshalbleiterchips der Halbbrückenschaltung des Halbleitergehäuses300 ausgestaltet sein. - Die ersten und zweiten Leistungshalbleiterchips
311 und321 weisen auf ihrer Unterseite jeweils eine Leistungselektrode, z.B. eine Drain-Elektrode, auf, die elektrisch an den ersten Trägerbereich310 bzw. an den zweiten Trägerbereich320 gekoppelt ist. Die ersten und zweiten Leistungshalbleiterchips311 und321 weisen auf ihrer Oberseite jeweils eine Leistungselektrode, z.B. eine Source-Elektrode, auf, die elektrisch mittels eines auf der Oberseite des jeweiligen Leistungshalbleiterchips311 ,321 angeordneten elektrisch leitfähigen Abstandshalters150 an das obere Trägersubstrat160 gekoppelt ist. Die Leistungshalbleiterchips311 ,321 weisen auf ihrer Oberseite ferner jeweils eine Steuerelektrode, z.B. eine Gate-Elektrode auf. Die Steuerelektroden der ersten Leistungshalbleiterchips311 sind elektrisch mit dem Bereich350 verbunden, z.B. mittels Bonddrähten. Die Steuerelektroden der zweiten Leistungshalbleiterchips321 sind elektrisch mit dem Bereich340 verbunden, z.B. mittels Bonddrähten. - Gemäß einem Beispiel kann das Halbleitergehäuse
300 ferner passive Elemente aufweisen, die auf dem unteren Trägersubstrat120 angeordnet sind, z.B. einen oder mehrere Pufferkondensatoren312 und/oder einen Widerstand369_1 . Der oder die Pufferkondensatoren können auf dem ersten Trägerbereich310 angeordnet und elektrisch damit verbunden sein. Der oder die Pufferkondensatoren312 können zum Puffern eines Spannungsverlaufs in der Halbbrückenschaltung ausgelegt sein. Der Widerstand369 1 kann ein Widerstand mit negativem thermischen Koeffizienten (negative thermal coefficient, NTC) sein und er kann mit vierten Messanschlüssen369 elektrisch verbunden sein. Der Widerstand369 1 und die vierten Messanschlüsse369 können zum Messen einer Temperatur in dem Halbleitergehäuse300 ausgelegt sein. -
3B zeigt eine perspektivische Ansicht eines oberen Trägersubstrats160 des Halbleitergehäuses300 , wobei in3B ein perspektivischer Blick auf die Unterseite des oberen Trägersubstrats160 (vgl. den Pfeil in3D für die Blickrichtung) gezeigt ist. - Die untere elektrisch leitfähige Schicht
163 des oberen Trägersubstrats160 ist strukturiert und weist einen ersten Bereich370 auf. Der erste Bereich370 überlappt den ersten Trägerbereich310 zumindest teilweise, wenn das obere Trägersubstrat160 in dem Halbleitergehäuse300 über dem unteren Trägersubstrat120 angeordnet ist. Der erste Bereich370 kann mindestens 20%, mindestens 30%, mindestens 40% oder mehr des ersten Trägerbereichs310 überlappen. - Der erste Bereich
370 kann zum Anlegen von Vss ausgebildet sein. Der erste Bereich370 kann dazu ausgebildet sein, mit dem Bereich330 auf dem unteren Trägersubstrat120 elektrisch verbunden zu sein, z.B. mittels eines elektrisch leitfähigen Abstandshalters. Der erste Bereich370 kann mit den zweiten Leistungshalbleiterchips321 elektrisch verbunden sein, z.B. mittels der auf den zweiten Leistungshalbleiterchips321 angeordneten elektrisch leitfähigen Abstandshalter. - Die untere elektrisch leitfähige Schicht
163 des oberen Trägersubstrats160 kann einen zweiten Bereich380 aufweisen, der elektrisch mit dem ersten Trägerbereich310 verbunden ist, z.B. mittels eines oder mehrerer elektrisch leitfähiger Abstandshalter. Der zweite Bereich380 kann zwei Schenkel des ersten Trägerbereichs310 (diejenigen Teile des ersten Trägerbereichs, die entlang der Seiten301 und303 angeordnet sind) elektrisch miteinander verbinden. Der zweite Bereich380 kann mit dem ersten Messanschluss366 elektrisch verbunden sein. Der zweite Bereich380 kann sich entlang der ersten Seite301 und zumindest teilweise entlang der vierten Seite304 erstrecken. - Die untere elektrisch leitfähige Schicht
163 des oberen Trägersubstrats160 kann einen dritten Bereich390 aufweisen, der mit dem zweiten Trägerbereich320 des unteren Trägersubstrats120 elektrisch verbunden ist. Der dritte Bereich390 kann mehrere voneinander räumlich getrennte Teilbereiche aufweisen, z.B. vier Teilbereiche wie im Beispiel von3B . Die Teilbereiche können jeweils durch einen elektrisch leitfähigen Abstandshalter mit dem zweiten Trägerbereich320 (und somit auch miteinander) elektrisch verbunden sein. Jeder der Teilbereiche kann einen ersten Leistungshalbleiterchip311 überdecken und mittels des auf dem jeweiligen ersten Leistungshalbleiterchip angeordneten Abstandshalters mit diesem elektrisch verbunden sein. - Die untere elektrisch leitfähige Schicht
163 kann einen vierten Bereich395 aufweisen, der mit einer Steuerelektrode des mindestens einen Leistungshalbleiterchips des Halbleitergehäuses300 elektrisch verbunden ist. Gemäß einem Beispiel ist der vierte Bereich395 mit dem Bereich340 des unteren Trägersubstrats120 elektrisch verbunden. Gemäß einem Beispiel ist der vierte Bereich395 mit den Steuerelektroden der zweiten Leistungshalbleiterchips321 elektrisch verbunden. -
3C zeigt das Halbleitergehäuse300 nach der Anordnung des oberen Trägersubstrats160 über dem unteren Trägersubstrat120 von3A . Der Übersichtlichkeit halber ist in3C nur die untere leitfähige Schicht163 des oberen Trägersubstrats160 gezeigt, die obere elektrisch leitfähige Schicht161 und die Isolierschicht162 wurden weggelassen. Es ist ersichtlich, dass der erste Bereich370 den ersten Trägerbereich310 zumindest teilweise oder sogar größtenteils überlappt. Die Grundflächen des oberen und des unteren Trägersubstrats120 ,160 können identisch oder nahezu identisch sein und die Trägersubstrate120 ,160 können deckungsgleich oder nahezu deckungsgleich übereinander angeordnet sein. - Gemäß einem Beispiel weist das Halbleitergehäuse
300 einen Einkapselungskörper auf (vgl.2 ), der in3C aus Gründen der Übersichtlichkeit nicht gezeigt ist. -
3D zeigt eine Seitenansicht des Halbleitergehäuses300 entlang der Pfeilrichtung in3C . -
4 zeigt ein Flussdiagramm eines Verfahrens400 zum Herstellen eines Halbleitergehäuses mit doppelseitiger Kühlstruktur. Gemäß dem Verfahren400 können beispielsweise die Halbleitergehäuse100 ,100_1 ,200 und300 hergestellt werden. - Das Verfahren
400 umfasst bei401 ein Bereitstellen eines unteren Trägersubstrats, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist und ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist. Das Verfahren400 umfasst bei402 ein Anbringen eines ersten elektrisch leitfähigen Abstandshalters an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats. Das Verfahren400 umfasst bei403 ein Anbringen mindestens eines Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats. Das Verfahren400 umfasst bei404 ein Anbringen eines zweiten elektrisch leitfähigen Abstandshalters an dem Leistungshalbleiterchip. Das Verfahren400 umfasst bei405 ein Anbringen eines oberen elektrisch leitfähigen Elements auf den Abstandshaltern gegenüber dem unteren Trägersubstrat derart, dass ein erster Bereich des oberen elektrisch leitfähigen Elements den ersten Trägerbereich zumindest teilweise überlappt, wobei der erste Bereich zum Anlegen einer negativen Versorgungsspannung ausgebildet ist. - Gemäß einem Beispiel ist das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer oberen elektrisch leitfähigen Schicht, einer unteren elektrisch leitfähigen Schicht und einer zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist. Das Verfahren
400 kann ferner ein elektrisches Verbinden eines zweiten Bereichs des oberen elektrisch leitfähigen Elements mit zwei Schenkeln des ersten Trägerbereichs umfassen. Das Verfahren400 kann ferner ein elektrisches Verbinden eines dritten Bereichs des oberen elektrisch leitfähigen Elements mit dem zweiten Trägerbereich umfassen. Das Verfahren400 kann ferner ein Einkapseln der Abstandshalter, des mindestens einen Leistungshalbleiterchips, des oberen elektrisch leitfähigen Elements und des unteren Trägersubstrats in einen Einkapselungskörper umfassen. Das Verfahren400 kann ferner ein Anbringen eines zweiten Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats und ein elektrisches Verbinden der Leistungshalbleiterchips zu einer Halbbrückenschaltung umfassen. Das Verfahren400 kann ferner ein Ätzen der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Erzeugen des ersten Trägerbereichs und des zweiten Trägerbereichs umfassen. - Im Folgenden ist mit Bezug auf
5 ein weiteres Beispiel eines Halbleitergehäuses500 gezeigt. Das Halbleitergehäuse500 kann den Halbleitergehäusen100 ,100_1 ,200 und300 ähnlich sein und im Vergleich zu diesen nur die unten gezeigten Unterschiede aufweisen. Das Halbleitergehäuse500 kann gemäß einem Herstellungsverfahren wie dem Verfahren400 hergestellt werden. -
5A zeigt ein unteres Trägersubstrat501 des Halbleitergehäuses500 . Das untere Trägersubstrat501 weist einen ersten Trägerbereich510 mit ersten Leistungshalbleiterchips und einen neben dem ersten Trägerbereich510 angeordneten zweiten Trägerbereich520 mit zweiten Leistungshalbleiterchips auf. Der erste Trägerbereich510 kann z.B. zum Anlegen von VDD ausgelegt sein und der zweite Trägerbereich520 kann z.B. als Phase ausgelegt sein. - Gemäß einem Beispiel können ein erster Leistungsanschluss
531 , ein zweiter Leistungsanschluss532 und ein dritter Leistungsanschluss533 an einer ersten Seite des unteren Trägersubstrats501 angeordnet sein. Der erste und der zweite Leistungsanschluss531 ,532 können elektrisch mit dem ersten Trägerbereich510 verbunden sein und z.B. alsVDD -Anschlüsse ausgelegt sein. Der dritte Leistungsanschluss533 kann zwischen dem ersten und dem zweiten Leistungsanschluss531 ,532 angeordnet sein und kann dazu ausgelegt sein, elektrisch mit dem ersten Bereich540 des oberen Trägersubstrats502 (vgl.5B) verbunden zu sein. Der zweite Leistungsanschluss kann z.B. alsVSS -Anschluss ausgelegt sein. - Gemäß einem Beispiel kann ein vierter Leistungsanschluss
534 des Halbleitergehäuses500 mit dem zweiten Trägerbereich520 elektrisch verbunden sein und als Phasenanschluss ausgebildet sein. Der vierte Leistungsanschluss534 kann auf einer der ersten Seite gegenüberliegenden zweiten Seite des unteren Trägersubstrats501 angeordnet sein. -
5B zeigt das Halbleitergehäuse500 nach der Anbringung des oberen Trägersubstrats502 über dem unteren Trägersubstrat501 . Das obere Trägersubstrat weist den ersten Bereich540 und zweite Bereiche550 auf. Der erste Bereich540 kann zum Anlegen von Vss ausgebildet sein und die zweiten Bereiche550 können als Phase ausgebildet sein. Der erste Bereich540 ist elektrisch mit dem dritten Leistungsanschluss533 verbunden. Die zweiten Bereiche550 sind jeweils über einen ersten elektrisch leitfähigen Abstandshalter561 mit einer oberen Leistungselektrode (z.B. der Source-Elektrode) der ersten Leistungshalbleiterchips und über einen zweiten elektrisch leitfähigen Abstandshalter562 mit dem zweiten Trägerbereich520 verbunden. - Wie in
5B zu erkennen ist, überlappt der erste Bereich540 des oberen Trägersubstrats502 den ersten Trägerbereich510 des unteren Trägersubstrats501 zumindest teilweise. - Gemäß einem Beispiel weist das Halbleitergehäuse
500 ferner einen Einkapselungskörper auf, der das obere und das untere Trägersubstrat501 ,502 zumindest teilweise einkapselt. Aus Gründen der Übersichtlichkeit ist ein solcher Einkapselungskörper in5B nicht gezeigt. Ferner kann das Halbleitergehäuse500 weitere strukturierte Bereiche auf dem unteren und/oder dem oberen Trägersubstrat501 ,502 , z.B. Steuerleitungen, und außerdem weitere Anschlüsse wie Mess- oder Steueranschlüsse aufweisen. Diese sind aus Gründen der Übersichtlichkeit ebenfalls nicht gezeigt. - Gemäß einem Beispiel verläuft die Grenze zwischen dem ersten Trägerbereich
510 und dem zweiten Trägerbereich520 nicht geradlinig, sondern weist eine Verzahnung auf. In5C ist eine Draufsicht auf die Grenze zwischen dem ersten Trägerbereich510 und dem zweiten Trägerbereich520 gemäß einem Beispiel gezeigt, das eine solche Verzahnung aufweist. Eine solcher Verlauf der Trägerbereiche510 ,520 kann dazu beitragen, dass der erste Trägerbereich510 optimal von dem ersten Bereich540 des oberen Trägersubstrats502 überlappt wird. - Im Folgenden ist mit Bezug auf die
6A und6B ein weiteres Beispiel eines Halbleitergehäuses600 gezeigt. Das Halbleitergehäuse600 kann den Halbleitergehäusen100 ,100_1 ,200 ,300 und500 ähnlich sein und im Vergleich zu diesen nur die unten gezeigten Unterschiede aufweisen. Das Halbleitergehäuse500 kann gemäß einem Herstellungsverfahren wie dem Verfahren400 hergestellt werden. - Bezüglich der Halbleitergehäuse
200 ,300 und500 ist gezeigt, dass die Leistungsanschlüsse, die zum Anlegen von VDD bzw. Vss ausgelegt sind, seitlich nebeneinander angeordnet sind. Es ist jedoch auch möglich, dass diese Leistungsanschlüsse übereinander angeordnet sind wie bei dem Halbleitergehäuse600 . -
6A zeigt eine perspektivische Ansicht des Halbleitergehäuses600 in einem Stadium der Fertigung, bevor ein Einkapselungskörper630 hergestellt ist. Das fertige Halbleitergehäuse600 ist in6B gezeigt. Das Halbleitergehäuse600 weist einen ersten Leistungsanschluss601 , einen zweiten Leistungsanschluss602 und einen dritten Leistungsanschluss603 auf. Gemäß einem Beispiel kann der erste Leistungsanschluss601 zum Anlegen von VDD ausgebildet sein, der zweite Leistungsanschluss602 kann als Phasenanschluss ausgebildet sein und der dritte Leistungsanschluss603 kann zum Anlegen von Vss ausgelegt sein. - Gemäß einem Beispiel können der erste und der zweite Leistungsanschluss
701 ,702 Teile desselben Leiterrahmens sein. Der dritte Leistungsanschluss703 kann z.B. Teil eines weiteren Leiterrahmens sein. Der dritte Leistungsanschluss703 kann durch eine „pick and place“-Bestückung über dem ersten Leistungsanschluss701 angeordnet werden. - Gemäß einem Beispiel können der erste und der dritte Leistungsanschluss
601 ,603 auf einer ersten Seite des Halbleitergehäuses600 und der zweite Leistungsanschluss602 an einer gegenüberliegenden zweiten Seite angeordnet sein. - Der erste Leistungsanschluss
601 und der dritte Leistungsanschluss603 sind derart angeordnet, dass sie sich zumindest teilweise überlappen, z.B. innerhalb eines Überlappungsbereichs604 . Insbesondere kann der Überlappungsbereich604 direkt an den Rand eines oberen leitfähigen Elements610 bzw. eines unteren Trägersubstrats620 des Halbleitergehäuses600 angrenzen. - Die Verwendung überlappender bzw. zumindest teilweise überlappender erster und dritter Leistungsanschlüsse
701 ,703 kann dazu beitragen, die Induktivität in dem Halbleitergehäuse700 zu verringern. In dem Fall, dass das Halbleitergehäuse700 auch überlappendeVDD - undVSS -Bereiche des oberen elektrisch leitfähigen Elements710 und des unteren Trägersubstrats720 aufweist, wie z.B. bezüglich des Halbleitergehäuses300 der3 beschrieben, so kann die Induktivität stärker verringert werden, als das bei dem Halbleitergehäuse300 möglich ist. - Der erste und der dritte Leistungsanschluss
601 ,603 können jeweils eine Öse605 aufweisen, die in einem Bereich des ersten bzw. dritten Leistungsanschlusses601 ,603 angeordnet ist, der an den Überlappungsbereich604 angrenzt. Die Ösen605 können entlang der z-Achse in6A über den ersten bzw. dritten Leistungsanschluss601 ,603 hinausstehen. Insbesondere kann ein oberer bzw. unterer Rand der Ösen605 mit einer oberen Oberfläche611 des oberen elektrisch leitfähigen Elements610 bzw. einer unteren Oberfläche (in6 nicht sichtbar) des unteren Trägersubstrats620 koplanar sein. Ferner kann der Einkapselungskörper630 mit der oberen Oberfläche611 und der unteren Oberfläche des unteren Trägersubstrats620 koplanar sein. Auf jeden Fall sind die Ösen605 so konfiguriert, dass sie am Einkapselungskörper630 freiliegen. Dies kann z.B. dadurch erreicht werden, dass die Ober- und Unterseiten der Ösen605 während eines Pressformens des Einkapselungskörpers630 an den Wänden des Formwerkzeugs anliegen und so das Innere der Ösen605 abdichten. Die übrigen Teile des ersten und dritten Leistungsanschlusses601 ,603 - insbesondere der Überlappungsbereich604 - können von dem Einkapselungskörper630 bedeckt sein, wie z.B. in6B gezeigt. Auf diese Weise erlauben die Ösen605 eine elektrische Kontaktierung des ersten und dritten Leistungsanschlusses601 ,603 von außen. - Im Folgenden ist mit Bezug auf die
7A und7B ein weiteres Beispiel eines Halbleitergehäuses700 gezeigt. Das Halbleitergehäuse600 kann dem Halbleitergehäuse600 ähnlich sein und im Vergleich zu diesem nur die unten gezeigten Unterschiede aufweisen. - In
7A ist das Halbleitergehäuse700 in perspektivischer Ansicht in einem Stadium der Fertigung gezeigt, in dem noch kein Einkapselungskörper gefertigt ist.7B zeigt das fertige Halbleitergehäuse700 . - Das Halbleitergehäuse
700 kann sich von dem Halbleitergehäuse600 ausschließlich dadurch unterscheiden, dass ein erster und dritter Leistungsanschluss701 ,703 keine Ösen605 aufweisen. Stattdessen liegen eine obere Oberfläche704 des dritten Leistungsanschlusses703 und eine untere Oberfläche (nicht gezeigt in7 ) des ersten Leistungsanschlusses701 an dem Einkapselungskörper730 frei. - Gemäß einem Beispiel ist die obere Oberfläche
704 des dritten Leistungsanschlusses703 koplanar mit einer oberen Oberfläche711 eines oberen elektrisch leitfähigen Elements710 und/oder einer oberen Oberfläche des Einkapselungskörpers730 und die untere Oberfläche des ersten Leistungsanschlusses701 koplanar mit einer unteren Oberfläche eines unteren Trägersubstrats720 und/oder einer unteren Oberfläche des Einkapselungskörpers730 . Dies kann z.B. dadurch erzielt werden, dass die Leistungsanschlüsse701 ,703 entlang der z-Achse der7 eine Abstufung aufweisen. - Gemäß einem anderen Beispiel können die obere Oberfläche
704 des dritten Leistungsanschlusses703 und die untere Oberfläche des ersten Leistungsanschlusses701 in einer anderen Ebene angeordnet sein, als die obere Oberfläche711 des oberen elektrisch leitfähigen Elements710 bzw. die untere Oberfläche des unteren Trägersubstrats720 . - Es ist auch möglich, dass die obere Oberfläche
704 des dritten Leistungsanschlusses703 und die untere Oberfläche des ersten Leistungsanschlusses701 bei der Herstellung des Einkapselungskörpers730 (z.B. durch Formpressen) zunächst mit eingekapselt werden und sie anschließend vom Einkapselungskörper730 freigelegt werden, z.B. durch ein Abfräsen. Gemäß einem anderen Beispiel kann während des Formpressens eine Folie benutzt werden, um die obere Oberfläche704 des dritten Leistungsanschlusses703 und die untere Oberfläche des ersten Leistungsanschlusses701 abzudecken. -
8A zeigt eine perspektivische Ansicht eines unteren Trägersubstrats820 . Das untere Trägersubstrat kann mit den unteren Trägersubstraten120 ,620 und720 identisch sein. Das untere Trägersubstrat weist einen ersten Trägerbereich821 und einen zweiten Trägerbereich822 auf. - Der erste Trägerbereich
821 kann zum Anlegen von VDD ausgelegt sein und der zweite Trägerbereich822 kann als Phase ausgelegt sein, analog wie weiter oben bezüglich dem unteren Trägersubstrat120 der3A beschrieben. Der erste Trägerbereich821 ist elektrisch mit einem ersten Leistungsanschluss801 verbunden. Der zweite Trägerbereich822 ist elektrisch mit einem zweiten Leistungsanschluss802 verbunden. - In
8B ist ein oberes elektrisch leitfähiges Element810 über dem unteren Trägersubstrat820 angeordnet. Das obere elektrisch leitfähige Element810 kann mit dem oberen elektrisch leitfähigen Element110 und mit dem oberen Trägersubstrat160 im Wesentlichen identisch sein. - Das obere elektrisch leitfähige Element
810 weist einen ersten Bereich811 und zweite Bereiche812 auf. Der erste Bereich811 kann zum Anlegen von Vss ausgebildet sein und mit einem dritten Leistungsanschluss803 elektrisch verbunden sein. Der zweite Bereich812 kann als Phase ausgebildet sein. - Bezüglich der elektrischen Kontakte zwischen den Trägerbereichen
821 ,822 und den Bereichen811 ,812 sei auf die Ausführungen zum Halbleitergehäuse300 weiter oben verwiesen. - Der erste Leistungsanschluss
801 und der dritte Leistungsanschluss803 sind einander überlappend angeordnet, wie bezüglich der Halbleitergehäuse600 und700 beschrieben. - Die überlappenden ersten und dritten Leistungsanschlüsse der Halbleitergehäuse
600 ,700 und800 können jeweils auf einer inneren Metalloberfläche (z.B. der leitfähigen Schicht121 bzw.163 , vgl.1 ) des oberen elektrisch leitfähigen Elements610 ,710 ,810 bzw. des unteren Trägersubstrats620 ,720 ,820 angeordnet sein. Alternativ können die ersten und dritten Leistungsanschlüsse601 ,603 ,701 ,703 ,801 ,803 jedoch auch auf einer elektrischen Isolierschicht (z.B. der Isolierschicht122 bzw.162 , vgl.1 ) des oberen elektrisch leitfähigen Elements610 ,710 ,810 bzw. des unteren Trägersubstrats620 ,720 ,820 angeordnet sein und seitlich an die jeweilige innere Metalloberfläche angrenzen, wie in9A und9B gezeigt. -
9A zeigt eine vergrößerte Seitenansicht der ersten und dritten Leistungsanschlüsse701 ,703 und von Teilen des unteren Trägersubstrats720 und des oberen elektrisch leitfähigen Elements710 des Halbleitergehäuses700 entlang der x-Achse der7A . - Wie in
9A dargestellt, kann das obere elektrisch leitfähige Element710 eine innere elektrisch leitfähige Schicht716 , eine elektrische Isolierschicht714 und eine äußere elektrisch leitfähige Schicht712 aufweisen. Das untere Trägersubstrat720 kann eine innere elektrisch leitfähige Schicht726 , eine elektrische Isolierschicht724 und eine äußere elektrisch leitfähige Schicht722 aufweisen. Der erste und der dritte Leistungsanschluss701 ,703 können jeweils direkt auf der elektrischen Isolierschicht714 des oberen elektrisch leitfähigen Elements710 bzw. direkt auf der elektrischen Isolierschicht724 des unteren Trägersubstrats angeordnet sein. Der erste Leistungsanschluss701 kann direkt mit einer Seitenwand der inneren leitfähigen Schicht726 verbunden sein und der dritte Leistungsanschluss703 kann direkt mit einer Seitenwand der inneren leitfähigen Schicht716 verbunden sein. - Durch die Anbringung der Leistungsanschlüsse
701 ,703 direkt auf dem oberen elektrisch leitfähigen Element710 bzw. dem unteren Trägersubstrat720 wie in9A dargestellt, kann auf den Einsatz von elektrischen Zwischenverbindungen wie etwa Bonddrähten oder Bondbändern verzichtet werden, um die Leistungsanschlüsse701 ,703 mit der jeweiligen inneren leitfähigen Schicht716 ,726 zu verbinden. Vielmehr können die Leistungsanschlüsse701 ,703 mit der jeweiligen inneren leitfähigen Schicht726 ,716 durch eine Lotverbindung, eine Sinterverbindung, eine Schweißverbindung, eine Steckverbindung oder irgendeine andere direkte Verbindung elektrisch verbunden sein. - Durch die Anordnung der überlappenden Leistungsanschlüsse
701 ,703 auf den Isolierschichten714 ,724 anstatt auf den inneren leitfähigen Schichten716 ,726 kann der minimal erforderliche Abstand a zwischen dem oberen elektrisch leitfähigen Element710 und dem unteren Trägersubstrat720 verringert werden. Ein Verzicht auf Bonddrähte oder Bondbänder zwischen den Leistungsanschlüssen701 ,703 und den leitfähigen Schichten716 ,726 kann ebenfalls dazu beitragen, dass der Abstand a verringert werden kann. Auf diese Weise ist es möglich, ein flacheres Halbleitergehäuse herzustellen. - In
9A ist gezeigt, dass ein Spalt901 zwischen dem ersten und dem dritten Leistungsanschluss701 ,703 ein Luftspalt ist. Es ist jedoch auch möglich, dass der Spalt901 mit einem Dielektrikum gefüllt ist, z.B. um die elektrische Isolation zwischen den Leistungsanschlüssen701 ,703 zu erhöhen. Bei dem Dielektrikum kann es sich z.B. um eine Folie oder um eine Pressmasse wie etwa den Einkapselungskörper730 handeln. -
9B zeigt eine perspektivische Ansicht eines Beispiels des oberen elektrisch leitfähigen Elements710 , wobei Bauteile wie etwa Anschlüsse der Übersichtlichkeit halber weggelassen wurden. Die innere leitfähige Schicht716 weist einen Ausschnitt902 auf, der dazu ausgelegt ist, den dritten Leistungsanschluss703 aufzunehmen. Der Ausschnitt902 kann irgendeine geeignete Form aufweisen (wobei der dritte Leistungsanschluss703 dieselbe Form aufweist), z.B. eine Verzahnung wie in9B gezeigt. -
9C zeigt eine Draufsicht auf ein Beispiel des dritten Leistungsanschlusses703 welcher so geformt ist, dass er in den Ausschnitt902 passt. Die Verzahnung kann dazu beitragen, den elektrischen und mechanischen Kontakt zwischen dem dritten Leistungsanschluss703 und der inneren leitfähigen Schicht726 zu verbessern. - Der erste Leistungsanschluss
701 kann analog zum ersten Leistungsanschluss701 ausgebildet und am unteren Trägersubstrat720 an einem analogen Ausschnitt wie dem Ausschnitt902 befestigt sein. Gemäß einem Beispiel ist es auch möglich, dass auch der zweite Leistungsanschluss702 in einem Ausschnitt wie dem Ausschnitt902 am unteren Trägersubstrat720 befestigt ist. - Obwohl hierin spezifische Ausführungsformen dargestellt und beschrieben wurden, ist es für den Durchschnittsfachmann offensichtlich, dass eine Vielzahl alternativer und/oder äquivalenter Umsetzungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen kann, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Offenbarung nur durch die Ansprüche und deren Äquivalente beschränkt ist.
Claims (26)
- Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend: ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, und einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist und ein erster Bereich des oberen elektrisch leitfähigen Elements zum Anlegen einer negativen Versorgungsspannung ausgebildet ist, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt.
- Halbleitergehäuse nach
Anspruch 1 , wobei das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer oberen elektrisch leitfähigen Schicht, einer unteren elektrisch leitfähigen Schicht und einer zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist, wobei die obere elektrisch leitfähige Schicht der nach außen freiliegenden Metalloberfläche entspricht. - Halbleitergehäuse nach
Anspruch 1 oder2 , wobei der erste Trägerbereich U-förmig ausgestaltet ist. - Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei der erste Bereich mindestens 30% des ersten Trägerbereichs überlappt.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei ein dritter Bereich des oberen elektrisch leitfähigen Elements mit dem zweiten Trägerbereich elektrisch verbunden ist.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei ein vierter Bereich des oberen elektrisch leitfähigen Elements mit einer Steuerelektrode des mindestens einen Leistungshalbleiterchips elektrisch verbunden ist.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei der erste Trägerbereich an drei Seiten zumindest teilweise von einer Signalleitung auf der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats umgeben ist, wobei die Signalleitung zum Anlegen einer Steuerspannung ausgebildet ist.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, ferner umfassend: einen Einkapselungskörper, der zwischen dem unteren Trägersubstrat und dem oberen elektrisch leitfähigen Element angeordnet ist, wobei der Einkapselungskörper die Abstandshalter, den mindestens einen Leistungshalbleiterchip, das obere elektrisch leitfähige Element und das untere Trägersubstrat einkapselt, und wobei der Einkapselungskörper eine Pressmasse umfasst.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, ferner umfassen: einen ersten, zweiten und dritten Leistungsanschluss, einen Steueranschluss und zumindest einen Messanschluss, wobei die Leistungsanschlüsse an einer ersten Seite des Halbleitergehäuses angeordnet sind und der Steueranschluss und die Messanschlüsse an einer der ersten Seite gegenüberliegenden zweiten Seite des Halbleitergehäuses angeordnet sind.
- Halbleitergehäuse nach
Anspruch 9 , wobei die Leistungsanschlüsse, der Steueranschluss und der mindestens eine Messanschluss Teil eines Leiterrahmens sind. - Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Leistungshalbleiterchip SiC umfasst.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, ferner umfassend: mindestens einen Pufferkondensator, wobei der mindestens eine Pufferkondensator auf dem ersten Trägerbereich angeordnet ist.
- Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei in dem Halbleitergehäuse eine Halbbrückenschaltung realisiert ist.
- Verfahren zum Herstellen eines Halbleitergehäuses mit doppelseitiger Kühlstruktur, das Verfahren umfassend: Bereitstellen eines unteren Trägersubstrats, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist und ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist, Anbringen eines ersten elektrisch leitfähigen Abstandshalters an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, Anbringen mindestens eines Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, Anbringen eines zweiten elektrisch leitfähigen Abstandshalters an dem Leistungshalbleiterchip, und Anbringen eines oberen elektrisch leitfähigen Elements auf den Abstandshaltern gegenüber dem unteren Trägersubstrat derart, dass ein erster Bereich des oberen elektrisch leitfähigen Elements den ersten Trägerbereich zumindest teilweise überlappt, wobei der erste Bereich zum Anlegen einer negativen Versorgungsspannung ausgebildet ist.
- Verfahren nach
Anspruch 14 , wobei das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer oberen elektrisch leitfähigen Schicht, einer unteren elektrisch leitfähigen Schicht und einer zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist. - Verfahren nach
Anspruch 14 oder15 , ferner umfassend: elektrisches Verbinden eines zweiten Bereichs des oberen elektrisch leitfähigen Elements mit zwei Schenkeln des ersten Trägerbereichs. - Verfahren nach einem der
Ansprüche 14 bis16 , ferner umfassend: elektrisches Verbinden eines dritten Bereichs des oberen elektrisch leitfähigen Elements mit dem zweiten Trägerbereich. - Verfahren nach einem der
Ansprüche 14 bis17 , ferner umfassend: Einkapseln der Abstandshalter, des mindestens einen Leistungshalbleiterchips, des oberen elektrisch leitfähigen Elements und des unteren Trägersubstrats in einen Einkapselungskörper, wobei der Einkapselungskörper eine Pressmasse umfasst. - Verfahren nach einem der
Ansprüche 14 bis18 , ferner umfassend: Anbringen eines zweiten Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, und elektrisches Verbinden der Leistungshalbleiterchips zu einer Halbbrückenschaltung. - Verfahren nach einem der
Ansprüche 14 bis19 , ferner umfassend: Ätzen der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Erzeugen des ersten Trägerbereichs und des zweiten Trägerbereichs. - Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend: ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine innere elektrisch leitfähige Schicht, eine äußere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der inneren und äußeren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der inneren elektrisch leitfähigen Schicht angeordnet ist, einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, einen ersten Leistungsanschluss, der an dem unteren Trägersubstrat angeordnet ist, und einen dritten Leistungsanschluss, der an dem oberen elektrisch Leitfähigen Element angeordnet ist, wobei sich der erste Leistungsanschluss und der dritte Leistungsanschluss zumindest teilweise überlappen.
- Halbleitergehäuse nach
Anspruch 21 , wobei der erste Leistungsanschluss seitlich neben der inneren elektrisch leitfähigen Schicht auf der elektrischen Isolierschicht des unteren Trägersubstrats angeordnet ist. - Halbleitergehäuse nach
Anspruch 22 , wobei das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer äußeren elektrisch leitfähigen Schicht, einer inneren elektrisch leitfähigen Schicht und einer zwischen der äußeren und inneren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist, und wobei der dritte Leistungsanschluss seitlich neben der inneren elektrisch leitfähigen Schicht auf der elektrischen Isolierschicht des oberen Trägersubstrats angeordnet ist. - Halbleitergehäuse nach einem der
Ansprüche 21 bis23 , ferner umfassend: ein Dielektrikum, das zwischen dem ersten Leistungsanschluss und dem dritten Leistungsanschluss angeordnet ist. - Halbleitergehäuse nach
Anspruch 24 , wobei das Dielektrikum eine Folie ist. - Halbleitergehäuse nach einem der
Ansprüche 21 bis25 , wobei der erste Leistungsanschluss Teil eines Leiterrahmens ist und der dritte Leistungsanschluss nicht Teil dieses Leiterrahmens ist.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/520,058 US11018072B2 (en) | 2018-07-25 | 2019-07-23 | Semiconductor package having overlapping electrically conductive regions and method for producing the same |
KR1020190089437A KR20200011890A (ko) | 2018-07-25 | 2019-07-24 | 중첩 전기 전도성 영역을 갖는 반도체 패키지 및 그 제조 방법 |
CN201910674924.2A CN110783302A (zh) | 2018-07-25 | 2019-07-25 | 具有重叠的导电区域的半导体封装及其制造方法 |
US17/147,717 US11515228B2 (en) | 2018-07-25 | 2021-01-13 | Double sided semiconductor package |
US17/844,455 US20220319948A1 (en) | 2018-07-25 | 2022-06-20 | Double-sided coolable semiconductor package |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102018212439 | 2018-07-25 | ||
DE102018212439.6 | 2018-07-25 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102018126972A1 true DE102018126972A1 (de) | 2020-01-30 |
Family
ID=69149011
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018126972.2A Pending DE102018126972A1 (de) | 2018-07-25 | 2018-10-29 | Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung |
Country Status (4)
Country | Link |
---|---|
US (3) | US11018072B2 (de) |
KR (1) | KR20200011890A (de) |
CN (1) | CN110783302A (de) |
DE (1) | DE102018126972A1 (de) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102016112289B4 (de) * | 2016-07-05 | 2020-07-30 | Danfoss Silicon Power Gmbh | Leiterrahmen und Verfahren zur Herstellung desselben |
DE102018126972A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung |
EP3944312A1 (de) * | 2020-07-23 | 2022-01-26 | Siemens Aktiengesellschaft | Leistungselektronische baugruppe |
US20230369181A1 (en) | 2022-05-13 | 2023-11-16 | Infineon Technologies Ag | Semiconductor Device Arrangement with Compressible Adhesive |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007116013A (ja) | 2005-10-24 | 2007-05-10 | Renesas Technology Corp | 半導体装置及びそれを用いた電源装置 |
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JP6127847B2 (ja) | 2013-09-10 | 2017-05-17 | 株式会社デンソー | 電力変換装置 |
DE102014209690B4 (de) | 2014-05-21 | 2020-02-20 | Robert Bosch Gmbh | Kommutierungszelle |
US10014280B2 (en) | 2016-03-29 | 2018-07-03 | Hong Kong Applied Science And Technology Research Institute Co. Ltd. | Three dimensional fully molded power electronics module having a plurality of spacers for high power applications |
DE102016115221A1 (de) | 2016-08-17 | 2018-02-22 | Karlsruher Institut für Technologie | Verfahren zum Verbinden von mindestens zwei Substraten zur Bildung eines Moduls |
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US10002821B1 (en) | 2017-09-29 | 2018-06-19 | Infineon Technologies Ag | Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates |
DE102018212436A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung |
DE102018126972A1 (de) * | 2018-07-25 | 2020-01-30 | Infineon Technologies Ag | Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung |
US11830856B2 (en) | 2019-03-06 | 2023-11-28 | Semiconductor Components Industries, Llc | Semiconductor package and related methods |
-
2018
- 2018-10-29 DE DE102018126972.2A patent/DE102018126972A1/de active Pending
-
2019
- 2019-07-23 US US16/520,058 patent/US11018072B2/en active Active
- 2019-07-24 KR KR1020190089437A patent/KR20200011890A/ko active IP Right Grant
- 2019-07-25 CN CN201910674924.2A patent/CN110783302A/zh active Pending
-
2021
- 2021-01-13 US US17/147,717 patent/US11515228B2/en active Active
-
2022
- 2022-06-20 US US17/844,455 patent/US20220319948A1/en active Pending
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Also Published As
Publication number | Publication date |
---|---|
US11018072B2 (en) | 2021-05-25 |
CN110783302A (zh) | 2020-02-11 |
US20220319948A1 (en) | 2022-10-06 |
US20210134697A1 (en) | 2021-05-06 |
US20200035580A1 (en) | 2020-01-30 |
US11515228B2 (en) | 2022-11-29 |
KR20200011890A (ko) | 2020-02-04 |
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---|---|---|---|
R012 | Request for examination validly filed | ||
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R016 | Response to examination communication |