DE102018126972A1 - Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung - Google Patents

Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung Download PDF

Info

Publication number
DE102018126972A1
DE102018126972A1 DE102018126972.2A DE102018126972A DE102018126972A1 DE 102018126972 A1 DE102018126972 A1 DE 102018126972A1 DE 102018126972 A DE102018126972 A DE 102018126972A DE 102018126972 A1 DE102018126972 A1 DE 102018126972A1
Authority
DE
Germany
Prior art keywords
electrically conductive
conductive layer
semiconductor package
carrier substrate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102018126972.2A
Other languages
English (en)
Inventor
Jürgen Hoegerl
Ordwin Haase
Tobias Kist
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to US16/520,058 priority Critical patent/US11018072B2/en
Priority to KR1020190089437A priority patent/KR20200011890A/ko
Priority to CN201910674924.2A priority patent/CN110783302A/zh
Publication of DE102018126972A1 publication Critical patent/DE102018126972A1/de
Priority to US17/147,717 priority patent/US11515228B2/en
Priority to US17/844,455 priority patent/US20220319948A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/057Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49565Side rails of the lead frame, e.g. with perforations, sprocket holes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4821Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52Mounting semiconductor bodies in containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736Metallic materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492Bases or plates or solder therefor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • H01L23/49506Lead-frames or other flat leads characterised by the die pad an insulative substrate being used as a diepad, e.g. ceramic, plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49524Additional leads the additional leads being a tape carrier or flat leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49527Additional leads the additional leads being a multilayer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49517Additional leads
    • H01L23/49531Additional leads the additional leads being a wiring board
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49568Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/291Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199Material of the matrix
    • H01L2224/2929Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/29198Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298Fillers
    • H01L2224/29299Base material
    • H01L2224/293Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334Auxiliary members in encapsulations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector

Abstract

Ein Halbleitergehäuse mit doppelseitiger Kühlstruktur umfasst ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist und einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist und ein erster Bereich des oberen elektrisch leitfähigen Elements zum Anlegen einer negativen Versorgungsspannung ausgebildet ist, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Offenbarung betrifft ein Halbleitergehäuse mit doppelseitiger Kühlstruktur, wobei sich elektrisch leitfähige Bereiche in dem Halbleitergehäuse teilweise überlappen. Die vorliegende Offenbarung betrifft ferner ein Herstellungsverfahren für ein Halbleitergehäuse mit doppelseitiger Kühlstruktur.
  • HINTERGRUND
  • Die stetig steigenden Anforderungen an die Leistungsfähigkeit von elektrischen Schaltungen für hohe Ströme, z.B. in elektrischen Antrieben für Kraftfahrzeuge, erfordern eine Weiterentwicklung und Verbesserung von Halbleitergehäusen, die in solchen Schaltungen zum Einsatz kommen. Solche Schaltungen können z.B. Wechselrichter aufweisen, die eine Batteriespannung in eine Wechselspannung für den Antrieb eines Elektromotors umwandeln. Ein solcher Wechselrichter kann durch eine geeignete Schaltung in einem Halbleitergehäuse realisiert werden, wobei es für mit Hinblick auf die Leistungsfähigkeit des Wechselrichters entscheidend ist, eine ausreichende Kühlung, eine möglichst geringe Impedanz, möglichst geringe Streuinduktivitäten etc. in dem Halbleitergehäuse zu erzielen. Durch verbesserte Halbleitergehäuse bzw. durch verbesserte Verfahren zum Herstellen solcher Halbleitergehäuse lässt sich die Leistungsfähigkeit solcher Wechselrichter weiter steigern.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst.
  • Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • KURZDARSTELLUNG
  • Einzelne Beispiele betreffen ein Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist und einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist und ein erster Bereich des oberen elektrisch leitfähigen Elements zum Anlegen einer negativen Versorgungsspannung ausgebildet ist, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt.
  • Einzelne Beispiele betreffen ein Verfahren zum Herstellen eines Halbleitergehäuses mit doppelseitiger Kühlstruktur, das Verfahren umfassend ein Bereitstellen eines unteren Trägersubstrats, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist und ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist, ein Anbringen eines ersten elektrisch leitfähigen Abstandshalters an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, ein Anbringen mindestens eines Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, ein Anbringen eines zweiten elektrisch leitfähigen Abstandshalters an dem Leistungshalbleiterchip und ein Anbringen eines oberen elektrisch leitfähigen Elements auf den Abstandshaltern gegenüber dem unteren Trägersubstrat derart, dass ein erster Bereich des oberen elektrisch leitfähigen Elements den ersten Trägerbereich zumindest teilweise überlappt, wobei der erste Bereich zum Anlegen einer negativen Versorgungsspannung ausgebildet ist.
  • Einzelne Beispiele betreffen ein Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine innere elektrisch leitfähige Schicht, eine äußere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der inneren und äußeren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der inneren elektrisch leitfähigen Schicht angeordnet ist, einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, einen ersten Leistungsanschluss, der an dem unteren Trägersubstrat angeordnet ist, und einen dritten Leistungsanschluss, der an dem oberen elektrisch Leitfähigen Element angeordnet ist, wobei sich der erste Leistungsanschluss und der dritte Leistungsanschluss zumindest teilweise überlappen.
  • Figurenliste
  • Die beigefügten Zeichnungen stellen Beispiele dar und dienen zusammen mit der Beschreibung dazu, die Grundzüge der Offenbarung zu erläutern. Die Elemente der Zeichnungen sind zu einander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen können einander entsprechende, ähnliche oder identische Teile bezeichnen.
    • 1 besteht aus den 1A und 1B und zeigt in 1A eine Seitenansicht eines Halbleitergehäuses mit doppelseitiger Kühlstruktur. 1B zeigt eine Seitenansicht eines weiteren Halbleitergehäuses mit doppelseitiger Kühlstruktur.
    • 2 zeigt eine perspektivische Ansicht eines Halbleitergehäuses mit doppelseitiger Kühlstruktur, welches ferner einen Einkapselungskörper umfasst.
    • 3 besteht aus den 3A bis 3D und zeigt in 3A eine perspektivische Ansicht eines unteres Trägersubstrat eines weiteren Halbleitergehäuses. In 3B ist die obere Kühlstruktur in perspektivischer Ansicht gezeigt, in 3C das zusammengesetzte Halbleitergehäuse in perspektivischer Ansicht und in 3D eine Seitenansicht des Halbleitergehäuses.
    • 4 zeigt ein Flussdiagramm eines Verfahrens zum Herstellen eines Halbleitergehäuses.
    • 5 besteht aus den 5A bis 5C und zeigt ein weiteres Beispiel eines Halbleitergehäuses.
    • 6 besteht aus den 6A und 6B und zeigt ein Beispiel eines Halbleitergehäuses mit sich zumindest teilweise überlappenden Leistungsanschlüssen.
    • 7 besteht aus den 7A und 7B und zeigt ein weiteres Beispiel eines Halbleitergehäuses mit sich zumindest teilweise überlappenden Leistungsanschlüssen.
    • 8 besteht aus den 8A und 8B und zeigt ein unteres Trägersubstrat und ein oberes elektrisch leitfähiges Element, wie sie in den Halbleitergehäusen der 6 und 7 eingesetzt werden können.
    • 9 besteht aus den 9A bis 9C und zeigt in 9A eine Seitenansicht eines Details der 7, in 9B eine perspektivische Ansicht eines oberen elektrisch leitfähigen Elements und in 9C eine Draufsicht auf einen Leistungsanschluss.
  • AUSFÜHRLICHE BESCHREIBUNG
  • In der vorliegenden Beschreibung sollen die Ausdrücke „gekoppelt“, „elektrisch gekoppelt“ und/oder „elektrisch verbunden“ nicht bedeuten, dass die Elemente direkt gekoppelt sein müssen; es können dazwischentretende Elemente zwischen den „gekoppelten“ oder „elektrisch gekoppelten“ Elementen vorgesehen sein, z.B. Lotschichten.
  • 1A zeigt ein Halbleitergehäuse 100 mit doppelseitiger Kühlstruktur gemäß der Offenbarung. Hierbei bedeutet „doppelseitige Kühlstruktur“, dass das Halbleitergehäuse 100 ein oberes elektrisch leitfähiges Element 110 und ein unteres Trägersubstrat 120 aufweist, welche jeweils als eine Kühlstruktur des Halbleitergehäuses 100 wirken können. Das Halbleitergehäuse 100 weist ferner einen ersten elektrisch leitfähigen Abstandshalter 130, mindestens einen Leistungshalbleiterchip 140 und einen zweiten elektrisch leitfähigen Abstandshalter 150 auf. Der zweite elektrisch leitfähige Abstandshalter 150 ist zwischen dem oberen elektrisch leitfähigen Element 110 und dem Leistungshalbleiterchip 140 angeordnet.
  • Das untere Trägersubstrat 120 weist eine obere elektrisch leitfähige Schicht 121, eine untere elektrisch leitfähige Schicht 123 und eine zwischen der oberen 121 und unteren 123 leitfähigen Schicht angeordnete elektrische Isolierschicht 122 auf. Das untere Trägersubstrat 120 kann z.B. ein Substrat vom Typ DCB (direct copper bond), DAB (direct aluminium bond), or AMB (active metal brazing) sein.
  • Gemäß einem Beispiel kann das Halbleitergehäuse 100 ferner einen Einkapselungskörper (nicht gezeigt) aufweisen, welcher die Abstandshalter 130, 150, den mindestens einen Leistungshalbleiterchip 140, das obere elektrisch leitfähige Element 110 und das untere Trägersubstrat 120 einkapselt. Insbesondere kann ein Zwischenraum zwischen dem oberen elektrisch leitfähigen Element 110 und dem unteren Trägersubstrat 120 ganz oder teilweise durch den Einkapselungskörper gefüllt sein. Allerdings sind eine Metalloberfläche 111 des oberen elektrisch leitfähigen Elements 110 und eine Oberfläche 124 der unteren elektrisch leitfähigen Schicht 123 in jedem Fall ganz oder zumindest teilweise nach außen freiliegend ausgestaltet (d.h., die Oberflächen 111, 124 stellen äußere Oberflächen des Halbleitergehäuses 100 dar).
  • Gemäß einem Beispiel kann der Einkapselungskörper eine Vergussmasse oder Pressmasse aufweisen oder daraus bestehen. Der Einkapselungskörper kann z.B. mittels Formpressen hergestellt werden. Zur Herstellung des Einkapselungskörpers kann z.B. das noch unverkapselte Halbleitergehäuse 100 in ein Formwerkzeug (engl. „molding tool“) gelegt werden, eine dielektrische Masse kann eingespritzt werden und die dielektrische Masse kann zum Einkapselungskörper ausgehärtet werden.
  • Die elektrisch leitfähigen Abstandshalter 130, 150 können aus einem Metall oder einer Metalllegierung bestehen und können z.B. Al oder Cu aufweisen, oder daraus bestehen. Der erste elektrisch leitfähige Abstandshalter 130 ist mit dem oberen elektrisch leitfähigen Element 110 und dem unteren Trägersubstrat 120 physisch und elektrisch verbunden, z.B. durch Lotverbindungen oder durch elektrisch leitfähigen Kleber.
  • Gemäß einem Beispiel umfasst der mindestens eine Leistungshalbleiterchip 140 SiC oder besteht daraus. Gemäß einem Beispiel ist der mindestens eine Leistungshalbleiterchip 140 ein Chip vom Typ IGBT (insulatedgate bipolar transistor). Gemäß einem Beispiel ist in dem Halbleitergehäuse 100 eine Halbbrückenschaltung realisiert. Die Halbbrückenschaltung kann einen Leistungsanschluss für eine positive Versorgungsspannung (VDD ), einen Leistungsanschluss für eine negative Versorgungsspannung (VSS ) und einen als Phase ausgebildeten Leistungsanschluss aufweisen.
  • Der zweite elektrisch leitfähige Abstandshalter 150 kann elektrisch mit einer Elektrode (nicht gezeigt) des Leistungshalbleiterchips 140 und mit dem oberen elektrisch leitfähigen Element 110 verbunden sein, z.B. durch Lotverbindungen oder durch elektrisch leitfähigen Kleber. Die Elektrode kann eine Leistungselektrode oder eine Steuerelektrode des Leistungshalbleiterchips 140 sein. Der zweite elektrisch leitfähige Abstandshalter 150 kann den Leistungshalbleiterchip 140 ganz oder teilweise überdecken.
  • Gemäß einem Beispiel kann das Halbleitergehäuse Außenanschlüsse in Form von Anschlussfingern aufweisen. Zumindest ein Teil dieser Außenanschlüsse kann dazu ausgelegt sein, Elektroden des mindestens einen Leistungshalbleiterchips 140 elektrisch mit der Außenwelt zu verbinden. Die Außenanschlüsse können mit dem oberen elektrisch leitfähigen Element 110 und/oder mit der oberen elektrisch leitfähigen Schicht 121 elektrisch verbunden sein. Die Anschlussfinger können Teile eines Leiterrahmens sein. Einzelne der Außenanschlüsse können Leistungsanschlüsse sein, die z.B. mit jeweiligen Leistungselektroden des mindestens einen Leistungshalbleiterchips 140 elektrisch verbunden sein können. Einer oder mehrere der Außenanschlüsse können Steueranschlüsse sein, die mit einer Steuerelektrode (z.B. einer Gate-Elektrode) des mindestens einen Leistungshalbleiterchips 140 elektrisch verbunden sind. Einzelne der Außenanschlüsse können Messanschlüsse sein, die z.B. dazu ausgelegt sind, VDD , Vss, die Spannung der Phase, einen Stromfluss oder eine Temperatur in dem Halbleitergehäuse 100 zu messen.
  • In dem Halbleitergehäuse 100 ist ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht 121 zum Anlegen der positiven Versorgungsspannung ausgebildet, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht 121 als Phase ausgebildet und ein erster Bereich des oberen elektrisch leitfähigen Elements 110 zum Anlegen der negativen Versorgungsspannung ausgebildet, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt. Das Halbleitergehäuse 100 kann derartig ausgestaltet sein, dass der Grad der Überlappung von dem ersten Bereich und dem ersten Trägerbereich möglichst hoch ist. Der erste Bereich kann z.B. mindestens 20%, mindestens 30%, mindestens 40% oder mehr des ersten Trägerbereichs überlappen.
  • Ein Überlapp des ersten Bereichs (an dem z.B. Vss anliegt) über den ersten Trägerbereich (an dem z.B. VDD ) anliegt, kann dazu beitragen, die Induktivität des Halbleitergehäuses 100 zu verringern. Die Induktivität kann deshalb verringert sein, weil VSS und VDD durch den Überlapp nahe beieinander liegen. Diese Verringerung der Induktivität kann z.B. gewünscht sein, falls es sich bei dem mindestens einen Leistungshalbleiterchip 140 um einen SiC-basierten Leistungshalbleiterchip handelt, da SiC-basierte Leistungshalbleiterchips eine geringere Toleranz gegenüber störenden Induktivitäten aufweisen als IGBTs.
  • 1B zeigt ein Halbleitergehäuse 100_1, welches abgesehen von den im Folgenden beschriebenen Unterschieden mit dem Halbleitergehäuse 100 der 1A übereinstimmen kann. Bei dem Halbleitergehäuse 100 1 weist das obere elektrisch leitfähige Element 110 ein oberes Trägersubstrat 160 mit einer oberen elektrisch leitfähigen Schicht 161, einer unteren elektrisch leitfähigen Schicht 163 und einer zwischen der oberen 161 und unteren 163 elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht 162 auf. Dabei entspricht die obere elektrisch leitfähige Schicht 161 der nach außen freiliegenden Metalloberfläche 111.
  • Das Halbleitergehäuse 100_1 kann ferner Außenanschlüsse 170 aufweisen, die, wie in 1B gezeigt, zwischen dem oberen Trägersubstrat 160 und dem unteren Trägersubstrat 120 angeordnet sind. Gemäß einem Beispiel kann jeder einzelne der Außenanschlüsse 170 mit der unteren elektrisch leitfähigen Schicht 163 des oberen Trägersubstrats 160 oder mit der oberen elektrisch leitfähigen Schicht 121 des unteren Trägersubstrats 120 elektrisch verbunden sein.
  • Die untere elektrisch leitfähige Schicht 163 des oberen Trägersubstrats 160 und die obere elektrisch leitfähige Schicht 121 des unteren Trägersubstrats 120 sind strukturiert und können z.B. Chipinseln, Leitungsbahnen und/oder Anbringungsstellen für die elektrisch leitfähigen Abstandshalter 130, 150 aufweisen.
  • 2 zeigt eine perspektivische Ansicht eines Halbleitergehäuses 200, welches mit den Halbleitergehäusen 100 und 100 1 identisch sein kann. Das Halbleitergehäuse 200 weist einen Einkapselungskörper 210 auf, welcher die Abstandshalter 130, 150, das obere elektrisch leitfähige Element 110, das untere Trägersubstrat 120 und den mindestens einen Leistungshalbleiterchip 140 einkapselt. Die Oberflächen 111 und die Oberfläche 124 (in 2 nicht zu sehen) liegen am Einkapselungskörper 210 an gegenüberliegenden Seiten des Halbleitergehäuses 200 frei.
  • Der Einkapselungskörper 210 besteht aus einem geeigneten elektrisch isolierenden Material oder weist ein solches Material auf, z.B. ein Plastik, ein Polymer oder ein Harz. Der Einkapselungskörper 210 kann z.B. ein Formgusskörper (molded body) sein.
  • Die Oberfläche 111 und/oder die Oberfläche 124 können eine elektrisch isolierende Beschichtung aufweisen und sie können jeweils für die Anbringung eines Kühlkörpers ausgebildet sein.
  • Das Halbleitergehäuse 200 weist Außenanschlüsse 220, 230 auf, welche an Seitenflächen des Halbleitergehäuses 200 angeordnet sind, die die gegenüberliegenden Seiten mit der Metalloberfläche 111 und der Oberfläche 124 verbinden. Die Außenanschlüsse 220 können als Leistungsanschlüsse ausgelegt sein und die Außenanschlüsse 230 können als Steueranschlüsse oder Messanschlüsse ausgelegt sein. Gemäß einem Beispiel sind die Leistungsanschlüsse nur an einer Seite des Halbleitergehäuses angeordnet und die Steuer- bzw. Messanschlüsse nur an einer gegenüberliegenden Seite. Gemäß einem anderen Beispiel ist ein als Phase ausgebildeter Leistungsanschluss an der Seite mit den Steuer- oder Messanschlüssen angeordnet. Die Außenanschlüsse 220 und 230 können Teile eines gemeinsamen Leiterrahmens sein.
  • 3A zeigt eine perspektivische Ansicht eines unteren Trägersubstrats 120 eines Halbleitergehäuses 300. Das Halbleitergehäuse 300 kann mit den Halbleitergehäusen 100, 100_1 und 200 identisch sein. In der perspektivischen Ansicht der 3A sind der erste Trägerbereich 310 und der zweite Trägerbereich 320 der oberen elektrisch leitfähigen Schicht 121 zu erkennen. Zwischen den Bereichen 310 und 320 ist die obere elektrisch leitfähige Schicht 121 unterbrochen.
  • Gemäß einem Beispiel können ein Flächeninhalt des ersten Trägerbereichs 310 und ein Flächeninhalt des zweiten Trägerbereichs 320 gleich groß oder annähernd gleich groß sein. Ein Unterschied der beiden Flächeninhalte kann z.B. ungefähr 10%, 20%, 30%, 40%, 50%, oder 60% betragen.
  • Der erste Trägerbereich 310 kann neben dem zweiten Trägerbereich 320 angeordnet sein. Der erste Trägerbereich 310 kann insbesondere den zweiten Trägerbereich 320 an drei Seiten 301, 302, 303 des unteren Trägersubstrats 120 vollständig umgeben. An einer vierten Seite 304 des unteren Trägersubstrats, welche einer offenen Seite des ersten Trägerbereichs 310 entspricht, können sich der erste Trägerbereich 310 und der zweite Trägerbereich 320 bis oder fast bis zu einer Außenkante des unteren Trägersubstrats 120 erstrecken.
  • Gemäß einem Beispiel kann der erste Trägerbereich 310 U-förmig ausgestaltet sein. Die geschlossenen Seiten des U können entlang der ersten, zweiten und dritten Seite 301, 302 und 303 angeordnet sein und die offene Seite des U an der vierten Seite 304. Der zweite Trägerbereich 320 kann von dem U entlang der Seiten 301, 302 und 303 vollständig umgeben sein.
  • Der erste Trägerbereich 310 kann an der vierten Seite 304 elektrisch mit einem ersten Leistungsanschluss 361 verbunden sein, der zum Anlegen von VDD ausgelegt ist. Der zweite Trägerbereich 320 kann an der vierten Seite 304 elektrisch mit einem zweiten Leistungsanschluss 362 verbunden sein, der als Phasenanschluss der Halbbrückenschaltung ausgelegt ist.
  • Der erste Trägerbereich 310 kann an der zweiten Seite 302 elektrisch mit einem ersten Messanschluss 366 verbunden sein, der zum Messen von VDD ausgelegt ist. Der zweite Trägerbereich 320 kann an der zweiten Seite 302 elektrisch mit einem zweiten Messanschluss 367 verbunden sein, der zum Messen der Phase ausgelegt ist.
  • Neben dem ersten Trägerbereich 310 und dem zweiten Trägerbereich 320 können in der oberen elektrisch leitfähigen Schicht 121 des unteren Trägersubstrats 120 ein oder mehrere weitere Bereiche ausgebildet sein. Z.B. können ein weiterer (Träger-)Bereich 330 und/oder ein weiterer (Träger-)Bereich 340 und/oder ein weiterer (Träger-)Bereich 350 ausgebildet sein.
  • Der Bereich 330 kann an der vierten Seite 304 angeordnet sein und er kann neben dem zweiten Trägerbereich 320 in der Öffnung des ersten Trägerbereichs 310 angeordnet sein. Der Bereich 330 kann mit dem oberen Trägersubstrat 160 elektrisch verbunden sein, z.B. mittels eines elektrisch leitfähigen Abstandshalters wie dem Abstandshalter 130, der auf dem Bereich 330 angeordnet ist. Der Bereich 330 kann an der vierten Seite 304 mit einem dritten Leistungsanschluss 363 elektrisch verbunden sein, der zum Anlegen von Vss ausgelegt ist. Der Bereich 330 kann an der zweiten Seite 302 mit einem dritten Messanschluss 368 elektrisch verbunden sein, der zum Messen von Vss ausgelegt ist.
  • Der Bereich 340 kann innerhalb des zweiten Trägerbereichs 320 angeordnet sein und kann nach allen vier Seiten hin von dem zweiten Trägerbereich 320 vollständig umgeben sein. Der Bereich 340 kann mit dem oberen Trägersubstrat 160 elektrisch verbunden sein, z.B. mittels eines elektrisch leitfähigen Abstandshalters wie dem Abstandshalter 130. Der Bereich 340 kann mit einem ersten Steueranschluss 364 der Halbbrückenschaltung elektrisch verbunden sein, der an der zweiten Seite 302 angeordnet ist.
  • Der Bereich 350 kann außerhalb des ersten Trägerbereichs 310 angeordnet sein und er kann z.B. entlang der Seiten 301, 302 und 303 angeordnet sein und an diesen Seiten den ersten Trägerbereich 310 zumindest teilweise umgeben. Gemäß einem Beispiel weist der Bereich 350 keine elektrische Verbindung zum oberen Trägersubstrat 160 auf. Der Bereich 350 kann eine Signalleitung umfassen und er kann mit einem zweiten Steueranschluss 365 der Halbbrückenschaltung elektrisch verbunden sein, der an der zweiten Seite 302 angeordnet ist.
  • Das Halbleitergehäuse 300 weist mindestens einen Leistungshalbleiterchip auf. Z.B. weist das Halbleitergehäuse 300 erste Leistungshalbleiterchips 311 auf, die auf dem ersten Trägerbereich 310 angeordnet und elektrisch mit diesem verbunden sind und zweite Leistungshalbleiterchips 321, die auf dem zweiten Trägerbereich 320 angeordnet und elektrisch mit diesem verbunden sind. Gemäß einem Beispiel weist das Halbleitergehäuse 300 vier erste Leistungshalbleiterchips 311 und vier zweite Leistungshalbleiterchips 321 auf. Die ersten Leistungshalbleiterchips 311 können als High-Side Leistungshalbleiterchips der Halbbrückenschaltung ausgestaltet sein und die zweiten Leistungshalbleiterchips 321 können als Low-Side Leistungshalbleiterchips der Halbbrückenschaltung des Halbleitergehäuses 300 ausgestaltet sein.
  • Die ersten und zweiten Leistungshalbleiterchips 311 und 321 weisen auf ihrer Unterseite jeweils eine Leistungselektrode, z.B. eine Drain-Elektrode, auf, die elektrisch an den ersten Trägerbereich 310 bzw. an den zweiten Trägerbereich 320 gekoppelt ist. Die ersten und zweiten Leistungshalbleiterchips 311 und 321 weisen auf ihrer Oberseite jeweils eine Leistungselektrode, z.B. eine Source-Elektrode, auf, die elektrisch mittels eines auf der Oberseite des jeweiligen Leistungshalbleiterchips 311, 321 angeordneten elektrisch leitfähigen Abstandshalters 150 an das obere Trägersubstrat 160 gekoppelt ist. Die Leistungshalbleiterchips 311, 321 weisen auf ihrer Oberseite ferner jeweils eine Steuerelektrode, z.B. eine Gate-Elektrode auf. Die Steuerelektroden der ersten Leistungshalbleiterchips 311 sind elektrisch mit dem Bereich 350 verbunden, z.B. mittels Bonddrähten. Die Steuerelektroden der zweiten Leistungshalbleiterchips 321 sind elektrisch mit dem Bereich 340 verbunden, z.B. mittels Bonddrähten.
  • Gemäß einem Beispiel kann das Halbleitergehäuse 300 ferner passive Elemente aufweisen, die auf dem unteren Trägersubstrat 120 angeordnet sind, z.B. einen oder mehrere Pufferkondensatoren 312 und/oder einen Widerstand 369_1. Der oder die Pufferkondensatoren können auf dem ersten Trägerbereich 310 angeordnet und elektrisch damit verbunden sein. Der oder die Pufferkondensatoren 312 können zum Puffern eines Spannungsverlaufs in der Halbbrückenschaltung ausgelegt sein. Der Widerstand 369 1 kann ein Widerstand mit negativem thermischen Koeffizienten (negative thermal coefficient, NTC) sein und er kann mit vierten Messanschlüssen 369 elektrisch verbunden sein. Der Widerstand 369 1 und die vierten Messanschlüsse 369 können zum Messen einer Temperatur in dem Halbleitergehäuse 300 ausgelegt sein.
  • 3B zeigt eine perspektivische Ansicht eines oberen Trägersubstrats 160 des Halbleitergehäuses 300, wobei in 3B ein perspektivischer Blick auf die Unterseite des oberen Trägersubstrats 160 (vgl. den Pfeil in 3D für die Blickrichtung) gezeigt ist.
  • Die untere elektrisch leitfähige Schicht 163 des oberen Trägersubstrats 160 ist strukturiert und weist einen ersten Bereich 370 auf. Der erste Bereich 370 überlappt den ersten Trägerbereich 310 zumindest teilweise, wenn das obere Trägersubstrat 160 in dem Halbleitergehäuse 300 über dem unteren Trägersubstrat 120 angeordnet ist. Der erste Bereich 370 kann mindestens 20%, mindestens 30%, mindestens 40% oder mehr des ersten Trägerbereichs 310 überlappen.
  • Der erste Bereich 370 kann zum Anlegen von Vss ausgebildet sein. Der erste Bereich 370 kann dazu ausgebildet sein, mit dem Bereich 330 auf dem unteren Trägersubstrat 120 elektrisch verbunden zu sein, z.B. mittels eines elektrisch leitfähigen Abstandshalters. Der erste Bereich 370 kann mit den zweiten Leistungshalbleiterchips 321 elektrisch verbunden sein, z.B. mittels der auf den zweiten Leistungshalbleiterchips 321 angeordneten elektrisch leitfähigen Abstandshalter.
  • Die untere elektrisch leitfähige Schicht 163 des oberen Trägersubstrats 160 kann einen zweiten Bereich 380 aufweisen, der elektrisch mit dem ersten Trägerbereich 310 verbunden ist, z.B. mittels eines oder mehrerer elektrisch leitfähiger Abstandshalter. Der zweite Bereich 380 kann zwei Schenkel des ersten Trägerbereichs 310 (diejenigen Teile des ersten Trägerbereichs, die entlang der Seiten 301 und 303 angeordnet sind) elektrisch miteinander verbinden. Der zweite Bereich 380 kann mit dem ersten Messanschluss 366 elektrisch verbunden sein. Der zweite Bereich 380 kann sich entlang der ersten Seite 301 und zumindest teilweise entlang der vierten Seite 304 erstrecken.
  • Die untere elektrisch leitfähige Schicht 163 des oberen Trägersubstrats 160 kann einen dritten Bereich 390 aufweisen, der mit dem zweiten Trägerbereich 320 des unteren Trägersubstrats 120 elektrisch verbunden ist. Der dritte Bereich 390 kann mehrere voneinander räumlich getrennte Teilbereiche aufweisen, z.B. vier Teilbereiche wie im Beispiel von 3B. Die Teilbereiche können jeweils durch einen elektrisch leitfähigen Abstandshalter mit dem zweiten Trägerbereich 320 (und somit auch miteinander) elektrisch verbunden sein. Jeder der Teilbereiche kann einen ersten Leistungshalbleiterchip 311 überdecken und mittels des auf dem jeweiligen ersten Leistungshalbleiterchip angeordneten Abstandshalters mit diesem elektrisch verbunden sein.
  • Die untere elektrisch leitfähige Schicht 163 kann einen vierten Bereich 395 aufweisen, der mit einer Steuerelektrode des mindestens einen Leistungshalbleiterchips des Halbleitergehäuses 300 elektrisch verbunden ist. Gemäß einem Beispiel ist der vierte Bereich 395 mit dem Bereich 340 des unteren Trägersubstrats 120 elektrisch verbunden. Gemäß einem Beispiel ist der vierte Bereich 395 mit den Steuerelektroden der zweiten Leistungshalbleiterchips 321 elektrisch verbunden.
  • 3C zeigt das Halbleitergehäuse 300 nach der Anordnung des oberen Trägersubstrats 160 über dem unteren Trägersubstrat 120 von 3A. Der Übersichtlichkeit halber ist in 3C nur die untere leitfähige Schicht 163 des oberen Trägersubstrats 160 gezeigt, die obere elektrisch leitfähige Schicht 161 und die Isolierschicht 162 wurden weggelassen. Es ist ersichtlich, dass der erste Bereich 370 den ersten Trägerbereich 310 zumindest teilweise oder sogar größtenteils überlappt. Die Grundflächen des oberen und des unteren Trägersubstrats 120, 160 können identisch oder nahezu identisch sein und die Trägersubstrate 120, 160 können deckungsgleich oder nahezu deckungsgleich übereinander angeordnet sein.
  • Gemäß einem Beispiel weist das Halbleitergehäuse 300 einen Einkapselungskörper auf (vgl. 2), der in 3C aus Gründen der Übersichtlichkeit nicht gezeigt ist.
  • 3D zeigt eine Seitenansicht des Halbleitergehäuses 300 entlang der Pfeilrichtung in 3C.
  • 4 zeigt ein Flussdiagramm eines Verfahrens 400 zum Herstellen eines Halbleitergehäuses mit doppelseitiger Kühlstruktur. Gemäß dem Verfahren 400 können beispielsweise die Halbleitergehäuse 100, 100_1, 200 und 300 hergestellt werden.
  • Das Verfahren 400 umfasst bei 401 ein Bereitstellen eines unteren Trägersubstrats, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist und ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist. Das Verfahren 400 umfasst bei 402 ein Anbringen eines ersten elektrisch leitfähigen Abstandshalters an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats. Das Verfahren 400 umfasst bei 403 ein Anbringen mindestens eines Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats. Das Verfahren 400 umfasst bei 404 ein Anbringen eines zweiten elektrisch leitfähigen Abstandshalters an dem Leistungshalbleiterchip. Das Verfahren 400 umfasst bei 405 ein Anbringen eines oberen elektrisch leitfähigen Elements auf den Abstandshaltern gegenüber dem unteren Trägersubstrat derart, dass ein erster Bereich des oberen elektrisch leitfähigen Elements den ersten Trägerbereich zumindest teilweise überlappt, wobei der erste Bereich zum Anlegen einer negativen Versorgungsspannung ausgebildet ist.
  • Gemäß einem Beispiel ist das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer oberen elektrisch leitfähigen Schicht, einer unteren elektrisch leitfähigen Schicht und einer zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist. Das Verfahren 400 kann ferner ein elektrisches Verbinden eines zweiten Bereichs des oberen elektrisch leitfähigen Elements mit zwei Schenkeln des ersten Trägerbereichs umfassen. Das Verfahren 400 kann ferner ein elektrisches Verbinden eines dritten Bereichs des oberen elektrisch leitfähigen Elements mit dem zweiten Trägerbereich umfassen. Das Verfahren 400 kann ferner ein Einkapseln der Abstandshalter, des mindestens einen Leistungshalbleiterchips, des oberen elektrisch leitfähigen Elements und des unteren Trägersubstrats in einen Einkapselungskörper umfassen. Das Verfahren 400 kann ferner ein Anbringen eines zweiten Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats und ein elektrisches Verbinden der Leistungshalbleiterchips zu einer Halbbrückenschaltung umfassen. Das Verfahren 400 kann ferner ein Ätzen der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Erzeugen des ersten Trägerbereichs und des zweiten Trägerbereichs umfassen.
  • Im Folgenden ist mit Bezug auf 5 ein weiteres Beispiel eines Halbleitergehäuses 500 gezeigt. Das Halbleitergehäuse 500 kann den Halbleitergehäusen 100, 100_1, 200 und 300 ähnlich sein und im Vergleich zu diesen nur die unten gezeigten Unterschiede aufweisen. Das Halbleitergehäuse 500 kann gemäß einem Herstellungsverfahren wie dem Verfahren 400 hergestellt werden.
  • 5A zeigt ein unteres Trägersubstrat 501 des Halbleitergehäuses 500. Das untere Trägersubstrat 501 weist einen ersten Trägerbereich 510 mit ersten Leistungshalbleiterchips und einen neben dem ersten Trägerbereich 510 angeordneten zweiten Trägerbereich 520 mit zweiten Leistungshalbleiterchips auf. Der erste Trägerbereich 510 kann z.B. zum Anlegen von VDD ausgelegt sein und der zweite Trägerbereich 520 kann z.B. als Phase ausgelegt sein.
  • Gemäß einem Beispiel können ein erster Leistungsanschluss 531, ein zweiter Leistungsanschluss 532 und ein dritter Leistungsanschluss 533 an einer ersten Seite des unteren Trägersubstrats 501 angeordnet sein. Der erste und der zweite Leistungsanschluss 531, 532 können elektrisch mit dem ersten Trägerbereich 510 verbunden sein und z.B. als VDD -Anschlüsse ausgelegt sein. Der dritte Leistungsanschluss 533 kann zwischen dem ersten und dem zweiten Leistungsanschluss 531, 532 angeordnet sein und kann dazu ausgelegt sein, elektrisch mit dem ersten Bereich 540 des oberen Trägersubstrats 502 (vgl. 5B) verbunden zu sein. Der zweite Leistungsanschluss kann z.B. als VSS -Anschluss ausgelegt sein.
  • Gemäß einem Beispiel kann ein vierter Leistungsanschluss 534 des Halbleitergehäuses 500 mit dem zweiten Trägerbereich 520 elektrisch verbunden sein und als Phasenanschluss ausgebildet sein. Der vierte Leistungsanschluss 534 kann auf einer der ersten Seite gegenüberliegenden zweiten Seite des unteren Trägersubstrats 501 angeordnet sein.
  • 5B zeigt das Halbleitergehäuse 500 nach der Anbringung des oberen Trägersubstrats 502 über dem unteren Trägersubstrat 501. Das obere Trägersubstrat weist den ersten Bereich 540 und zweite Bereiche 550 auf. Der erste Bereich 540 kann zum Anlegen von Vss ausgebildet sein und die zweiten Bereiche 550 können als Phase ausgebildet sein. Der erste Bereich 540 ist elektrisch mit dem dritten Leistungsanschluss 533 verbunden. Die zweiten Bereiche 550 sind jeweils über einen ersten elektrisch leitfähigen Abstandshalter 561 mit einer oberen Leistungselektrode (z.B. der Source-Elektrode) der ersten Leistungshalbleiterchips und über einen zweiten elektrisch leitfähigen Abstandshalter 562 mit dem zweiten Trägerbereich 520 verbunden.
  • Wie in 5B zu erkennen ist, überlappt der erste Bereich 540 des oberen Trägersubstrats 502 den ersten Trägerbereich 510 des unteren Trägersubstrats 501 zumindest teilweise.
  • Gemäß einem Beispiel weist das Halbleitergehäuse 500 ferner einen Einkapselungskörper auf, der das obere und das untere Trägersubstrat 501, 502 zumindest teilweise einkapselt. Aus Gründen der Übersichtlichkeit ist ein solcher Einkapselungskörper in 5B nicht gezeigt. Ferner kann das Halbleitergehäuse 500 weitere strukturierte Bereiche auf dem unteren und/oder dem oberen Trägersubstrat 501, 502, z.B. Steuerleitungen, und außerdem weitere Anschlüsse wie Mess- oder Steueranschlüsse aufweisen. Diese sind aus Gründen der Übersichtlichkeit ebenfalls nicht gezeigt.
  • Gemäß einem Beispiel verläuft die Grenze zwischen dem ersten Trägerbereich 510 und dem zweiten Trägerbereich 520 nicht geradlinig, sondern weist eine Verzahnung auf. In 5C ist eine Draufsicht auf die Grenze zwischen dem ersten Trägerbereich 510 und dem zweiten Trägerbereich 520 gemäß einem Beispiel gezeigt, das eine solche Verzahnung aufweist. Eine solcher Verlauf der Trägerbereiche 510, 520 kann dazu beitragen, dass der erste Trägerbereich 510 optimal von dem ersten Bereich 540 des oberen Trägersubstrats 502 überlappt wird.
  • Im Folgenden ist mit Bezug auf die 6A und 6B ein weiteres Beispiel eines Halbleitergehäuses 600 gezeigt. Das Halbleitergehäuse 600 kann den Halbleitergehäusen 100, 100_1, 200, 300 und 500 ähnlich sein und im Vergleich zu diesen nur die unten gezeigten Unterschiede aufweisen. Das Halbleitergehäuse 500 kann gemäß einem Herstellungsverfahren wie dem Verfahren 400 hergestellt werden.
  • Bezüglich der Halbleitergehäuse 200, 300 und 500 ist gezeigt, dass die Leistungsanschlüsse, die zum Anlegen von VDD bzw. Vss ausgelegt sind, seitlich nebeneinander angeordnet sind. Es ist jedoch auch möglich, dass diese Leistungsanschlüsse übereinander angeordnet sind wie bei dem Halbleitergehäuse 600.
  • 6A zeigt eine perspektivische Ansicht des Halbleitergehäuses 600 in einem Stadium der Fertigung, bevor ein Einkapselungskörper 630 hergestellt ist. Das fertige Halbleitergehäuse 600 ist in 6B gezeigt. Das Halbleitergehäuse 600 weist einen ersten Leistungsanschluss 601, einen zweiten Leistungsanschluss 602 und einen dritten Leistungsanschluss 603 auf. Gemäß einem Beispiel kann der erste Leistungsanschluss 601 zum Anlegen von VDD ausgebildet sein, der zweite Leistungsanschluss 602 kann als Phasenanschluss ausgebildet sein und der dritte Leistungsanschluss 603 kann zum Anlegen von Vss ausgelegt sein.
  • Gemäß einem Beispiel können der erste und der zweite Leistungsanschluss 701, 702 Teile desselben Leiterrahmens sein. Der dritte Leistungsanschluss 703 kann z.B. Teil eines weiteren Leiterrahmens sein. Der dritte Leistungsanschluss 703 kann durch eine „pick and place“-Bestückung über dem ersten Leistungsanschluss 701 angeordnet werden.
  • Gemäß einem Beispiel können der erste und der dritte Leistungsanschluss 601, 603 auf einer ersten Seite des Halbleitergehäuses 600 und der zweite Leistungsanschluss 602 an einer gegenüberliegenden zweiten Seite angeordnet sein.
  • Der erste Leistungsanschluss 601 und der dritte Leistungsanschluss 603 sind derart angeordnet, dass sie sich zumindest teilweise überlappen, z.B. innerhalb eines Überlappungsbereichs 604. Insbesondere kann der Überlappungsbereich 604 direkt an den Rand eines oberen leitfähigen Elements 610 bzw. eines unteren Trägersubstrats 620 des Halbleitergehäuses 600 angrenzen.
  • Die Verwendung überlappender bzw. zumindest teilweise überlappender erster und dritter Leistungsanschlüsse 701, 703 kann dazu beitragen, die Induktivität in dem Halbleitergehäuse 700 zu verringern. In dem Fall, dass das Halbleitergehäuse 700 auch überlappende VDD - und VSS -Bereiche des oberen elektrisch leitfähigen Elements 710 und des unteren Trägersubstrats 720 aufweist, wie z.B. bezüglich des Halbleitergehäuses 300 der 3 beschrieben, so kann die Induktivität stärker verringert werden, als das bei dem Halbleitergehäuse 300 möglich ist.
  • Der erste und der dritte Leistungsanschluss 601, 603 können jeweils eine Öse 605 aufweisen, die in einem Bereich des ersten bzw. dritten Leistungsanschlusses 601, 603 angeordnet ist, der an den Überlappungsbereich 604 angrenzt. Die Ösen 605 können entlang der z-Achse in 6A über den ersten bzw. dritten Leistungsanschluss 601, 603 hinausstehen. Insbesondere kann ein oberer bzw. unterer Rand der Ösen 605 mit einer oberen Oberfläche 611 des oberen elektrisch leitfähigen Elements 610 bzw. einer unteren Oberfläche (in 6 nicht sichtbar) des unteren Trägersubstrats 620 koplanar sein. Ferner kann der Einkapselungskörper 630 mit der oberen Oberfläche 611 und der unteren Oberfläche des unteren Trägersubstrats 620 koplanar sein. Auf jeden Fall sind die Ösen 605 so konfiguriert, dass sie am Einkapselungskörper 630 freiliegen. Dies kann z.B. dadurch erreicht werden, dass die Ober- und Unterseiten der Ösen 605 während eines Pressformens des Einkapselungskörpers 630 an den Wänden des Formwerkzeugs anliegen und so das Innere der Ösen 605 abdichten. Die übrigen Teile des ersten und dritten Leistungsanschlusses 601, 603 - insbesondere der Überlappungsbereich 604 - können von dem Einkapselungskörper 630 bedeckt sein, wie z.B. in 6B gezeigt. Auf diese Weise erlauben die Ösen 605 eine elektrische Kontaktierung des ersten und dritten Leistungsanschlusses 601, 603 von außen.
  • Im Folgenden ist mit Bezug auf die 7A und 7B ein weiteres Beispiel eines Halbleitergehäuses 700 gezeigt. Das Halbleitergehäuse 600 kann dem Halbleitergehäuse 600 ähnlich sein und im Vergleich zu diesem nur die unten gezeigten Unterschiede aufweisen.
  • In 7A ist das Halbleitergehäuse 700 in perspektivischer Ansicht in einem Stadium der Fertigung gezeigt, in dem noch kein Einkapselungskörper gefertigt ist. 7B zeigt das fertige Halbleitergehäuse 700.
  • Das Halbleitergehäuse 700 kann sich von dem Halbleitergehäuse 600 ausschließlich dadurch unterscheiden, dass ein erster und dritter Leistungsanschluss 701, 703 keine Ösen 605 aufweisen. Stattdessen liegen eine obere Oberfläche 704 des dritten Leistungsanschlusses 703 und eine untere Oberfläche (nicht gezeigt in 7) des ersten Leistungsanschlusses 701 an dem Einkapselungskörper 730 frei.
  • Gemäß einem Beispiel ist die obere Oberfläche 704 des dritten Leistungsanschlusses 703 koplanar mit einer oberen Oberfläche 711 eines oberen elektrisch leitfähigen Elements 710 und/oder einer oberen Oberfläche des Einkapselungskörpers 730 und die untere Oberfläche des ersten Leistungsanschlusses 701 koplanar mit einer unteren Oberfläche eines unteren Trägersubstrats 720 und/oder einer unteren Oberfläche des Einkapselungskörpers 730. Dies kann z.B. dadurch erzielt werden, dass die Leistungsanschlüsse 701, 703 entlang der z-Achse der 7 eine Abstufung aufweisen.
  • Gemäß einem anderen Beispiel können die obere Oberfläche 704 des dritten Leistungsanschlusses 703 und die untere Oberfläche des ersten Leistungsanschlusses 701 in einer anderen Ebene angeordnet sein, als die obere Oberfläche 711 des oberen elektrisch leitfähigen Elements 710 bzw. die untere Oberfläche des unteren Trägersubstrats 720.
  • Es ist auch möglich, dass die obere Oberfläche 704 des dritten Leistungsanschlusses 703 und die untere Oberfläche des ersten Leistungsanschlusses 701 bei der Herstellung des Einkapselungskörpers 730 (z.B. durch Formpressen) zunächst mit eingekapselt werden und sie anschließend vom Einkapselungskörper 730 freigelegt werden, z.B. durch ein Abfräsen. Gemäß einem anderen Beispiel kann während des Formpressens eine Folie benutzt werden, um die obere Oberfläche 704 des dritten Leistungsanschlusses 703 und die untere Oberfläche des ersten Leistungsanschlusses 701 abzudecken.
  • 8A zeigt eine perspektivische Ansicht eines unteren Trägersubstrats 820. Das untere Trägersubstrat kann mit den unteren Trägersubstraten 120, 620 und 720 identisch sein. Das untere Trägersubstrat weist einen ersten Trägerbereich 821 und einen zweiten Trägerbereich 822 auf.
  • Der erste Trägerbereich 821 kann zum Anlegen von VDD ausgelegt sein und der zweite Trägerbereich 822 kann als Phase ausgelegt sein, analog wie weiter oben bezüglich dem unteren Trägersubstrat 120 der 3A beschrieben. Der erste Trägerbereich 821 ist elektrisch mit einem ersten Leistungsanschluss 801 verbunden. Der zweite Trägerbereich 822 ist elektrisch mit einem zweiten Leistungsanschluss 802 verbunden.
  • In 8B ist ein oberes elektrisch leitfähiges Element 810 über dem unteren Trägersubstrat 820 angeordnet. Das obere elektrisch leitfähige Element 810 kann mit dem oberen elektrisch leitfähigen Element 110 und mit dem oberen Trägersubstrat 160 im Wesentlichen identisch sein.
  • Das obere elektrisch leitfähige Element 810 weist einen ersten Bereich 811 und zweite Bereiche 812 auf. Der erste Bereich 811 kann zum Anlegen von Vss ausgebildet sein und mit einem dritten Leistungsanschluss 803 elektrisch verbunden sein. Der zweite Bereich 812 kann als Phase ausgebildet sein.
  • Bezüglich der elektrischen Kontakte zwischen den Trägerbereichen 821, 822 und den Bereichen 811, 812 sei auf die Ausführungen zum Halbleitergehäuse 300 weiter oben verwiesen.
  • Der erste Leistungsanschluss 801 und der dritte Leistungsanschluss 803 sind einander überlappend angeordnet, wie bezüglich der Halbleitergehäuse 600 und 700 beschrieben.
  • Die überlappenden ersten und dritten Leistungsanschlüsse der Halbleitergehäuse 600, 700 und 800 können jeweils auf einer inneren Metalloberfläche (z.B. der leitfähigen Schicht 121 bzw. 163, vgl. 1) des oberen elektrisch leitfähigen Elements 610, 710, 810 bzw. des unteren Trägersubstrats 620, 720, 820 angeordnet sein. Alternativ können die ersten und dritten Leistungsanschlüsse 601, 603, 701, 703, 801, 803 jedoch auch auf einer elektrischen Isolierschicht (z.B. der Isolierschicht 122 bzw. 162, vgl. 1) des oberen elektrisch leitfähigen Elements 610, 710, 810 bzw. des unteren Trägersubstrats 620, 720, 820 angeordnet sein und seitlich an die jeweilige innere Metalloberfläche angrenzen, wie in 9A und 9B gezeigt.
  • 9A zeigt eine vergrößerte Seitenansicht der ersten und dritten Leistungsanschlüsse 701, 703 und von Teilen des unteren Trägersubstrats 720 und des oberen elektrisch leitfähigen Elements 710 des Halbleitergehäuses 700 entlang der x-Achse der 7A.
  • Wie in 9A dargestellt, kann das obere elektrisch leitfähige Element 710 eine innere elektrisch leitfähige Schicht 716, eine elektrische Isolierschicht 714 und eine äußere elektrisch leitfähige Schicht 712 aufweisen. Das untere Trägersubstrat 720 kann eine innere elektrisch leitfähige Schicht 726, eine elektrische Isolierschicht 724 und eine äußere elektrisch leitfähige Schicht 722 aufweisen. Der erste und der dritte Leistungsanschluss 701, 703 können jeweils direkt auf der elektrischen Isolierschicht 714 des oberen elektrisch leitfähigen Elements 710 bzw. direkt auf der elektrischen Isolierschicht 724 des unteren Trägersubstrats angeordnet sein. Der erste Leistungsanschluss 701 kann direkt mit einer Seitenwand der inneren leitfähigen Schicht 726 verbunden sein und der dritte Leistungsanschluss 703 kann direkt mit einer Seitenwand der inneren leitfähigen Schicht 716 verbunden sein.
  • Durch die Anbringung der Leistungsanschlüsse 701, 703 direkt auf dem oberen elektrisch leitfähigen Element 710 bzw. dem unteren Trägersubstrat 720 wie in 9A dargestellt, kann auf den Einsatz von elektrischen Zwischenverbindungen wie etwa Bonddrähten oder Bondbändern verzichtet werden, um die Leistungsanschlüsse 701, 703 mit der jeweiligen inneren leitfähigen Schicht 716, 726 zu verbinden. Vielmehr können die Leistungsanschlüsse 701, 703 mit der jeweiligen inneren leitfähigen Schicht 726, 716 durch eine Lotverbindung, eine Sinterverbindung, eine Schweißverbindung, eine Steckverbindung oder irgendeine andere direkte Verbindung elektrisch verbunden sein.
  • Durch die Anordnung der überlappenden Leistungsanschlüsse 701, 703 auf den Isolierschichten 714, 724 anstatt auf den inneren leitfähigen Schichten 716, 726 kann der minimal erforderliche Abstand a zwischen dem oberen elektrisch leitfähigen Element 710 und dem unteren Trägersubstrat 720 verringert werden. Ein Verzicht auf Bonddrähte oder Bondbänder zwischen den Leistungsanschlüssen 701, 703 und den leitfähigen Schichten 716, 726 kann ebenfalls dazu beitragen, dass der Abstand a verringert werden kann. Auf diese Weise ist es möglich, ein flacheres Halbleitergehäuse herzustellen.
  • In 9A ist gezeigt, dass ein Spalt 901 zwischen dem ersten und dem dritten Leistungsanschluss 701, 703 ein Luftspalt ist. Es ist jedoch auch möglich, dass der Spalt 901 mit einem Dielektrikum gefüllt ist, z.B. um die elektrische Isolation zwischen den Leistungsanschlüssen 701, 703 zu erhöhen. Bei dem Dielektrikum kann es sich z.B. um eine Folie oder um eine Pressmasse wie etwa den Einkapselungskörper 730 handeln.
  • 9B zeigt eine perspektivische Ansicht eines Beispiels des oberen elektrisch leitfähigen Elements 710, wobei Bauteile wie etwa Anschlüsse der Übersichtlichkeit halber weggelassen wurden. Die innere leitfähige Schicht 716 weist einen Ausschnitt 902 auf, der dazu ausgelegt ist, den dritten Leistungsanschluss 703 aufzunehmen. Der Ausschnitt 902 kann irgendeine geeignete Form aufweisen (wobei der dritte Leistungsanschluss 703 dieselbe Form aufweist), z.B. eine Verzahnung wie in 9B gezeigt.
  • 9C zeigt eine Draufsicht auf ein Beispiel des dritten Leistungsanschlusses 703 welcher so geformt ist, dass er in den Ausschnitt 902 passt. Die Verzahnung kann dazu beitragen, den elektrischen und mechanischen Kontakt zwischen dem dritten Leistungsanschluss 703 und der inneren leitfähigen Schicht 726 zu verbessern.
  • Der erste Leistungsanschluss 701 kann analog zum ersten Leistungsanschluss 701 ausgebildet und am unteren Trägersubstrat 720 an einem analogen Ausschnitt wie dem Ausschnitt 902 befestigt sein. Gemäß einem Beispiel ist es auch möglich, dass auch der zweite Leistungsanschluss 702 in einem Ausschnitt wie dem Ausschnitt 902 am unteren Trägersubstrat 720 befestigt ist.
  • Obwohl hierin spezifische Ausführungsformen dargestellt und beschrieben wurden, ist es für den Durchschnittsfachmann offensichtlich, dass eine Vielzahl alternativer und/oder äquivalenter Umsetzungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen kann, ohne vom Umfang der vorliegenden Offenbarung abzuweichen. Diese Anmeldung soll alle Anpassungen oder Variationen der hierin diskutierten spezifischen Ausführungsformen abdecken. Daher ist beabsichtigt, dass diese Offenbarung nur durch die Ansprüche und deren Äquivalente beschränkt ist.

Claims (26)

  1. Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend: ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, und einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist, ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist und ein erster Bereich des oberen elektrisch leitfähigen Elements zum Anlegen einer negativen Versorgungsspannung ausgebildet ist, wobei der erste Bereich den ersten Trägerbereich zumindest teilweise überlappt.
  2. Halbleitergehäuse nach Anspruch 1, wobei das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer oberen elektrisch leitfähigen Schicht, einer unteren elektrisch leitfähigen Schicht und einer zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist, wobei die obere elektrisch leitfähige Schicht der nach außen freiliegenden Metalloberfläche entspricht.
  3. Halbleitergehäuse nach Anspruch 1 oder 2, wobei der erste Trägerbereich U-förmig ausgestaltet ist.
  4. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei der erste Bereich mindestens 30% des ersten Trägerbereichs überlappt.
  5. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei ein dritter Bereich des oberen elektrisch leitfähigen Elements mit dem zweiten Trägerbereich elektrisch verbunden ist.
  6. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei ein vierter Bereich des oberen elektrisch leitfähigen Elements mit einer Steuerelektrode des mindestens einen Leistungshalbleiterchips elektrisch verbunden ist.
  7. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei der erste Trägerbereich an drei Seiten zumindest teilweise von einer Signalleitung auf der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats umgeben ist, wobei die Signalleitung zum Anlegen einer Steuerspannung ausgebildet ist.
  8. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, ferner umfassend: einen Einkapselungskörper, der zwischen dem unteren Trägersubstrat und dem oberen elektrisch leitfähigen Element angeordnet ist, wobei der Einkapselungskörper die Abstandshalter, den mindestens einen Leistungshalbleiterchip, das obere elektrisch leitfähige Element und das untere Trägersubstrat einkapselt, und wobei der Einkapselungskörper eine Pressmasse umfasst.
  9. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, ferner umfassen: einen ersten, zweiten und dritten Leistungsanschluss, einen Steueranschluss und zumindest einen Messanschluss, wobei die Leistungsanschlüsse an einer ersten Seite des Halbleitergehäuses angeordnet sind und der Steueranschluss und die Messanschlüsse an einer der ersten Seite gegenüberliegenden zweiten Seite des Halbleitergehäuses angeordnet sind.
  10. Halbleitergehäuse nach Anspruch 9, wobei die Leistungsanschlüsse, der Steueranschluss und der mindestens eine Messanschluss Teil eines Leiterrahmens sind.
  11. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei der mindestens eine Leistungshalbleiterchip SiC umfasst.
  12. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, ferner umfassend: mindestens einen Pufferkondensator, wobei der mindestens eine Pufferkondensator auf dem ersten Trägerbereich angeordnet ist.
  13. Halbleitergehäuse nach einem der vorhergehenden Ansprüche, wobei in dem Halbleitergehäuse eine Halbbrückenschaltung realisiert ist.
  14. Verfahren zum Herstellen eines Halbleitergehäuses mit doppelseitiger Kühlstruktur, das Verfahren umfassend: Bereitstellen eines unteren Trägersubstrats, das eine obere elektrisch leitfähige Schicht, eine untere elektrisch leitfähige Schicht und eine zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, wobei ein erster Trägerbereich der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Anlegen einer positiven Versorgungsspannung ausgebildet ist und ein neben dem ersten Trägerbereich angeordneter zweiter Trägerbereich der oberen elektrisch leitfähigen Schicht als Phase ausgebildet ist, Anbringen eines ersten elektrisch leitfähigen Abstandshalters an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, Anbringen mindestens eines Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, Anbringen eines zweiten elektrisch leitfähigen Abstandshalters an dem Leistungshalbleiterchip, und Anbringen eines oberen elektrisch leitfähigen Elements auf den Abstandshaltern gegenüber dem unteren Trägersubstrat derart, dass ein erster Bereich des oberen elektrisch leitfähigen Elements den ersten Trägerbereich zumindest teilweise überlappt, wobei der erste Bereich zum Anlegen einer negativen Versorgungsspannung ausgebildet ist.
  15. Verfahren nach Anspruch 14, wobei das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer oberen elektrisch leitfähigen Schicht, einer unteren elektrisch leitfähigen Schicht und einer zwischen der oberen und unteren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist.
  16. Verfahren nach Anspruch 14 oder 15, ferner umfassend: elektrisches Verbinden eines zweiten Bereichs des oberen elektrisch leitfähigen Elements mit zwei Schenkeln des ersten Trägerbereichs.
  17. Verfahren nach einem der Ansprüche 14 bis 16, ferner umfassend: elektrisches Verbinden eines dritten Bereichs des oberen elektrisch leitfähigen Elements mit dem zweiten Trägerbereich.
  18. Verfahren nach einem der Ansprüche 14 bis 17, ferner umfassend: Einkapseln der Abstandshalter, des mindestens einen Leistungshalbleiterchips, des oberen elektrisch leitfähigen Elements und des unteren Trägersubstrats in einen Einkapselungskörper, wobei der Einkapselungskörper eine Pressmasse umfasst.
  19. Verfahren nach einem der Ansprüche 14 bis 18, ferner umfassend: Anbringen eines zweiten Leistungshalbleiterchips an der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats, und elektrisches Verbinden der Leistungshalbleiterchips zu einer Halbbrückenschaltung.
  20. Verfahren nach einem der Ansprüche 14 bis 19, ferner umfassend: Ätzen der oberen elektrisch leitfähigen Schicht des unteren Trägersubstrats zum Erzeugen des ersten Trägerbereichs und des zweiten Trägerbereichs.
  21. Halbleitergehäuse mit doppelseitiger Kühlstruktur, das Halbleitergehäuse umfassend: ein oberes elektrisch leitfähiges Element, das eine nach außen freiliegende Metalloberfläche aufweist, ein unteres Trägersubstrat, das eine innere elektrisch leitfähige Schicht, eine äußere elektrisch leitfähige Schicht mit einer nach außen freiliegenden Oberfläche und eine zwischen der inneren und äußeren elektrisch leitfähigen Schicht angeordnete elektrische Isolierschicht aufweist, einen ersten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und der oberen elektrisch leitfähigen Schicht angeordnet ist, mindestens einen Leistungshalbleiterchip, der zwischen dem oberen elektrisch leitfähigen Element und der inneren elektrisch leitfähigen Schicht angeordnet ist, einen zweiten elektrisch leitfähigen Abstandshalter, der zwischen dem oberen elektrisch leitfähigen Element und dem Leistungshalbleiterchip angeordnet ist, einen ersten Leistungsanschluss, der an dem unteren Trägersubstrat angeordnet ist, und einen dritten Leistungsanschluss, der an dem oberen elektrisch Leitfähigen Element angeordnet ist, wobei sich der erste Leistungsanschluss und der dritte Leistungsanschluss zumindest teilweise überlappen.
  22. Halbleitergehäuse nach Anspruch 21, wobei der erste Leistungsanschluss seitlich neben der inneren elektrisch leitfähigen Schicht auf der elektrischen Isolierschicht des unteren Trägersubstrats angeordnet ist.
  23. Halbleitergehäuse nach Anspruch 22, wobei das obere elektrisch leitfähige Element ein oberes Trägersubstrat mit einer äußeren elektrisch leitfähigen Schicht, einer inneren elektrisch leitfähigen Schicht und einer zwischen der äußeren und inneren elektrisch leitfähigen Schicht angeordneten elektrischen Isolierschicht aufweist, und wobei der dritte Leistungsanschluss seitlich neben der inneren elektrisch leitfähigen Schicht auf der elektrischen Isolierschicht des oberen Trägersubstrats angeordnet ist.
  24. Halbleitergehäuse nach einem der Ansprüche 21 bis 23, ferner umfassend: ein Dielektrikum, das zwischen dem ersten Leistungsanschluss und dem dritten Leistungsanschluss angeordnet ist.
  25. Halbleitergehäuse nach Anspruch 24, wobei das Dielektrikum eine Folie ist.
  26. Halbleitergehäuse nach einem der Ansprüche 21 bis 25, wobei der erste Leistungsanschluss Teil eines Leiterrahmens ist und der dritte Leistungsanschluss nicht Teil dieses Leiterrahmens ist.
DE102018126972.2A 2018-07-25 2018-10-29 Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung Pending DE102018126972A1 (de)

Priority Applications (5)

Application Number Priority Date Filing Date Title
US16/520,058 US11018072B2 (en) 2018-07-25 2019-07-23 Semiconductor package having overlapping electrically conductive regions and method for producing the same
KR1020190089437A KR20200011890A (ko) 2018-07-25 2019-07-24 중첩 전기 전도성 영역을 갖는 반도체 패키지 및 그 제조 방법
CN201910674924.2A CN110783302A (zh) 2018-07-25 2019-07-25 具有重叠的导电区域的半导体封装及其制造方法
US17/147,717 US11515228B2 (en) 2018-07-25 2021-01-13 Double sided semiconductor package
US17/844,455 US20220319948A1 (en) 2018-07-25 2022-06-20 Double-sided coolable semiconductor package

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102018212439 2018-07-25
DE102018212439.6 2018-07-25

Publications (1)

Publication Number Publication Date
DE102018126972A1 true DE102018126972A1 (de) 2020-01-30

Family

ID=69149011

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102018126972.2A Pending DE102018126972A1 (de) 2018-07-25 2018-10-29 Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung

Country Status (4)

Country Link
US (3) US11018072B2 (de)
KR (1) KR20200011890A (de)
CN (1) CN110783302A (de)
DE (1) DE102018126972A1 (de)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016112289B4 (de) * 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
DE102018126972A1 (de) * 2018-07-25 2020-01-30 Infineon Technologies Ag Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung
EP3944312A1 (de) * 2020-07-23 2022-01-26 Siemens Aktiengesellschaft Leistungselektronische baugruppe
US20230369181A1 (en) 2022-05-13 2023-11-16 Infineon Technologies Ag Semiconductor Device Arrangement with Compressible Adhesive

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016119485A1 (de) * 2016-10-12 2018-04-12 Infineon Technologies Ag Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007116013A (ja) 2005-10-24 2007-05-10 Renesas Technology Corp 半導体装置及びそれを用いた電源装置
JP5557441B2 (ja) * 2008-10-31 2014-07-23 日立オートモティブシステムズ株式会社 電力変換装置および電動車両
US8358000B2 (en) * 2009-03-13 2013-01-22 General Electric Company Double side cooled power module with power overlay
JP5460653B2 (ja) * 2011-07-14 2014-04-02 本田技研工業株式会社 半導体装置
JP6127847B2 (ja) 2013-09-10 2017-05-17 株式会社デンソー 電力変換装置
DE102014209690B4 (de) 2014-05-21 2020-02-20 Robert Bosch Gmbh Kommutierungszelle
US10014280B2 (en) 2016-03-29 2018-07-03 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Three dimensional fully molded power electronics module having a plurality of spacers for high power applications
DE102016115221A1 (de) 2016-08-17 2018-02-22 Karlsruher Institut für Technologie Verfahren zum Verbinden von mindestens zwei Substraten zur Bildung eines Moduls
DE102016120778B4 (de) * 2016-10-31 2024-01-25 Infineon Technologies Ag Baugruppe mit vertikal beabstandeten, teilweise verkapselten Kontaktstrukturen
US11367669B2 (en) * 2016-11-21 2022-06-21 Rohm Co., Ltd. Power module and fabrication method of the same, graphite plate, and power supply equipment
US10002821B1 (en) 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
DE102018212436A1 (de) * 2018-07-25 2020-01-30 Infineon Technologies Ag Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung
DE102018126972A1 (de) * 2018-07-25 2020-01-30 Infineon Technologies Ag Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung
US11830856B2 (en) 2019-03-06 2023-11-28 Semiconductor Components Industries, Llc Semiconductor package and related methods

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016119485A1 (de) * 2016-10-12 2018-04-12 Infineon Technologies Ag Chipträger mit elektrisch leitfähiger Schicht, die sich über eine wärmeleitfähige dielektrische Sheet-Struktur hinaus erstreckt

Also Published As

Publication number Publication date
US11018072B2 (en) 2021-05-25
CN110783302A (zh) 2020-02-11
US20220319948A1 (en) 2022-10-06
US20210134697A1 (en) 2021-05-06
US20200035580A1 (en) 2020-01-30
US11515228B2 (en) 2022-11-29
KR20200011890A (ko) 2020-02-04

Similar Documents

Publication Publication Date Title
DE112012007339B3 (de) Halbleitermodul und Verfahren zur Herstellung des Halbleitermoduls
DE102006008632B4 (de) Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
DE102007006447B4 (de) Elektronisches Modul und Verfahren zur Herstellung des elektronischen Moduls
DE102012206596B4 (de) Halbleitervorrichtung
DE102018126972A1 (de) Halbleitergehäuse mit überlappenden elektrisch leitfähigen bereichen und verfahren zu dessen herstellung
DE10310809B4 (de) Leistungshalbleitereinrichtung
DE112007000919B4 (de) Gemeinsames Gehäuse für eine hohe Leistungsdichte aufweisende Bauteile, insbesondere für IGBTs und Dioden, mit niedriger Induktivität und drahtfreien Bondverbindungen
DE102014118836B4 (de) Halbleiter-packaging-anordnung und halbleiter-package
DE102014116382B4 (de) Halbleitergehäuse mit zwei Halbleitermodulen und sich seitlich erstreckenden Verbindern und Verfahren zu dessen Herstellung
DE102012219791A1 (de) Niederinduktives leistungsmodul
DE102013105352A1 (de) Mehrchip-Verpackung und Verfahren zu deren Herstellung
DE102014116383A1 (de) Halbleitergehäuse umfassend ein transistor-chip-modul und ein treiber-chip-modul sowie verfahren zu dessen herstellung
DE102018212436A1 (de) Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung
DE102019108988B3 (de) Leistungshalbleitermodul und verfahren zur herstellung desselben
DE102016000264B4 (de) Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102008008141A1 (de) Leistungshalbleitermodul und Verfahren zu seiner Herstellung
DE102017210589B4 (de) Halbleitervorrichtung
DE102018212438A1 (de) Halbleitergehäuse mit elektromagnetischer abschirmstruktur und verfahren zu dessen herstellung
DE102018124419A1 (de) Halbleiterchippackage und verfarhen zum herstellen desselben
DE102018221124A1 (de) Leistungschip-Integrationsmodul, Herstellungsverfahren dafür und doppelseitige Kühlleistungsmodul-Baugruppe
DE102014104497B4 (de) Halbleitergehäuse mit mehreren ebenen und verfahren zu deren herstellung
DE102018128844A1 (de) Leistungs-Package mit mehreren Gussverbunden
DE102018103979A1 (de) Baugruppe mit einer Trägereinrichtung mit einem Chip und einer Komponente, die durch eine Öffnung montiert ist
DE102013219780A1 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102017108172A1 (de) SMD-Package

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication