DE102013219780A1 - Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls - Google Patents

Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls Download PDF

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Jürgen Högerl
Magdalena Hoier
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Abstract

Ein Aspekt der Erfindung betrifft ein Leistungshalbleitermodul. Gemäß einem Beispiel der Erfindung weist das Leistungshalbleitermodul eine Platine auf mit einer ersten, auf einer Oberseite der Platine angeordneten strukturierten Metallisierung und mit mindestens einer zweiten Metallisierung, welche in vertikaler Richtung unter der ersten Metallisierung, parallel zu dieser angeordnet und von dieser isoliert ist. Auf der Oberseite der Platine ist mindestens ein gehäuseloser Halbleiterchip angeordnet, der mehrere Kontaktelektroden aufweist, welche wiederum über Bonddrähte mit korrespondierenden Kontakt-Pads der ersten Metallisierung auf der Oberseite der Platine verbunden sind. Ein erster Teil der Kontaktelektroden und der korrespondierenden Kontakt-Pads sind im Betrieb hochspannungsführend. Sämtliche hochspannungsführenden Kontakt-Pads sind über Durchkontaktierungen mit der zweiten Metallisierung leitend verbunden. Eine Isolationsschicht deckt den Chip und einen abgegrenzten Bereich der Platine um den Chip vollständig ab, wobei sämtliche hochspannungsführenden Kontakt-Pads und die Durchkontaktierungen von der Isolationsschicht vollständig bedeckt sind. Ein zweiter Teil der Kontaktelektroden und der korrespondierenden Kontakt-Pads stehen im Betrieb unter niedrigen Spannungen stehen.

Description

  • Die Erfindung betrifft das Gebiet der Leistungshalbleitermodule, deren Aufbau und Fertigungsverfahren.
  • Moderne Leistungshalbleitermodule umfassen neben leistungselektronischen Halbleiterbauelementen (insbesondere Leistungshalbleiterschalter) auch integrierte Schaltkreise (ICs) als wichtige Komponenten. Diese werden z.B. zum Schalten von Leistungshalbleiterschaltern oder zum Messen von Strömen oder Temperaturen verwendet. In diesem Zusammenhang wird oft von „intelligenten Leistungshalbleitermodulen“ („intelligent power module“, kurz: IPM) gesprochen. Derartige IPMs umfassen typischerweise zusätzlich zur Leistungselektronik die notwendigen Treiberschaltungen (Gate-Treiber) und dgl. Die in Leistungshalbleitermodulen üblichen Arbeitsspannungen können im Bereich von mehreren hundert Volt bis hin zu einigen Kilovolt liegen. Diese hohen Spannungen liegen an einigen externen Kontakten (Hochspannungskontakte) der ICs (z.B. der Gate-Treiber) direkt an, weswegen diese IC-Bausteine eine wirkungsvolle Isolation erfordern. Je nach Anwendung und damit einhergehender Normen müssen somit Abstände zwischen den Hochspannungskontakten der ICs und stromführenden Teilen auf niedrigem Potential eingehalten werden (sog. Luft- und Kriechstrecken), sodass eine ausreichende Isolierung sichergestellt ist. Die Isolation von mehreren mit Hochspannung versorgter IC-Bausteinen untereinander erfordert ebenfalls bestimmte Abstände zueinander. Sind mehrere derartige ICs auf eine Platine (Leiterkarte) angeordnet, sorgen diese lateralen Abstände der Bausteine auf der Platine für einen großen Flächenbedarf. Das Streben nach immer kompakteren Modulen verlangt nach einer Reduzierung der Platinenfläche.
  • Eine Möglichkeit, die benötigte Platinenfläche bei gleich bleibender Isolation (d.h. bei gleich bleibender Kriechstrecke) zu gewährleisten, besteht darin, die üblichen SMD (SMD = surface mounted device) IC Gehäuse durch Gehäuse mit kleinerem Pitch (Pitch = Abstand Anschlussbeinchen) oder BGA (BGA = ball grid array) zu verwenden.
  • Dieses Verfahren erfordert allerdings eine zusätzliche Isolationsschicht, mit der diese Chip-Gehäuse überzogen werden müssen, was einen zusätzlichen Arbeitsschritt zur Folge hat. Die Herstellung einer Isolationsschicht unterhalb der ICs ist zudem nur aufwändig zu realisieren. Die durch diese Verfahren gewonnene Fläche auf der Platine im Vergleich zur Ausgangslage ist nur minimal und steht daher dem deutlich größeren Aufwand der Isolationsanforderungen (zusätzliche Isolationsschicht) gegenüber.
  • Die der Erfindung zu Grunde liegende Aufgabe besteht darin, ein Leistungshalbleitermodul mit verringertem Platzbedarf bei gleicher Funktionalität bereitzustellen sowie ein entsprechendes Herstellungsverfahren. Diese Aufgabe wird durch ein Leistungshalbleitermodul gemäß Anspruch 1 und ein Verfahren gemäß Anspruch 5 gelöst.
  • Ein Aspekt der Erfindung betrifft ein Leistungshalbleitermodul. Gemäß einem Beispiel der Erfindung weist das Leistungshalbleitermodul eine Platine auf mit einer ersten, auf einer Oberseite der Platine angeordneten strukturierten Metallisierung und mit mindestens einer zweiten Metallisierung, welche in vertikaler Richtung unter der ersten Metallisierung, parallel zu dieser angeordnet und von dieser isoliert ist. Auf der Oberseite der Platine ist mindestens ein gehäuseloser Halbleiterchip angeordnet, der mehrere Kontaktelektroden aufweist, welche wiederum über Bonddrähte mit korrespondierenden Kontakt-Pads der ersten Metallisierung auf der Oberseite der Platine verbunden sind. Ein erster Teil der Kontaktelektroden und der korrespondierenden Kontakt-Pads sind im Betrieb hochspannungsführend. Sämtliche hochspannungsführenden Kontakt-Pads sind über Durchkontaktierungen mit der zweiten Metallisierung leitend verbunden. Eine Isolationsschicht deckt den Chip und einen abgegrenzten Bereich der Platine um den Chip vollständig ab, wobei sämtliche hochspannungsführenden Kontakt-Pads und die Durchkontaktierungen von der Isolationsschicht vollständig bedeckt sind. Ein zweiter Teil der Kontaktelektroden und der korrespondierenden Kontakt-Pads stehen im Betrieb unter niedrigen Spannungen stehen.
  • Ein zweiter Aspekt der Erfindung betrifft ein Verfahren zur Herstellung eines Leistungshalbleitermoduls. Gemäß einem Beispiel der Erfindung umfasst das Verfahren das Bereitstellen einer Platine mit einer Oberseite und einer Unterseite, wobei auf der Ober- und Unterseite strukturierte Metallisierungen angeordnet sind, sowie das Bereitstellen mindestens eines auf der Oberseite der Platine angeordneten gehäuselosen Halbleiterchips mit mehreren Kontaktelektroden, welche über Bonddrähte mit korrespondierenden Kontakt-Pads der strukturierten Metallisierung auf der Oberseite der Platine verbunden sind. Ein erster Teil der Kontaktelektroden und der korrespondierenden Kontakt-Pads sind im Betrieb hochspannungsführend, und sämtliche hochspannungsführenden Kontakt-Pads sind über Durchkontaktierungen mit der strukturierten Metallisierung auf der Unterseite in einer Innenlage leitend verbunden. Eine Isolationsschicht wird so aufgebracht, dass sie den Chip und einen abgegrenzten Bereich der Platine um den Chip vollständig abdeckt, wobei sämtliche hochspannungsführenden Kontakt-Pads und die Durchkontaktierungen von der Isolationsschicht vollständig bedeckt sind.
  • Die Erfindung wird in der Folge anhand von in den Zeichnungen dargestellten Beispielen näher erläutert. Die in den Zeichnungen dargestellten Figuren sind nicht zwangsläufig maßstabsgetreu und auch nicht als in Bezug auf die Erfindung einschränkend zu verstehen. Vielmehr wird Wert darauf gelegt, das der Erfindung zugrunde liegende Prinzip zu erläutern.
  • 1A zeigt in einer Längsschnittdarstellung ein Ausführungsbeispiel eines Leistungshalbleitermoduls mit einem Leistungshalbleitersubstrat und einer Steuerplatine;
  • 1B zeigt in einer Längsschnittdarstellung ein weiteres Ausführungsbeispiel eines Leistungshalbleitermoduls mit einem Leistungshalbleitersubstrat und einer Steuerplatine;
  • 2 zeigt ein Beispiel der Steuerplatine mit mehreren darauf angeordneten Halbleiterchips in Standard-SMD-Technologie mit Gehäuse in der Draufsicht;
  • 3 illustriert die Platzersparnis im Vergleich zum Beispiel aus 2, die dadurch erreicht wird, dass eine Steuerplatine mit gehäuselosem Treiber IC und zusätzlicher Isolation verwendet wird;
  • 4A zeigt einen Querschnitt durch einen Teil der Steuerplatine mit Standard-SMD-Treibern gemäß 2 (horizontaler Isolationsabstand)
  • 4B zeigt einen Querschnitt durch einen Teil der Steuerplatine gemäß 3 (Isolation in vertikaler Richtung durch die Platine); und
  • 5 zeigt ein Ausführungsbeispiel Platine mit mehreren Schichten in Querschnittsdarstellung.
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen gleiche Komponenten oder Signale mit gleicher oder ähnlicher Bedeutung
  • In der nachfolgenden detaillierten Beschreibung wird auf die beigefügten Figuren Bezug genommen, in denen zur Veranschaulichung spezielle Ausführungsbeispiele dargestellt sind. Selbstverständlich können die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden, sofern nichts anderes angegeben ist.
  • 1A zeigt einen Querschnitt durch ein Leistungshalbleitermodul 1 gemäß einem Beispiel der Erfindung. Durch die spezifische Ausgestaltung der Steuerplatine 10 ist es möglich, sowohl die Leistungselektronikkomponenten als auch die Steuerelektronik in ein kompaktes Gehäuse zu integrieren (z.B. ein „EasyPACK® 2B“ von Infineon), das bisher nur Leistungselektronikkomponenten (ohne Steuerplatine) aufnehmen konnte. Die Platine 10 und das Leistungshalbleitersubstrat 5 sind in dem in 1 dargestellten Beispiel übereinander angeordnet. Das Modul 1 umfasst dabei die Platine 10 mit darauf angebrachten Elektronik-Komponenten, die anhand von folgenden Figuren weiter unten erläutert werden, sowie auch ein Leistungshalbleitersubstrat 5, welches auf einen Kühlkörper 7 angeordnet sein kann. Das Leistungshalbleitersubstrat 5 weist eine strukturierte Metallisierung 12 an seiner Oberseite 5o auf, wobei die Oberseite jene Seite des Substrates ist, die der Platine 10 zugewandt ist. Auf dem Leistungshalbleitersubstrat 5 können verschiedene Leistungshalbleiterbauelemente 6 (z.B. IGBTs oder Dioden) angeordnet sein.
  • Bei dem Leistungshalbleitersubstrat 5 kann es sich insbesondere um eine DCB-Substrat (DCB = direct copper bonded), ein DAB-Substrat (DAB = direct aluminum bonded) oder ein AMB-Substrat (AMB = active metal braze) handeln, welche einen isolierenden Träger aus Keramik aufweisen. Ein weiteres Leistungselektronik-Substrat ist das sogenannte IMS-Substrat (IMS = insulated metal substrate), bei dem ein metallischer Träger durch eine dünne Isolationsschicht von der Metallisierung isoliert ist. Auf beiden Seiten des Trägers (isoliertes Metall oder Keramik) ist eine Metallisierung angeordnet. Die oberseitige Metallisierung (Oberseite 5o) ist strukturiert und weist daher Leiterbahnen, Löt-Pads und Bond-Pads und dgl. auf. Die unterseitige Metallisierung (Oberseite 5u) ist üblicherweise vollflächig. Im Gegensatz zum Leistungshalbleitersubstrat umfasst die Platine 10 keinen Keramikträger sondern weist eine für Leiterplatten (printed circuit boards, PCB) übliches Basismaterial auf, wie z.B. FR1 bis FR5, wobei sehr häufig FR4 und FR5 (beide glasfaserverstärktes Epoxydharz) zum Einsatz kommen.
  • Auf der Oberseite 5o des Leistungshalbleitersubstrats 5 sind des Weiteren Kontaktstifte 18 (z.B. über Verbindungselemente 19) angebracht, wobei bei geschlossenem Modulgehäuse die Elektronik im Modul über derartige Kontaktstifte kontaktier wird. Aus diesem Grund ragen die Kontaktstifte aus der Gehäuseoberseite heraus und dienen als externe Lastanschlüsse („Power-Terminals“) des Moduls 1. Die Kontaktstifte 18 können durch die Platine 10 durchgeführt werden, wozu in der Platine entsprechende Bohrungen vorgesehen sind. Ist ein elektrisch leitender Kontakt des Kontaktstifts 18 mit der Platinenmetallisierung gewünscht, kann das Bohrloch metallisiert sein und der Kontaktstift 18 dabei in elektrischem Kontakt mit der dieser Metallisierung stehen. Die Bohrung wird dann als Kontaktbohrung 17 bezeichnet wird. Ist eine nicht leitende Durchführung des Kontaktstifts 18 durch die Platine 10 notwendig, ist die Bohrung nicht metallisiert, sondern isolierend ausgestaltet. Die Bohrung wird dann als Durchgangsbohrung 16 bezeichnet. Neben den Kontaktstiften 18, die an dem Leistungshalbleitersubstrat 5 angebracht sind, können auf der Platine 10 ebenfalls Kontaktstifte 18’ über Verbindungselemente 19’ angebracht sein, welche ebenfalls aus dem geschlossenen Modul herausragen können. Dabei können die Kontaktstifte so ausgestaltet, dann sie außerhalb des Moduls alle um die gleiche Strecke herausragen. Es existieren somit zwei Spannungsbereiche im Modul, ein Hochpsannungsbereich 40 und ein Niederspannungsbereich 41. Die Spannungsbereiche 40 und 41 sind – wie in 1A durch eine Strich-Punkt-Linie angedeutet – voneinander getrennt. Möglich wird diese Trennung durch eine Isolationsschicht 30, die später noch eingehend beschrieben wird.
  • Der Vorteil der Anordnung der (Treiber-)Platine 10 in der in 1A dargestellten Art und Weise liegt darin, dass das Modul-Gehäuse ohne äußerliche Veränderungen sehr dicht bestückt werden kann. So wird ein Einbau einer Steuerplatine in kleines Modulgehäuse möglich, in dem bisher allein Leistungshalbleitersubstrate Platz fanden (wobei die Steuerplatine extern an das Modul angeschlossen wurde). Zur mechanischen Stabilisation des Aufbaus kann optional noch eine Verstärkerplatte zwischen Leistungshalbleitersubstrat 5 und Platine 10 eingefügt werden. Die Oberseite des Modulgehäuses kann durch einen Gehäusedeckel gebildet sein, durch den die Kontaktstifte durchgeführt sind. Der Deckel kann zusätzlich eine Öffnung besitzen, durch die Vergussmasse (z.B. ein Silikongel) in das fertige Modul gefüllt werden kann, um ggf. freistehende Komponenten auf dem Leistungshableitersubstrat 5 zu bedecken. Die Vergussmasse dient auch zur Erhöhung der Isolationsfestigkeit.
  • 1B zeigt einen Querschnitt durch ein Leistungshalbleitermodul 1 gemäß einem weiteren Ausführungsbeispiel der Erfindung, das analog zu dem in 1A aufgebaut ist. Der Unterschied besteht hierbei jedoch daran, dass sämtliche hochspannungsführenden Teile der Platine 10 mit der Isolationsschicht überzogen sind, wodurch keine freiliegenden hochspannungsführenden Teile mehr an der Oberseite 10o der Platine 10 vorhanden sind. Dadurch beschränkt sich der Hochspannungsbereich 40 auf die Unterseite 10u der Platine 10, wodurch Hoch- und Niederspannungsbereiche durch die Platine selbst voneinander getrennt bzw. isoliert sind. Auf der Platinenoberseite müssen dann keine horizontalen Isolationsabstände mehr eingehalten werden.
  • In Folgenden werden konkrete Beispiele der Ausgestaltung der Platine näher beschrieben. Dazu ist in 2 ein Ausführungsbeispiel einer bekannten Lösung (in Draufsicht) dargestellt, bei der Halbleiterchips 25 mit Gehäuse 25 auf einer Platine 10 (PCB) angeordnet sind. Dabei sind die Halbleiterchips 25 in einem Gehäuse (Chip-Package) angeordnet, beipsielsweise vom Typ SOIC-16 (SOIC bedeutet „small outline IC“ und bezeichnet eine SMD-Gehäuseform). Die elektrischen Anschluss-Kontakte 26 (auch Pins oder Terminals) der Chips ragen aus dem Chip-Gehäuse heraus und sind an der oberseitigen Metallisierung der Platine 12 angelötet. An diesen Kontakten liegt zum Teil Hochspannung an, weshalb eine effektive Isolation notwendig ist. Im Ausführungsbeispiel wird die Isolation dadurch erreicht, dass die ICs mit entsprechend ausreichendem lateralen Isolationsabstand DISO voneinander auf der Platine angeordnet werden. Diese laterale Isolationsabstand vermeidet zu hohe Kriechströme. Die geforderten Mindestabstände sowie die Gehäusegrößen der Chips 25 legen für die Platine 10 somit eine Mindestgröße fest, die vorhanden sein muss, um die lateralen Isolationsabstände der ICs aufrecht zu erhalten. Des Weiteren sind optionale Halbleiterbauelemente 6 (z.B. Dioden) schematisch dargestellt.
  • 3 zeigt eine Draufsicht auf die Oberseite 10o der Platine 10 gemäß einem Beispiel der Erfindung. Dabei sind die herkömmlichen Chips mit Gehäuse 25 durch gehäuselose Chips 20 (engl. „bare die“) ersetzt. Die Chips 20 besitzen Bondpads 22, die über Bonddrähte 14 mit korrespondierenden Kontakt-Pads 23 auf der strukturierten Metallisierung 11 auf der Oberseite der Platine 10 verbunden sind. Zudem können auf der Platine 10 weitere optionale Halbleiterbauelemente angeordnet sein. Die gehäuselosen Chips 20 haben signifikant kleinere Abmessungen als die Chips-Gehäuse der Chips 25 aus 1. Die Verwendung von „Bare Dies“ erfordert jedoch eine andere Lösung für die Gewährleistung der isolation.
  • Die benötigte Isolation wird durch eine Isolationsschicht 30 bereitgestellt, die sowohl den kompletten gehäuselosen Chip 20, als auch dessen Ankontaktierung umfassend die Kontaktelektroden 22, Kontaktpads 23, Bonddrähte 14 sowie Vias 13 (siehe 4B) vollständig umschließt. Die Isolationsschicht 30 erstreckt sich über einen abgegrenzten Bereich 31 um den gehäuselosen Chip 20 und wird beispielsweise über ein an sich bekanntes „Dam and Fill“-Verfahren hergestellt. Die Gesamtheit dieser Isolation und des Chips mit seiner Ankontaktierung wird als „isolierter Halbleiterchip“ 21 bezeichnet. Die Isolationsschicht 30 ist praktisch eine Verkapselung des Chips und dessen Ankontaktierung. Ein so verkapselter „Bare Die“ ist signifikant kompakter als die Gehäuse (z.B. SOP- oder SSOP-Package) der Halbleiterchips in 1. Dadurch kann die Platinengröße bei gleich bleibenden Isolationsabständen zwischen den verkapselten Halbleiterchips 21 signifikant verringert werden, da die platzkonsumierenden Chip-Gehäuse nicht mehr notwendig sind.
  • In den 4A und 4B sind Schnittansichten der Beispiele aus 2 bzw. 3 dargestellt. Dabei zeigt 4A die Platine 10, die eine Oberseite 10o und eine Unterseite 10u aufweist, wobei die Oberseite 10o und/oder die Unterseite 10u eine strukturierte Metallisierung 12 aufweisen/aufweist. Auf der Oberseite 10o ist zumindest ein Chip mit Gehäuse 25 aufgebracht, dessen elektrische Kontakte 26 mit der Platine 10 elektrisch leitend verbunden sind. Neben dem Chip mit Gehäuse 25 können auf der Oberseite 10o optionale weitere Halbleiterbauelemente 6 (z.B. Dioden) aufgebracht sein. Auf der Unterseite 10u der Platine 10 können ebenfalls optionale Halbleiterbauelemente 6 aufgebracht sein. Der Chip mit Gehäuse 25 auf der Oberseite 10o der Platine 10 kann über ein Via 13 mit der Unterseite 10u elektrisch leitend verbunden sein. Da an einem Teil der elektrischen Kontakte 26 des Chips mit Gehäuse 25 Hochspannung anliegt (im Ausführungsbeispiel auf der rechten Seite des Chips) und diese nicht isoliert ist, entsteht ein Hochspannungsbereich 40, innerhalb dessen keine Kontakte mit Niederspannung liegen dürfen. Dieser Hochspannungsbereich 40 ist in der 4A schraffiert dargestellt. Der Chip mit Gehäuse 25 wird dabei durch das Via 13 von der Unterseite 10u der Platine 10 mit Hochspannung versorgt, weshalb die Unterseite 10u ebenfalls teil des Hochspannungsbereiches 40 ist. Demgegenüber steht der Niederspannungsbereich 41, der sich an den elektrischen Kontakten 6 mit Niederspannung befindet. Dieser Niederspannungsbereich 41 ist in der 4A gewellt gemustert dargestellt. Beide Spannungsbereiche gilt es effektiv zu trennen um Kriechströme bzw. Kurzschlüsse zu vermeiden. Die Lösung dazu besteht in einem gewissen Abstand DISO (vgl. 2) der Chips mit Gehäuse 25 zueinander, was zu großen Platinengrößen führt.
  • 4B zeigt einen Längsschnitt zu der Draufsicht aus 3, jedoch mit mehr Details. 4B zeigt die Platine 10 mit einer Oberseite 10o und einer Unterseite 10u. Sowohl die Oberseite 10o als auch die die Unterseite 10u können eine strukturierte Metallisierung 12 aufweisen. Auf der Oberseite 10o ist zumindest ein gehäuseloser Chip 20 angeordnet. Der Chip 20 weist eine oder mehrere Kon-Bondpads 22 auf, die mit korrespondierenden Kontaktpads 23, die sich auf der Platine 10 befinden, elektrisch über Bonddrähte 14 verbunden ist. Alle hochspannungsführenden Kontaktpads 23 durch Vias 13 elektrisch mit der strukturierten Metallisierung 12 der Unterseite 10u der Platine 10 verbunden. Bei Multi-Layer-Platinen kann das Potential statt auf die Unterseite auch auf einen Zwischen-Layer geführt sein (vgl. 5). Sowohl auf der Oberseite 10o als auch auf der Unterseite 10u der Platine 10 können weitere Halbleiterbaulelemente 6 angeordnet sein. Zur Isolation des „Bare Die“ 20 wird eine Isolationsschicht 30 auf einen abgegrenzten Bereich 31 aufgebracht, der den gehäuselosen Chip 20 und dessen Ankontaktierung (d.h. die Kontaktelektroden 22, die Kontaktpads 23, die Bonddrähte 14 und die genutzen Vias 13) umfasst. Damit sind sämtliche hochspannungsführenden Teile des isolierten Chips 21 von der Isolationsschicht umkapselt.
  • Die wie bereits bei 4A erwähnten Spannungsbereiche manifestieren sich jetzt anders. Durch die Isolierung mit der Isolationsschicht 30 befinden sich auf der kompletten Oberseite 10o der Platine 10 keine freiliegenden hochspannungsführenden Teile, wodurch sich der Hochspannungsbereich 40 auf die Unterseite 10u der Platine 10 beschränkt (bei Multilayer-Platinen ggf. auf einen Zwischenlayer). Die gesamte Oberseite 10o der Platine 10 kann damit dem Niederspannungsbereich 41 zugeordnet werden, da alle hochspannungsführenden Teile verkapselt sind. Der im Ausführungsbeispiel in 4A erforderliche laterale Isolationsabstand zur Trennung der Spannungsbereiche ist im Ausführungsbeispiel in 4B also nicht mehr von Nöten. Stattdessen bildet die Platine 10 selbst das isolierende bzw. das trennende Medium der Spannungsbereiche, was insgesamt eine deutlich kompaktere Bauweise zulässt.
  • 5 zeigt wie schon 4B die Platine 10 im seitlichen Querschnitt. In diesem Ausführungsbeispiel umfasst ist die Platine eine sogenannte Multilayer-Platine, die im vorliegenden Fall drei Metallisierungslagen aufweist. Die Platine 10 weist also eine erste Lage 11a aus Leiterplatten-Grundmaterial (z.B. FR4) sowie eine zweite Lage 11b, welche ebenfalls aus dem Leiterplatten-Grundmaterial besteht. Die beiden Lagen 11a und 11b sind über eine (strukturierte) Metallisierungsschicht 10z verbunden. Insgesamt stehen damit drei Metallisierungslagen (Oberseite, innen, Unterseite) zur Verfügung. Die Platine 10 kann auch mehr als drei Lagen aus umfassen. Die Durchkontaktierung der Oberseite 10o der Platine 10 zu deren Unterseite 10u oder zu einer inneren Schicht 10z erfolgt wie in den vorangehenden Ausführungsbeispielen durch Vias 13. Wie auch schon in 4A und 4B umfasst die Isolationsschicht den gesamten gehäuselosen Halbleiterchip 20 sowie dessen Ankontaktierung und das/die dafür genutzte(n) Via(s) 13, sodass auf der Oberseite 10o der Platine 10 keine hochspannungsführenden Komponenten ohne Verkapselung freiliegen.

Claims (8)

  1. Leistungshalbleitermodul (1), das Folgendes aufweist: eine Platine (10) mit einer ersten, auf einer Oberseite (10o) der Platine angeordneten strukturierten Metallisierung (12) und mindestens einer zweiten Metallisierung, welche in vertikaler Richtung unter der ersten Metallisierung, parallel zu dieser angeordnet und von dieser isoliert ist, mindestens ein auf der Oberseite (10o) der Platine (10) angeordneter gehäuseloser Halbleiterchip (20) mit mehreren Kontaktelektroden (22), welche über Bonddrähte (14) mit korrespondierenden Kontakt-Pads (23) der ersten Metallisierung (12) auf der Oberseite (10o) der Platine (10) verbunden sind, wobei ein erster Teil der Kontaktelektroden (22) und der korrespondierenden Kontakt-Pads (23) im Betrieb hochspannungsführend sind und wobei sämtliche hochspannungsführenden Kontakt-Pads über Durchkontaktierungen mit der zweiten Metallisierung leitend verbunden sind, eine Isolationsschicht (30), welche den Chip (20) und einen abgegrenzten Bereich (31) der Platine (10) um den Chip (20) vollständig abdeckt, wobei sämtliche hochspannungsführenden Kontakt-Pads (23) und die Durchkontaktierungen von der Isolationsschicht (30) vollständig bedeckt sind; und wobei ein zweiter Teil der Kontaktelektroden (22) und der korrespondierenden Kontakt-Pads (23’), die im Betrieb unter niedrigen Spannungen stehen.
  2. Leistungshalbleitermodul nach Anspruch 1, bei dem die Platine (10) auf einem Leistungshalbleitersubstrat (5) mit mindestens einem darauf angeordneten Leistungshalbleiterbauelement (6) angebracht ist, wobei die auf der Unterseite (10u) der Platine (10) befindlichen strukturierten Metallisierungen mit dem Leistungshalbleitersubstrat (5) und/oder dem Leistungshalbleiterbauelement (6) elektrisch leitend verbunden sind.
  3. Leistungshalbleitermodul nach einem der vorangehenden Ansprüche, bei dem zumindest ein weiteres SMD Bauelement auf der Oberseite (10o) und/oder Unterseite (10u) der Platine (10) angeordnet ist.
  4. Leistungshalbleitermodul nach Anspruch 3, bei dem die zusätzlichen Bauelemente die auf der Oberseite (10o) der Platine (10) angebracht sind, und ein abgegrenzter Bereich (31) der Platine (10) um die Bauelemente mit der Isolierungsschicht (30) vollständig abgedeckt sind.
  5. Verfahren zur Herstellung eines Leistungshalbleitermoduls umfassend die folgenden Schritte: Bereitstellen einer Platine (10) mit einer Oberseite (10o) und einer Unterseite (10u), wobei auf der Ober- und Unterseite strukturierte Metallisierungen (12) angeordnet sind, Bereitstellen mindestens eines auf der Oberseite (10o) der Platine (10) angeordneten gehäuselosen Halbleiterchips (20) mit mehreren Kontaktelektroden (22), welche über Bonddrähte (14) mit korrespondierenden Kontakt-Pads (23) der strukturierten Metallisierung (12) auf der Oberseite (10o) der Platine (10) verbunden sind, wobei ein erster Teil der Kontaktelektroden (22) und der korrespondierenden Kontakt-Pads (23) im Betrieb hochspannungsführend sind und wobei sämtliche hochspannungsführenden Kontakt-Pads (23) über Durchkontaktierungen mit der strukturierten Metallisierung (12) auf der Unterseite (10u) oder auf Innenlagen leitend verbunden sind, Aufbringen einer Isolationsschicht (30), welche den Chip und einen abgegrenzten Bereich (31) der Platine (10) um den Chip (20) vollständig abdeckt, wobei sämtliche hochspannungsführenden Kontakt-Pads (23) und die Durchkontaktierungen von der Isolationsschicht (30) vollständig bedeckt sind.
  6. Verfahren nach Anspruch 5 ferner umfassend: Bereitstellen eines Leistungshalbleitersubstrats (5); Bereitstellen eines Leistungshalbleiterbauelements (6) und Anbringung des Leistungshalbleiterbauelements (6) auf dem Leistungshalbleitersubstrat (5); Anbringung der Platine (10) auf dem Leistungshalbleitersubstrat (5), wobei die auf der Unterseite (10u) der Platine (10) befindlichen strukturierten Metallisierungen (12) mit dem Leistungshalbleitersubstrat (5) und/oder dem Leistungshalbleiterbauelement (6) elektrisch leitend verbunden sind.
  7. Verfahren nach einem der vorangehenden Ansprüche ferner umfassend: Bereitstellen von zumindest einem weiteren Halbleiterbauelement (6) und Anbringung dieser auf der Oberseite (10o) und/oder der Unterseite (10u) der Platine (10).
  8. Verfahren nach Anspruch 7 ferner umfassend: Aufbringen einer Isolationsschicht (30) welche das weitere Halbleiterbauelement (6) und einen abgegrenzten Bereich (31) der Platine (10) um das Halbleiterbauelement (6) vollständig abdeckt.
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