DE112012004185T5 - Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten - Google Patents

Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten Download PDF

Info

Publication number
DE112012004185T5
DE112012004185T5 DE112012004185.2T DE112012004185T DE112012004185T5 DE 112012004185 T5 DE112012004185 T5 DE 112012004185T5 DE 112012004185 T DE112012004185 T DE 112012004185T DE 112012004185 T5 DE112012004185 T5 DE 112012004185T5
Authority
DE
Germany
Prior art keywords
interconnect substrate
electrically conductive
conductive structures
edge
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112012004185.2T
Other languages
English (en)
Inventor
Mihalis Michael
Kwang Hong Tan
Ilija Jergovic
Chiteh Chiang
Anthony Stratakos
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Volterra Semiconductor LLC
Original Assignee
Volterra Semiconductor LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Volterra Semiconductor LLC filed Critical Volterra Semiconductor LLC
Publication of DE112012004185T5 publication Critical patent/DE112012004185T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49527—Additional leads the additional leads being a multilayer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49568—Lead-frames or other flat leads specifically adapted to facilitate heat dissipation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/0346—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/0347—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/03912—Methods of manufacturing bonding areas involving a specific sequence of method steps the bump being used as a mask for patterning the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/1191—Forming a passivation layer after forming the bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1301—Shape
    • H01L2224/13012—Shape in top view
    • H01L2224/13014—Shape in top view being circular or elliptic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14134—Square or rectangular array covering only portions of the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/14177—Combinations of arrays with different layouts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1427—Voltage regulator [VR]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16196—Cap forming a cavity, e.g. being a curved metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/38—Effects and problems related to the device integration
    • H01L2924/381—Pitch distance

Abstract

Verschiedene Anwendungen von Zwischenverbindungssubstraten in Leistungsmanagementsystemen sind beschrieben.

Description

  • DATEN ÜBER IN VERBINDUNG STEHENDE ANMELDUNGEN
  • Die vorliegende Anmeldung beansprucht Priorität unter 35 U.S.C. 119(e) der vorläufigen US-Anmeldung Nr. 61/544,945 für Power Management Applications of Premolded Substrates (Leistungsmanagements-Anwendungen von vorgeformten Substraten), eingereicht am 7. Oktober 2011 (Anwalts-AZ Nr.. VOLTP013P), deren gesamte Offenbarung hier für alle Zwecke als Referenz aufgenommen ist.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Zwischenverbindungssubstrate zur Verwendung in Leistungsmanagements-Anwendungen sind beschrieben.
  • Gemäß einer besonderen Klasse von Umsetzungen ist ein Zwischenverbindungssubstrat zum Verbinden eines Bauteils mit einer Baugruppe geschaffen, wobei das Bauteil durch ein Bauteil-Abstandsmaß gekennzeichnet ist und die Baugruppe durch ein Baugruppen-Abstandsmaß gekennzeichnet ist, das weniger als ungefähr 800 Mikrometer beträgt. Das Zwischenverbindungssubstrat enthält eine Vielzahl elektrisch leitfähiger Strukturen, wobei jede der elektrisch leitfähigen Strukturen zum Verbinden mit einem entsprechenden aus einer Vielzahl von Schaltkreisknoten des Bauteils eingerichtet ist. Die elektrisch leitfähigen Strukturen, die mindestens einem der Schaltkreisknoten des Bauteils entsprechen, sind in einem alternierenden Muster in dem Zwischenverbindungssubstrat mit den elektrisch leitfähigen Strukturen angeordnet, die mindestens einem anderen der Schaltkreisknoten entsprechen. Das Bauteil-Abstandsmaß beträgt ungefähr die Hälfte des Baugruppen-Abstandsmaßes, und eine Breite mindestens einiger der elektrisch leitfähigen Strukturen beträgt mindestens ungefähr das Doppelte eines Abstands zwischen den mindestens einigen der elektrisch leitfähigen Strukturen.
  • Verschiedene dieser Umsetzungen können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon:
    Mindestens einige der Schaltkreisknoten des Bauteils entsprechen Anschlüssen eines oder mehrerer Leistungsbauteile; das eine oder die mehreren Leistungsbauteile sind Teil eines Schaltreglers; das eine oder die mehreren Leistungsbauteile enthalten zwei Leistungsbauteile, und die Anschlüsse enthalten zwei Leistungsknotenanschlüsse und einen Schaltanschluss; die elektrisch leitfähigen Strukturen, die den Leistungsknotenanschlüssen und dem Schaltanschluss entsprechen, sind zum Verbinden mit entsprechenden leitfähigen Strukturen der Baugruppe eingerichtet.
  • Das Zwischenverbindungssubstrat weist eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe und eine Kante auf, wobei bestimmte der elektrisch leitfähigen Strukturen die Kante des Zwischenverbindungssubstrats nicht erreichen; die bestimmten elektrisch leitfähigen Strukturen, die die Kante des Zwischenverbindungssubstrats nicht erreichen, sind eingerichtet, einen entsprechenden Schaltkreisknoten des Bauteils mit einer entsprechenden leitfähigen Struktur der Baugruppe zu verbinden, von der zumindest ein Teil direkt unter dem Bauteil liegt; eine Mehrzahl der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats liegt direkt unter dem Bauteil.
  • Das Zwischenverbindungssubstrat weist eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante auf, wobei sich bestimmte der elektrisch leitfähigen Strukturen zumindest zur Kante des Zwischenverbindungssubstrats erstrecken.
  • Zumindest einige der elektrisch leitfähigen Strukturen weisen eine Länge und eine Breite auf, und die Länge beträgt mindestens das Vierfache der Breite.
  • Zumindest einige der elektrisch leitfähigen Strukturen weisen jeweils einen oder mehrere Stollen darauf auf, eingerichtet zum Verbinden mit einer leitfähigen Struktur der Baugruppe; die Stollen sind eingerichtet, Lot anzunehmen; die Stollen enthalten aufplattiertes Lot oder vorgeformtes Lot; zumindest einige der Stollen sind kreisförmig, und es gibt vielfache kreisförmige Stollen auf mindestens einigen der elektrisch leitfähigen Strukturen; zumindest einige der kreisförmigen Stollen enthalten Lotkugeln; zumindest einige der Stollen enthalten längliche Stollen.
  • Die elektrisch leitfähigen Strukturen, die einem ersten der Schaltkreisknoten des Bauteils entsprechen, erstrecken sich in einer ersten Richtung in einer primären ebenen Orientierung des Zwischenverbindungssubstrats, und die elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten des Bauteils entsprechen, sind miteinander in dem Zwischenverbindungssubstrat durch eine gemeinsame leitfähige Struktur verbunden, die sich in einer zweiten Richtung erstreckt, wobei die zweite Richtung nicht parallel zur ersten Richtung in der primären ebenen Orientierung des Zwischenverbindungssubstrats liegt; wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist und die elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten und der gemeinsamen leitfähigen Struktur entsprechen, nicht die Kante des Zwischenverbindungssubstrats erreichen; das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist und die gemeinsame leitfähige Struktur nahe einem Teil der Kante des Zwischenverbindungssubstrats angeordnet ist und dadurch die Verbindung der elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten des Bauteils entsprechen, mit einer einzelnen leitfähigen Struktur der Baugruppe ermöglichen; das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist und die leitfähige Struktur nahe einem ersten Teil der Kante des Zwischenverbindungssubstrats angeordnet ist, wobei das Zwischenverbindungssubstrat weiter eine zweite gemeinsame leitfähige Struktur enthält, die in dem Zwischenverbindungssubstrat die elektrisch leitfähigen Strukturen verbindet, die einem zweiten der Schaltkreisknoten des Bauteils entsprechen, und die zweite leitfähige Struktur nahe einem zweiten Teil der Kante des Zwischenverbindungssubstrats angeordnet ist.
  • Die elektrisch leitfähigen Strukturen, die zwei oder mehr der Schaltkreisknoten entsprechen, sind in einem ersten Bereich des Zwischenverbindungssubstrats angeordnet, der durch ein erstes Breite-zu-Abstand-Verhältnis leitfähigen Materials gekennzeichnet ist, und die elektrisch leitfähigen Strukturen, die zwei oder mehr anderen der Schaltkreisknoten entsprechen, sind in einem zweiten Bereich des Zwischenverbindungssubstrats angeordnet, der durch ein zweites Breite-zu-Abstand-Verhältnis des leitfähigen Materials gekennzeichnet ist, das sich vom ersten Breite-zu-Abstand-Verhältnis unterscheidet; das Bauteil enthält mindestens einen Teil eines Schaltreglers, und die elektrisch leitfähigen Strukturen, die in dem ersten Bereich des Zwischenverbindungssubstrats angeordnet sind, entsprechen Leistungsstufenknoten einer Leistungsstufe des Schaltreglers, und die elektrisch leitfähigen Strukturen, die in dem zweiten Bereich des Zwischenverbindungssubstrats angeordnet sind, entsprechen Steuerschaltungsknoten einer Steuerschaltung des Schaltreglers.
  • Das Bauteil enthält einen oder mehrere Leistungs-Bauteile und eine dazugehörige Steuerschaltung, und erste der elektrisch leitfähigen Strukturen entsprechen Anschlüssen des einen oder der mehreren Leistungs-Bauteile, und zweite der elektrisch leitfähigen Strukturen entsprechen Steuerschaltungsknoten der Steuerschaltung; das eine oder die mehreren Leistungs-Bauteile und die dazugehörige Steuerschaltung sind Teil eines Schaltreglers.
  • Das Zwischenverbindungssubstrat hat eine erste Fläche zum Verbinden mit dem Bauteil, wobei Abschnitte mindestens einiger der elektrisch leitfähigen Strukturen freiliegend auf der der ersten Fläche des Zwischenverbindungssubstrats sind, wobei das Zwischenverbindungssubstrat weiter eine Vielzahl von leitenden Buckeln enthält, die an den freiliegenden Stellen der elektrisch leitenden Strukturen ausgebildet sind und zur Verbindung mit dem Bauteil ausgebildet sind; die leitenden Buckel enthalten beliebige aus Kugeln, Buckeln, Pfeilern und Stollen; die leitenden Buckel enthalten Kupferpfeiler, welche direkt auf den elektrisch leitfähigen Strukturen ausgebildet sind; die leitenden Buckel enthalten Kupferpfeiler und die Kupferpfeiler sind auf einer Unter-Buckel-Metallisierungs-Schicht (UBM-Schicht) ausgebildet, welche auf den elektrisch leitfähigen Strukturen ausgebildet ist; die leitfähigen Buckel enthalten Kupferpfeiler, und die Kupferpfeiler verringern die seitliche Leitfähigkeit der elektrisch leitfähigen Strukturen.
  • Das Zwischenverbindungssubstrat hat eine erste Fläche zum Verbinden mit dem Bauteil, wobei Abschnitte mindestens einiger der elektrisch leitfähigen Strukturen freiliegend sind auf der ersten Fläche des Zwischenverbindungssubstrats und gestaltet sind für eine Verbindung mit leitfähigen Buckeln, welche auf dem Bauteil ausgebildet sind; die leitfähigen Buckel enthalten beliebige von Kugeln, Buckeln, Pfeilern oder Stollen.
  • Eine thermisch leitfähige Struktur, gestaltet zum Leiten von Wärme von dem Bauteil; mindestens ein Abschnitt der thermisch leitfähigen Struktur verläuft durch das Zwischenverbindungssubstrat und ermöglicht somit eine Leitung der Wärme vom Bauteil zur Baugruppe.
  • Mindestens einige der elektrisch leitfähigen Strukturen sind gestaltet für ein Anbringen diskreter passive Schaltungselemente auf dem Zwischenverbindungssubstrat.
  • Mindestens einige der elektrisch leitfähigen Strukturen enthalten Strukturmerkmale, welche ein Anhaften an ein Zwischenmedium des Zwischenverbindungssubstrats fördern, und die Strukturmerkmale enthalten eine oder mehrere von welligen Kanten, gezackten Kanten, Zick-Zack-Kanten, unregelmäßige Kanten, Kantenperforierungen oder Kantenvorsprünge.
  • Die im alternierenden Muster angeordneten elektrisch leitfähigen Strukturen enthalten längliche Strukturen, die ersten bzw. zweiten Schaltungsknoten entsprechen, wobei die länglichen Strukturen in einer ersten Richtung im Zwischenverbindungssubstrat ausgerichtet sind, wobei die länglichen Strukturen, die dem ersten Schaltungsknoten entsprechen, mit den länglichen Strukturen alternieren, die dem zweiten Schaltungsknoten entsprechen; jede der in dem alternierenden Muster angeordneten elektrisch leitfähigen Strukturen hat eine Länge, die mindestens das Vierfache ihrer Breite ist, jede der elektrisch leitfähigen Strukturen, die dem ersten Schaltungsknoten entspricht, hat einen oder mehr Stollen darauf an einem Ende der elektrisch leitfähigen Struktur nahe der ersten Kante des Zwischenverbindungssubstrats, und jede der elektrisch leitfähigen Strukturen, die dem zweiten Schaltungsknoten entspricht, hat einen oder mehr Stollen darauf an einem Ende der elektrisch leitfähigen Struktur nahe einer zweiten Kante des Zwischenverbindungssubstrats gegenüberliegend zur ersten Kante, und die Stollen auf den elektrisch leitfähigen Strukturen, die dem ersten Schaltungsknoten entsprechen, sind zum Verbinden mit einer ersten leitfähigen Ebene auf der Baugruppe eingerichtet, und die Stollen auf den elektrisch leitfähigen Strukturen, die dem zweiten Schaltungsknoten entsprechen, sind zum Verbinden mit einer zweiten leitfähigen Ebene auf der Baugruppe eingerichtet, wobei die erste und die zweite leitfähige Ebene benachbart sind und nicht überlappen.
  • Gemäß einer weiteren Klasse von Umsetzungen ist ein Zwischenverbindungssubstrat zum Verbinden eines Bauteils mit einer Baugruppe vorgesehen. Das Zwischenverbindungssubstrat enthält eine Vielzahl von elektrisch leitfähigen Strukturen, wobei jede der elektrisch leitfähigen Strukturen zum Verbinden mit einem entsprechenden einer Vielzahl von Schaltungsknoten des Bauteils eingerichtet ist. Eine oder mehr der elektrisch leitfähigen Strukturen, welche einem ersten Schaltungsknoten des Bauteils entsprechen, sind im Zwischenverbindungssubstrat durch eine oder mehr der elektrisch leitfähigen Strukturen eingeschlossen, die einem zweiten Schaltungsknoten des Bauteils entsprechen.
  • Verschiedene dieser Umsetzungen können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon:
    Mindestens einige der Schaltungsknoten des Bauteils entsprechen Anschlüssen von einer oder mehreren Leistungsbauteilen; das eine oder die mehreren Leistungsbauteile sind Teil eines Schaltreglers; das eine oder die mehreren Leistungsbauteile enthalten zwei Leistungsbauteile; und die Anschlüsse enthalten zwei Leistungsknotenanschlüsse und einen Schaltanschluss; einer der Leistungsknotenanschlüsse enthält den ersten Leistungsknoten des Bauteils; und der Schaltanschluss enthält den zweiten Schaltungsknoten des Bauteils; die eine oder die mehreren elektrisch leitfähigen Strukturen, die dem ersten Schaltungsknoten entsprechen, und die eine oder die mehreren elektrisch leitfähigen Strukturen, die dem zweiten Schaltungsknoten entsprechen, sind zum Verbinden der entsprechenden leitfähigen Strukturen der Baugruppe eingerichtet.
  • Die eine oder mehreren elektrisch leitfähigen Strukturen, die dem ersten Schaltungsknoten entsprechen, enthalten eine Vielzahl von elektrisch leitfähigen Strukturen, und die eine oder die mehreren elektrisch leitfähigen Strukturen, welche dem zweiten Schaltkreisknoten des Bauteils entsprechen, enthalten eine erste leitfähige ebene Struktur mit einer Vielzahl von Öffnungen darin, in welche die elektrisch leitfähigen Strukturen, die dem ersten Schaltungsknoten des Bauteils entsprechen, eingeschlossen sind; die Öffnungen, welche die dem ersten Schaltkreisknoten entsprechenden elektrisch leitfähigen Strukturen umschließen, bilden ein Schachbrettmuster in der ersten leitfähigen ebenen Struktur; die elektrisch leitfähigen Strukturen, welche dem ersten Schaltkreisknoten entsprechen, und die erste leitfähige ebene Struktur sind gestaltet zum Verbinden des ersten bzw. zweiten Schaltkreisknotens des Bauteils auf einer Seite des Zwischenverbindungssubstrats über eine Vielzahl von leitfähigen Buckeln, und die elektrisch leitfähigen Strukturen, welche dem ersten Schaltkreisknoten entsprechen, und die erste leitfähige ebene Struktur sind ferner gestaltet zum Verbinden der ersten bzw. zweiten leitfähigen ebenen Strukturen der Baugruppe auf einer gegenüberliegenden Seite des Zwischenverbindungssubstrat; die erste und die zweite leitfähige ebene Struktur der Baugruppe sind nebeneinanderliegend und nicht überlappend; die erste leitfähige ebene Struktur ist gestaltet zum Verbinden mit der zweiten leitfähigen ebenen Struktur der Baugruppe an einer Kante der ersten leitfähigen ebenen Struktur, und die elektrisch leitfähigen Strukturen, welche dem ersten Schaltungsknoten entsprechen, sind gestaltet zum Verbinden der ersten leitfähigen ebenen Struktur der Baugruppe an Stellen in einer Richtung, welche im Wesentlichen senkrecht zu einer primären ebenen Ausrichtung des Zwischenverbindungssubstrats verläuft; wobei jede einer Vielzahl der elektrisch leitfähigen Strukturen, die einem dritten Schaltkreisknoten entsprechen, ebenfalls eingeschlossen ist in dem Zwischenverbindungssubstrat innerhalb einer entsprechenden der Öffnungen der ersten leitfähigen ebenen Struktur.
  • Das Bauteil enthält mindestens einen Abschnitt eines Schaltreglers, und erste der elektrisch leitfähigen Strukturen, welche in einem ersten Bereich des Zwischenverbindungssubstrats angeordnet sind, entsprechen den Leistungsstufenknoten einer Leistungsstufe des Leistungsreglers, und zweite der elektrisch leitfähigen Strukturen, welche in einem zweiten Bereich des Zwischenverbindungssubstrats angeordnet sind, entsprechen Steuerschaltungsknoten einer Steuerschaltung des Schaltreglers.
  • Das Zwischenverbindungssubstrat hat eine erste Fläche zum Verbinden mit dem Bauteil, wobei Abschnitte von mindestens einigen der elektrisch leitfähigen Strukturen auf der ersten Fläche des Zwischenverbindungssubstrats freiliegend sind, wobei das Zwischenverbindungssubstrat ferner eine Vielzahl von leitfähigen Buckeln enthält, die auf den freiliegenden Abschnitten der elektrisch leitfähigen Strukturen ausgebildet sind und für eine Verbindung mit dem Bauteil gestaltet sind; die leitfähigen Buckel enthalten beliebige von Kugeln, Buckeln, Pfeilern oder Stollen; die leitfähigen Buckel enthalten Kupferpfeiler, welche direkt auf den elektrisch leitfähigen Strukturen ausgebildet sind; die leitfähigen Buckel enthalten Kupferpfeiler, und die Kupferpfeiler sind auf einer Unter-Buckel-Metallisierungsschicht (UBM-Schicht) ausgebildet, welche auf den elektrisch leitfähigen Strukturen ausgebildet ist.
  • Das Zwischenverbindungssubstrat hat eine erste Fläche zum Verbinden des Bauteils, wobei Abschnitte von mindestens einigen der elektrisch leitfähigen Strukturen auf der ersten Fläche des Zwischenverbindungssubstrats freiliegend sind und gestaltet sind zum Verbinden mit den leitfähigen Buckeln, welche auf dem Bauteil ausgebildet sind; die leitfähigen Buckel enthalten beliebige von Kugeln, Buckeln, Pfeilern oder Stollen.
  • Eine thermisch leitfähige Struktur, welche gestaltet ist zum Leiten von Wärme von dem Bauteil; mindestens ein Abschnitt der thermisch leitfähigen Struktur erstreckt sich durch das Zwischenverbindungssubstrat und ermöglicht dadurch ein Leiten der Wärme vom Bauteil zur Baugruppe.
  • Mindestens einige der elektrisch leitfähigen Strukturen sind gestaltet zur Anbringung diskreter passiver Schaltungselemente auf dem Zwischenverbindungssubstrat.
  • Mindestens einige der elektrisch leitfähigen Strukturen enthalten Strukturmerkmale, welche ein Anhaften an einem Zwischenmedium des Zwischenverbindungssubstrats fördern, und die Strukturmerkmale enthalten eine oder mehrere wellige Kanten, gezackte Kanten, Zickzackkanten, unregelmäßige Kanten, Kantenperforierungen oder Kantenvorsprünge.
  • Gemäß einer weiteren Klasse von Umsetzungen ist ein Gehäuse vorgesehen, welches ein Bauteil mit einem oder mehreren Leistungsbauteilen enthält, und ein Zwischenverbindungssubstrat zum Verbinden des Bauteils mit einer Baugruppe. Das Zwischenverbindungssubstrat enthält eine Vielzahl von elektrisch leitfähigen Strukturen, wobei erste der elektrisch leitfähigen Strukturen Anschlüssen des einen oder der mehreren Leistungsbauteile entsprechen. Das Bauteil ist auf freiliegenden Abschnitten der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats über leitfähige Buckel angebracht.
  • Verschiedene dieser Umsetzungen können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon:
    Das eine oder die mehreren Leistungsbauteile sind Teil eines Schaltreglers.
  • Das eine oder die mehreren Leistungsbauteile enthalten zwei Leistungsbauteile, und die Anschlüsse enthalten zwei Leistungsknotenanschlüsse und einen Schaltanschluss.
  • Mindestens eine der ersten elektrisch leitfähigen Strukturen, welche einem der Anschlüsse entspricht, ist eingeschlossen im Zwischenverbindungssubstrat durch mindestens eine andere der ersten elektrisch leitfähigen Strukturen, welche einem anderen der Anschlüsse entspricht.
  • Das Bauteil enthält eine Steuerschaltung, welche den einen oder den mehreren Leistungsbauteilen zugeordnet ist, und zweite der elektrisch leitfähigen Strukturen entsprechen Steuerschaltungsknoten der Steuerschaltung.
  • Mindestens einige der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats haben diskrete passive Schaltungselemente, welche damit verbunden sind; die diskreten passiven Schaltungselemente enthalten eine Vielzahl von Kondensatoren, welche mit mindestens einigen der Anschlüsse des einen oder der mehreren Leistungsbauteile verbunden sind; ein erster Anschluss des einen oder der mehreren Leistungsbauteile hat zwei oder mehr der Vielzahl von Kondensatoren, welche damit verbunden sind, wobei die zwei oder mehr Kondensatoren auf dem Zwischenverbindungssubstrat längs mehr als einer Kante des Bauteils angebracht sind; die ersten elektrisch leitfähigen Strukturen, die einem ersten Anschluss des einen oder der mehreren Leistungsbauteile entsprechen, sind gestaltet zum Verbinden mit der Baugruppe längs einer ersten Kante des Zwischenverbindungssubstrats, und einer oder mehr der Kondensatoren, welche dem ersten Anschluss entsprechen, sind längs einer zweiten Kante des Zwischenverbindungssubstrats, die verschieden ist von der ersten Kante, angebracht; die elektrisch leitfähigen Strukturen, mit welchen ein erstes der diskreten passiven Elemente verbunden ist, sind nicht zum Verbinden mit der Baugruppe gestaltet; das erste diskrete passive Schaltungselement ist nur zugänglich zum Testen unter Verwendung einer Testschnittstelle des Bauteils; eines oder mehr der diskreten passiven Schaltungselemente sind auf dem Zwischenverbindungssubstrat zwischen benachbarten der leitfähigen Buckel angebracht; die diskreten passiven Schaltungselemente enthalten einen oder mehr aus einem Kondensator, einem Widerstand oder einer Spule.
  • Ein Unterfüllmaterial, das einen Raum zwischen den leitfähigen Buckeln besetzt, die die elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats mit dem Bauteil verbinden; das Unterfüllmaterial enthält entweder eine verteilte Unterfüllung oder eine Verguss-Untefüllung; das Unterfüllmaterial ist Teil eines Kapslungsmaterials, das mindestens teilweise das Bauteil einkapselt.
  • Das Bauteil ist angebracht auf den elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats auf einer Seite des Bauteils, und eine zweite Seite des Bauteils gegenüberliegend zur ersten Seite ist für eine Wärmeableitung freiliegend; das Zwischenverbindungssubstrat enthält ferner eine thermisch leitfähige Struktur, wobei das Gehäuse ferner eine Wärmespreizerstruktur enthält, die auf der freiliegenden zweiten Seite des Bauteils angebracht ist und thermisch mit der thermisch leitfähigen Struktur des Zwischenverbindungssubstrats verbunden ist, um eine Wärmeableitung von dem Bauteil zu der thermisch leitfähigen Struktur zu fördern; mindestens ein Abschnitt der thermisch leitfähigen Struktur erstreckt sich durch das Zwischenverbindungssubstrat und ist gestaltet zum Verbinden mit der Baugruppe, wodurch ein Leiten der Wärme von dem Bauteil hin zur Baugruppe ermöglicht wird; ein oder mehrere Abschnitte eines Trägerrahmens, angeordnet längs einer oder mehrerer Kanten des Zwischenverbindungssubstrats benachbart zum Bauteil, wobei die Wärmespreizerstruktur thermisch verbunden ist mit der thermisch leitfähigen Struktur des Zwischenverbindungssubstrats über die Abschnitte des Trägerrahmens; der Trägerrahmen ist rechteckig und verläuft durchgehend um das Bauteil auf dem Zwischenverbindungssubstrat; der Trägerrahmen enthält ein oder mehrere nicht durchgehende Segmente um das Bauteil des Zwischenverbindungssubstrats; die Wärmespreizerstruktur enthält eine Vielzahl von nicht verbundenen oder teilweise verbundenen Abschnitten und/oder eine oder mehrere Öffnungen.
  • Das Gehäuse enthält ferner eine zweite Vorrichtung und ein zweites Zwischenverbindungssubstrat zum Verbinden des zweiten Bauteils mit der Baugruppe über das Zwischenverbindungssubstrat, wobei das zweite Zwischenverbindungssubstrat eine zweite Vielzahl von elektrisch leitfähigen Strukturen enthält, und das zweite Bauteil ist angebracht auf freiliegenden Abschnitten der zweiten Vielzahl von elektrisch leitfähigen Strukturen über zweite leitfähige Buckel, und das zweite Zwischenverbindungssubstrat ist angebracht auf dem Bauteil mit mindestens einem der zweiten Vielzahl von elektrisch leitfähigen Strukturen, welche verbunden werden mit einer oder mehreren der Vielzahl von elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats über dritte leitfähige Buckel neben einer Kante des Bauteils; das zweite Bauteil enthält ebenfalls ein oder mehrere Leistungsbauteile.
  • Die ersten elektrisch leitfähigen Strukturen, welche mindestens einem der Anschlüsse des einen Leistungsbauteils oder der mehreren Leistungsbauteile entsprechen, sind angeordnet in einem alternierenden Muster in dem Zwischenverbindungssubstrat, wobei die ersten elektrisch leitfähigen Strukturen mindestens einem anderen der Anschlüsse des einen Leistungsbauteils oder der mehreren Leistungsbauteile entsprechen.
  • Das Bauteil ist gekennzeichnet durch ein Bauteil-Abstandsmaß, und die Baugruppe ist gekennzeichnet durch ein Baugruppen-Abstandsmaß, welches kleiner ist als etwa 800 Mikrometer, und das Bauteil-Abstandsmaß beträgt etwa die Hälfte des Baugruppen-Abstandsmaßes, und eine Breite von mindestens einigen der elektrisch leitfähigen Strukturen beträgt mindestens etwa das Zweifache eines Abstands zwischen den mindestens einigen der elektrisch leitfähigen Strukturen.
  • Das Zwischenverbindungssubstrat hat eine erste Fläche, welche mit dem Bauteil verbunden ist, und eine zweite Fläche, welche mit der Baugruppe verbunden ist, sowie eine Kante, wobei mindestens einige der elektrisch leitfähigen Strukturen die Kante des Zwischenverbindungssubstrats nicht erreichen.
  • Das Zwischenverbindungssubstrat hat eine erste Fläche, welche mit dem Bauteil verbunden ist, und eine zweite Fläche, welche mit der Baugruppe verbunden ist, sowie eine Kante, wobei mindestens einige der elektrisch leitfähigen Strukturen sich mindestens zur Kante des Zwischenverbindungssubstrats erstrecken.
  • Mindestens einige der elektrisch leitfähigen Strukturen haben eine Länge und eine Breite, und die Länge ist mindestens viermal so groß wie die Breite.
  • Mindestens einige der elektrisch leitfähigen Strukturen haben jeweils einen oder mehrere Stollen darauf, gestaltet zum Verbinden mit einer leitfähigen Struktur der Baugruppe; die Stollen sind gestaltet zum Aufnehmen von Lot; die Stollen enthalten aufplattiertes Lot oder vorgeformtes Lot; mindestens einige der Stollen sind kreisförmig, und es gibt vielfache kreisförmige Stollen auf mindestens einigen der elektrisch leitfähigen Strukturen; mindestens einige der kreisförmigen Stollen enthalten Lotkugeln; mindestens einige der Stollen enthalten längliche Stollen.
  • Die ersten elektrisch leitfähigen Strukturen, welche einem ersten der Anschlüsse entsprechen, erstrecken sich in einer ersten Richtung in einer primären ebenen Orientierung des Zwischenverbindungssubstrats, und die ersten elektrisch leitfähigen Strukturen, welche dem ersten Anschluss entsprechen, sind miteinander verbunden in dem Zwischenverbindungssubstrat durch eine gemeinsame leitfähige Struktur, welche sich in einer zweiten Richtung erstreckt, wobei die zweite Richtung nicht parallel zur ersten Richtung in der primären ebenen Orientierung des Zwischenverbindungssubstrats verläuft; das Zwischenverbindungssubstrat hat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe, sowie eine Kante, wobei die ersten elektrisch leitfähigen Strukturen, welche dem ersten Anschluss entsprechen, und die gemeinsame leitfähige Struktur nicht die Kante des Zwischenverbindungssubstrats erreichen; das Zwischenverbindungssubstrat hat eine erste Fläche, welche mit dem Bauteil verbunden ist, und eine zweite Fläche, welche mit der Baugruppe verbunden ist, sowie eine Kante, und die gemeinsame leitfähige Struktur ist nahe einem Abschnitt der Kante des Zwischenverbindungssubstrats angeordnet und gestaltet zum Verbinden der ersten elektrisch leitfähigen Strukturen, welche dem ersten Anschluss entsprechen, mit einer einzelnen leitfähigen Struktur der Baugruppe; das Zwischenverbindungssubstrat hat eine erste Fläche, welche mit dem Bauteil verbunden ist, und eine zweite Fläche, welche mit der Baugruppe verbunden ist, sowie eine Kante, und die gemeinsame leitfähige Struktur ist nahe einem ersten Abschnitt der Kante de Zwischenverbindungssubstrats angeordnet, wobei das Zwischenverbindungssubstrat ferner eine zweite gemeinsame leitfähige Struktur enthält, welche im Zwischenverbindungssubstrat die ersten elektrisch leitfähigen Strukturen, welche einem zweiten der Anschlüsse entsprechen, verbindet, und die zweite gemeinsame leitfähige Struktur ist nahe einem zweiten Abschnitt der Kante des Zwischenverbindungssubstrats angeordnet.
  • Die ersten elektrisch leitfähigen Strukturen, welche den Anschlüssen des einen oder der mehreren Leistungsbauteile entsprechen, sind in einem ersten Bereich des Zwischenverbindungssubstrats angeordnet, welcher gekennzeichnet ist durch ein erstes Breite-zu-Abstand-Verhältnis eines leitfähigen Materials, und zweite der elektrisch leitfähigen Strukturen, welche Steuerschaltungsknoten einer Steuerschaltung entsprechen, die dem einen oder den mehreren Leistungsbauteilen zugeordnet ist, sind in einem zweiten Bereich des Zwischenverbindungssubstrats angeordnet, welcher gekennzeichnet ist durch ein zweites Breite-zu-Abstand-Verhältnis des leitfähigen Materials, welches verschieden ist von dem ersten Breite-zu-Abstand-Verhältnis.
  • Eine thermisch leitfähige Struktur, gestaltet zum Leiten von Wärme von dem Bauteil; mindestens ein Abschnitt der thermisch leitfähigen Struktur erstreckt sich durch das Zwischenverbindungssubstrat und ist gestaltet zum Verbinden mit der Baugruppe, wodurch ein Leiten der Wärme vom Bauteil zur Baugruppe ermöglicht wird.
  • Mindestens einige der elektrisch leitfähigen Strukturen enthalten Strukturmerkmale, welche ein Anhaften an einem Zwischenmedium des Zwischenverbindungssubstrats fördern, und die Strukturmerkmale enthalten eine oder mehrere wellige Kanten, gezackte Kanten, Zickzackkanten, unregelmäßige Kanten, Kantenperforierungen oder Kantenvorsprünge.
  • Mindestens eine der ersten elektrisch leitfähigen Strukturen, welche einem ersten Anschluss des einen oder der mehreren Leistungsbauteile entsprechen, ist eingeschlossen in dem Zwischenverbindungssubstrat durch eine oder mehrere der ersten elektrisch leitfähigen Strukturen, welche einem zweiten Anschluss des einen oder der mehreren Leistungsbauteile entsprechen; die eine oder mehr der ersten elektrisch leitfähigen Strukturen, welche dem zweiten Anschluss entspricht, enthält eine erste leitfähige ebene Struktur mit einer Vielzahl von Öffnungen darin, in welchen die ersten elektrisch leitfähigen Strukturen, welche dem ersten Anschluss entsprechen, eingeschlossen sind; die Öffnungen, welche die ersten elektrisch leitfähigen Strukturen einschließen, die dem ersten Anschluss entsprechen, bilden ein Schachbrettmuster in der ersten leitfähigen ebenen Struktur; die ersten elektrisch leitfähigen Strukturen, welche dem ersten Anschluss entsprechen, und die erste leitfähige ebene Struktur sind gestaltet zum Verbinden mit dem ersten bzw. dem zweiten Anschluss auf einer Seite des Zwischenverbindungssubstrats über eine Teilmenge der leitfähigen Buckel, und die ersten elektrisch leitfähigen Strukturen, welche dem ersten Anschluss entsprechen, und die erste leitfähige ebene Struktur sind ferner gestaltet zum Verbinden mit einer ersten bzw. einer zweiten leitfähigen ebenen Struktur der Baugruppe auf einer gegenüberliegenden Seite des Zwischenverbindungssubstrats; mindestens einige der ersten leitfähigen Strukturen enthält Durchkontaktierungen, welche eine Strom- oder Wärmeleitung in einer Richtung senkrecht zu einer primären ebenen Orientierung des Zwischenverbindungssubstrats zu Baugruppen direkt unter der Vorrichtung ermöglichen; die erste und die zweite elektrisch leitfähige ebene Struktur der Baugruppe sind nebeneinanderliegend und nicht überlappend; die erste leitfähige ebene Struktur ist gestaltet zum Verbinden mit der zweiten leitfähigen ebenen Struktur der Baugruppe an einer Kante der ersten leitfähigen ebenen Struktur, und die erste elektrisch leitfähige Struktur, welche dem ersten Anschluss entspricht, sind gestaltet zum Verbinden mit der ersten leitfähigen ebenen Struktur der Baugruppe an Stellen in einer Richtung, die im Wesentlichen senkrecht zur primären ebenen Orientierung des Zwischenverbindungssubstrats ist; jede einer Vielzahl der elektrisch leitfähigen Strukturen, welche einem dritten Anschluss der einen oder der mehreren Leistungsbauteile entsprechen, ist ebenfalls eingeschlossen in dem Zwischenverbindungssubstrat innerhalb einer entsprechenden der Öffnungen der ersten leitfähigen ebenen Struktur.
  • Die leitfähigen Buckel enthalten beliebige von Kugeln, Buckeln, Pfeilern oder Stollen; die leitfähigen Buckel enthalten Kupferpfeiler; die Kupferpfeiler sind direkt auf den elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats ausgebildet; die Kupferpfeiler sind ausgebildet auf einer Unter-Buckel-Metallisierungs-Schicht (UBM-Schicht), die auf den elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats ausgebildet ist; das Bauteil enthält eine Kupfer-Verteilungsschicht (RDL), und die Kupferpfeiler sind direkt auf der RDL ausgebildet; das Bauteil enthält eine Kupfer-Verteilungsschicht (RDL), und die Kupferpfeiler sind ausgebildet auf einer Unter-Buckel-Metallisierungs-Schicht (UBM-Schicht), welche auf der RDL ausgebildet ist.
  • Gemäß einem weiteren Ausführungsbeispiel ist ein Zwischenverbindungssubstrat vorgesehen zum Verbinden eines Bauteils mit einer Baugruppe, einschließlich einer Vielzahl von elektrisch leitfähigen Strukturen. Jede der elektrisch leitfähigen Strukturen ist gestaltet zum Verbinden eines entsprechenden einer Vielzahl von Schaltungsknoten des Bauteils. Mindestens einige der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats haben diskrete passive Schaltungselemente, welche angebracht sind auf dem Zwischenverbindungssubstrat, das damit verbunden ist. Mindestens eine der elektrisch leitfähigen Strukturen, mit welchen ein Anschluss eines ersten des diskreten passiven Elements verbunden ist, ist gestaltet lediglich zum Verbinden mit dem Bauteil und nicht mit der Baugruppe.
  • Verschiedene dieser Ausführungsbeispiele können die folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon.
  • Zwei oder mehr der diskreten passiven Schaltungselemente sind gestaltet zum Verbinden mit einem ersten Schaltungsknoten des Bauteils, wobei zwei oder mehr diskrete passive Schaltungselemente längs mehr als einer Kante des Zwischenverbindungssubstrats angebracht sind.
  • Die elektrisch leitfähigen Strukturen, welche einem ersten Schaltungsknoten des Bauteils entsprechen, sind gestaltet zum Verbinden mit der Baugruppe längs einer ersten Kante des Zwischenverbindungssubstrats, und ein oder mehrere der diskreten passiven Schaltungselemente, welche dem ersten Schaltungsknoten entsprechen, sind angebracht auf einer zweiten Kante des Zwischenverbindungssubstrats, welche von der ersten Kante verschieden ist.
  • Eine oder mehr der diskreten passive Schaltungselemente sind angebracht auf dem Zwischenverbindungssubstrat an Stellen zwischen freiliegenden Abschnitten der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats, gestaltet zum Verbinden mit dem Bauteil.
  • Die diskreten passiven Schaltungselemente enthalten einen oder mehrere eines Kondensators, eines Widerstands und einer Spule.
  • Das Bauteil enthält ein oder mehr Leistungsbauteile, wobei mindestens einige der elektrisch leitfähigen Strukturen Anschlüssen des einen oder der mehreren Leistungsbauteile entsprechen, und die diskreten passiven Schaltungselemente enthalten eine Vielzahl von Kondensatoren, welche zum Verbinden mit mindestens einigen der Anschlüsse des einen oder der mehreren Leistungsbauteile gestaltet sind.
  • Die ersten diskreten passiven Schaltungselemente und die entsprechenden elektrisch leitfähigen Strukturen sind derart gestaltet, dass, wenn das Bauteil, das Zwischenverbindungssubstrat und die Baugruppe verbunden sind, das erste diskrete passive Schaltungselement nur zugänglich ist zum Testen unter Verwendung einer Testschnittstelle des Bauteils.
  • Gemäß einer weiteren Ausführungsform ist ein Zwischenverbindungssubstrat vorgesehen zum Verbinden eines Bauteils mit einer Baugruppe, einschließlich einer Vielzahl von elektrisch leitfähigen Strukturen. Jede der elektrisch leitfähigen Strukturen ist gestaltet zum Verbinden mit einem entsprechenden einer Vielzahl von Schaltungsknoten des Bauteils. Mindestens einige der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats haben diskrete passive Schaltungselemente, welche auf dem Zwischenverbindungssubstrat angebracht sind, das damit verbunden ist. Zwei oder mehr der diskreten passiven Schaltungselemente sind gestaltet zum Verbinden mit einem ersten Schaltungsknoten des Bauteils. Die zwei oder mehr diskreten passiven Schaltungselemente sind längs mehr als einer Kante des Zwischenverbindungssubstrats angebracht.
  • Verschiedene dieser Ausführungsformen können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon.
  • Die elektrisch leitfähigen Strukturen, welche dem ersten Schaltungsknoten des Bauteils entsprechen, sind gestaltet zum Verbinden mit der Baugruppe längs einer ersten Kante des Zwischenverbindungssubstrats, wobei die erste Kante verschieden ist von mindestens einer der Kanten, längs welcher die zwei oder mehr diskreten passiven Schaltungselemente angebracht sind.
  • Ein oder mehrere der diskreten passive Schaltungselemente sind angebracht auf dem Zwischenverbindungssubstrat an Stellen zwischen freiliegenden abschnitten der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats, gestaltet zum Verbinden mit dem Bauteil.
  • Die diskreten passiven Schaltungselemente enthalten einen oder mehrere eines Kondensators, eines Ohmschen Widerstands und einer Spule.
  • Das Bauteil enthält ein oder mehrere Leistungsbauteile, wobei mindestens einige der elektrisch leitfähigen Strukturen Anschlüssen des einen oder der mehreren Leistungsbauteile entsprechen, und die diskreten passiven Schaltungselemente enthalten eine Vielzahl von Kondensatoren, welche gestaltet sind zum Verbinden mit mindestens einigen der Anschlüsse des einen oder der mehreren Leistungsbauteile.
  • Gemäß einem weiteren Ausführungsbeispiel ist ein Zwischenverbindungssubstrat vorgesehen zum Verbinden eines Bauteils mit einer Baugruppe, einschließlich einer Vielzahl von elektrisch leitfähigen Strukturen. Jede der elektrisch leitfähigen Strukturen ist gestaltet zum Verbinden mit einem entsprechenden einer Vielzahl von Schaltungsknoten des Bauteils. Mindestens einige der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats hat diskrete passive Schaltungselemente, welche auf dem Zwischenverbindungssubstrat angebracht sind, das damit verbunden ist. Die elektrisch leitfähigen Strukturen, die einem ersten Schaltungsknoten des Bauteils entsprechen, sind gestaltet zum Verbinden mit der Baugruppe längs einer ersten Kante des Zwischenverbindungssubstrats, und eines oder mehrere der diskreten passiven Schaltungselemente, welche dem ersten Schaltungsknoten entsprechen, sind angebracht auf einer zweiten Kante des Zwischenverbindungssubstrats, welche verschieden ist von der ersten Kante.
  • Verschiedene dieser Ausführungsbeispiele können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon: Zwei oder mehr der diskreten passiven Schaltungselemente sind gestaltet zum Verbinden mit dem ersten Schaltungsknoten des Bauteils, wobei zwei oder mehr diskrete passive Schaltungselemente längs mehr als einer Kante des Zwischenverbindungssubstrats angebracht sind.
  • Ein oder mehrere der diskreten passiven Schaltungselemente sind angebracht auf dem Zwischenverbindungssubstrat an Stellen zwischen freiliegenden Abschnitten der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats, gestaltet zum Verbinden mit dem Bauteil.
  • Die diskreten passiven Schaltungselemente enthalten einen oder mehrere von einem Kondensator, einem Widerstand und einer Spule.
  • Das Bauteil enthält ein oder mehrere Leistungsbauteile, wobei mindestens einige der elektrisch leitfähigen Strukturen Anschlüssen des einen oder der mehreren Leistungsbauteile entsprechen, und die diskreten passiven Schaltungselemente enthalten eine Vielzahl von Kondensatoren, welche gestaltet sind zum Verbinden von mindestens einigen der Anschlüsse des einen oder der mehreren Leistungsbauteile.
  • Gemäß einer weiteren Klasse von Ausführungsformen ist ein Buckel-Bauteil vorgesehen, das eine Vielzahl von leitfähigen Strukturen mit einer Verteilungsschicht (RDL) und eine Vielzahl von direkt auf der RDL ausgebildeten Kupferpfeilern ohne Passivierungsmaterial zwischen den Kupferpfeilern und der RDL enthält.
  • Verschiedene dieser Ausführungsformen können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon:
    Eine Passivierungsschicht, welche die RDL bedeckt, durch die sich die Kupferpfeiler erstrecken.
  • Die Kupferpfeiler verringern die seitliche Leitfähigkeit der elektrisch leitfähigen Strukturen.
  • Das Bauteil enthält einen integrierten Schaltkreis.
  • Das Buckel-Bauteil enthält ein oder mehrere Leistungsbauteile mit einer Vielzahl von Anschlüssen; das eine oder die mehreren Leistungsbauteile sind Teil eines Schaltreglers; das eine oder die mehreren Leistungsbauteile enthalten zwei Leistungsbauteile, und die Anschlüsse enthalten zwei Leistungsknotenanschlüsse und einen Schaltanschluss; die Kupferpfeiler sind gestaltet zum Verbinden der Anschlüsse des einen oder der mehreren Leistungsbauteile mit elektrisch leitfähigen Strukturen eines Substrats.
  • Gemäß einer weiteren Klasse von Ausführungsformen ist ein Verfahren zur Herstellung eines Bauteils vorgesehen. Eine Saatschicht wird über eine zugängliche Metallisierung eines unterliegenden Substrats gesputtert. Eine erste Photoresistschicht mit einem ersten Muster wird auf der Saatschicht angeordnet. Eine erste leitfähige Metallschicht wird unter Verwendung der Saatschicht gemäß dem ersten Muster plattiert. Ein zweites Photoresist mit einem zweiten Muster wird auf die erste leitfähige Metallschicht plattiert. Eine zweite leitfähige Metallschicht wird unter Verwendung der Saatschicht gemäß dem zweiten Muster plattiert. Die zweite leitfähige Metallschicht wird ohne Passivierungsmaterial zwischen der zweiten leitfähigen Metallschicht und der ersten leitfähigen Metallschicht ausgebildet. Die Saatschicht wird geätzt.
  • Verschiedene dieser Ausführungsformen können beliebige der folgenden Merkmale enthalten, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon.
  • Die erste und die zweite leitfähige Metallschicht enthalten Kupfer.
  • Die erste leitfähige Metallschicht enthält eine Kupferverteilungsschicht (Kupfer-RDL), und die zweite leitfähige Metallschicht enthält eine Vielzahl von Kupferpfeilern; ein Passivierungsmaterial wird auf die RDL und die Kupferpfeiler aufgebracht; Lot wird auf die Kupferpfeiler plattiert.
  • Eine oder mehrere zusätzliche leitfähige Metallschichten werden unter Verwendung der Saatschicht plattiert.
  • Die erste Photoresistschicht wird gestrippt, bevor die zweite Photoresistschicht aufgebracht wird.
  • Die erste und die zweite Photoresistschicht werden im Wesentlichen gleichzeitig gestrippt.
  • Gemäß einer weiteren Klasse von Ausführungsformen ist ein Zwischenverbindungssubstrat vorgesehen zum Verbinden eines Bauteils mit einer Baugruppe. Das Bauteil enthält eine Leistungsstufe eines Schaltreglers. Die Leistungsstufe hat erste und zweite Leistungsknotenanschlüsse und einen Schaltanschluss. Das Zwischenverbindungssubstrat enthält eine Vielzahl elektrisch leitfähiger Strukturen, wobei erste der elektrisch leitfähigen Strukturen gestaltet sind zum Verbinden mit dem ersten Leistungsknotenanschluss, wobei zweite der elektrisch leitfähigen Strukturen gestaltet sind zum Verbinden mit dem Schaltanschluss, und wobei dritte der elektrisch leitfähigen Strukturen gestaltet sind zum Verbinden mit dem zweiten Leistungsknotenanschluss. Die ersten, zweiten und dritten elektrisch leitfähigen Strukturen sind derart im Zwischenverbindungssubstrat angeordnet, dass Strom in den zweiten elektrisch leitfähigen Strukturen resultierend aus einem Betrieb der Leistungsstufe des Schaltreglers im Wesentlichen konstant bleibt, wenn eine Leitung zwischen den ersten elektrisch leitfähigen Strukturen und den dritten elektrisch leitfähigen Strukturen umgeschaltet wird.
  • Verschiedene dieser Ausführungsformen können beliebige der folgenden Merkmale, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon, enthalten.
  • Jede der zweiten elektrisch leitfähigen Strukturen ist benachbart zu einer der ersten elektrisch leitfähigen Strukturen und einer der dritten elektrisch leitfähigen Strukturen; jede der zweiten elektrisch leitfähigen Strukturen hat eine der ersten elektrisch leitfähigen Strukturen auf einer Seite der zweiten elektrisch leitfähigen Struktur und eine der dritten elektrisch leitfähigen Strukturen auf einer gegenüberliegenden Seite der zweiten elektrisch leitfähigen Struktur gegenüberliegend zur ersten Seite.
  • Gemäß einer weiteren Klasse von Ausführungsformen ist eine Gehäuse vorgesehen, welches, einschließlich eines Bauteils mit einer Leistungsstufe eines Schaltspannungsreglers, die Leistungsstufe mit einem ersten und einem zweiten Leistungsknotenanschluss und einem Schaltanschluss enthält. Das Gehäuse enthält ferner ein Zwischenverbindungssubstrat zum Verbinden des Bauteils mit einer Baugruppe. Das Zwischenverbindungssubstrat enthält eine Vielzahl von elektrisch leitfähigen Strukturen, wobei erste der elektrisch leitfähigen Strukturen verbunden sind mit dem ersten Leistungsknotenanschluss, wobei zweite der elektrisch leitfähigen Strukturen verbunden sind mit dem Schaltanschluss, und wobei dritte der elektrisch leitfähigen Strukturen verbunden sind mit dem zweiten Leistungsknotenanschluss. Die ersten, zweiten und dritten elektrisch leitfähigen Strukturen sind im Zwischenverbindungssubstrat angeordnet, so dass Strom in den zweiten elektrisch leitfähigen Strukturen resultierend aus einem Betrieb der Leistungsstufe des Schaltreglers im Wesentlichen konstant bleibt, wenn eine Leitung zwischen den ersten elektrisch leitfähigen Strukturen und den dritten elektrisch leitfähigen Strukturen umgeschaltet wird.
  • Verschiedene dieser Ausführungsformen können beliebige der folgenden Merkmale, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon, enthalten.
  • Jede der elektrisch leitfähigen Strukturen ist benachbart zu einer der ersten elektrisch leitfähigen Strukturen und einer der dritten elektrisch leitfähigen Strukturen; jede der zweiten elektrisch leitfähigen Strukturen hat eine der ersten elektrisch leitfähigen Strukturen auf einer ersten Seite der zweiten elektrisch leitfähigen Struktur und eine der dritten elektrisch leitfähigen Strukturen auf einer gegenüberliegenden Seite der zweiten elektrisch leitfähigen Struktur gegenüberliegend zur ersten Seite.
  • Gemäß einer weiteren Klasse von Ausführungsformen ist ein Buckel-Bauteil vorgesehen, das eine Leistungsstufe eines Schaltspannungsreglers enthält, wobei die Leistungsstufe einen ersten und einen zweiten Leistungsknotenanschluss und einen Schaltanschluss aufweist. Das Buckel-Bauteil enthält ferner eine Vielzahl von leitfähigen Buckeln, welche auf einer Fläche davon angeordnet sind und gestaltet sind zum Erleichtern von externen Verbindungen mit dem ersten und dem zweiten Leistungsknotenanschluss und dem Schaltanschluss der Leistungsstufe des Schaltspannungsreglers. Erste der leitfähigen Buckel sind elektrisch verbunden mit dem ersten Leistungsknotenanschluss, zweite der leitfähigen Buckel sind elektrisch verbunden mit dem Schaltanschluss, und dritte der leitfähigen Buckel sind elektrisch verbunden mit dem zweiten Leistungsknotenanschluss. Die Leistungsstufe des Schaltreglers ist derart gestaltet und die ersten, zweiten und dritten leitfähigen Buckel sind derart angeordnet, dass der Strom in den zweiten leitfähigen Buckeln resultierend aus einem Betrieb der Leistungsstufe des Schaltreglers im Wesentlichen konstant bleibt, wenn eine Leitung zwischen den ersten leitfähigen Buckeln und den dritten leitfähigen Buckeln umgeschaltet wird.
  • Verschiedene dieser Ausführungsformen können beliebige der folgenden Merkmale, einschließlich beliebiger geeigneter Kombinationen, Permutationen oder Untermengen davon, enthalten.
  • Jede einer Vielzahl von Untermengen der zweiten leitfähigen Buckel ist benachbart zu einer von einer Vielzahl von Untermengen der ersten leitfähigen Buckel und einer von einer Vielzahl von Untermengen der dritten leitfähigen Buckel; jede der Vielzahl von Untermengen der ersten, zweiten und dritten leitfähigen Buckel ist angeordnet in einer Reihe, wobei jede Reihe der zweiten leitfähigen Buckel eine Reihe der ersten leitfähigen auf einer ersten Seite der Reihe von zweiten leitfähigen Buckeln und eine Reihe der dritten leitfähigen Buckel auf einer gegenüberliegenden Seite der Reihe der zweiten leitfähigen Buckel gegenüberliegend zur ersten Seite aufweist.
  • Die leitfähigen Buckel enthalten beliebige von Kugeln, Buckeln, Pfeilern und Stollen.
  • Die leitfähigen Buckel enthalten Kupferpfeiler; das Buckel-Bauteil enthält eine Kupferverteilungsschicht (Kupfer-RDL), und die Kupferpfeiler sind direkt auf der RDL ausgebildet; das Buckel-Bauteil enthält eine Kupferverteilungsschicht (Kupfer-RDL), und die Kupferpfeiler sind auf einer Unter-Buckel-Metallisierungs-Schicht (UBM-Schicht) ausgebildet, die auf der RDL ausgebildet ist.
  • Die leitfähigen Buckel sind länglich.
  • Ein weiteres Verständnis des Wesens und der Vorteile der vorliegenden Erfindung ergibt sich durch Verweis auf die verbleibenden Teile der Beschreibung und der Zeichnungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine bestimmte Umsetzung eines Zwischenverbindungssubstrats.
  • 2 zeigt eine weitere Umsetzung eines Zwischenverbindungssubstrats.
  • 3 zeigt eine weitere Umsetzung eines Zwischenverbindungssubstrats.
  • 4 zeigt ein Muster von leitfähigen Buckeln, welche bei einer bestimmten Umsetzung eines Zwischenverbindungssubstrats verwendet werden kann.
  • 5(a)–5(e) zeigen verschiedene Komponenten einer bestimmten Umsetzung eines Zwischenverbindungssubstrats und ein entsprechendes Muster von leitfähigen Buckeln.
  • 6(a) und 6(b) zeigen weitere Umsetzungen eines Zwischenverbindungssubstrats und entsprechender Bauteile, welche darauf angebracht sind.
  • 7 und 8 zeigen Ausführungsformen von Zwischenverbindungssubstraten mit Vorrichtungen und Wärmespreizern, die darauf angebracht sind.
  • 9 zeigt gestapelte Zwischenverbindungssubstrate und Bauteile.
  • 10(a)–10(c) zeigen verschiedene Aspekte einer bestimmten Umsetzung eines Zwischenverbindungssubstrats mit passive Komponenten, welche darauf angebracht sind.
  • 11 zeigt verschiedene Umsetzungen von leitfähigen Elementen in bestimmten Umsetzungen von Zwischenverbindungssubstraten.
  • 12 und 13(a)–13(c) zeigen leitfähige Strukturen, welche mit verschiedenen Umsetzungen verwendet werden können.
  • 14 und 15 zeigen bestimmte Anordnungen von leitfähigen Elementen an bestimmten Umsetzungen von Zwischenverbindungssubstraten.
  • GENAUE BESCHREIBUNG DER SPEZIFISCHEN AUSFÜHRUNGSBEISPIELE
  • Nachfolgend erfolgt eine detaillierte Bezugnahme auf bestimmte Ausführungsbeispiele der Erfindung einschließlich der besten Ausführungsformen, die der Erfinder zum Ausführen der Erfindung beabsichtigt. Beispiele dieser spezifischen Ausführungsbeispiele sind in der beiliegenden Zeichnung dargestellt. Während die Erfindung in Verbindung mit diesen spezifischen Ausführungsbeispielen beschrieben wird, ist es selbstverständlich, dass nicht beabsichtigt ist, die Erfindung auf die beschriebenen Ausführungsbeispiele zu beschränken. Vielmehr ist beabsichtigt, Alternativen, Modifikationen und Äquivalente, soweit diese in Wesen und Umfang der Erfindung, wie durch die beiliegenden Ansprüche beschrieben, enthalten sind, abzudecken. In der folgenden Beschreibung sind spezifische Details dargelegt, um ein profundes Verständnis der vorliegenden Erfindung zu ermöglichen. Die vorliegende Erfindung kann ausgeführt werden ohne einige oder alle dieser spezifischen Details. Außerdem können allgemein bekannte Merkmale nicht im Detail beschrieben sein, um eine unnötige Unklarheit der Erfindung zu vermeiden.
  • Eine Halbleitergehäusetechnologie, bekannt als Flip-Chip QFN (Quad flat no lead) beinhaltet ein Montieren eines Flip-Chip-IC auf einem Leiterrahmen, welcher Leiterbahnen umfasst, die aus einer festen Platte aus Kupfer geätzt sind. Diese Baugruppe wird dann in eine Vergussmasse eingeschlossen, um das Bauteil vor der Umgebung zu schützen. Eine Begrenzung bei diesem „Subtraktions”-Verfahren zum Erzeugen von Leiterbahnen, auf welchen das Flip-Chip-IC montiert wird, ist, dass aktuelle Ätztechniken die Dichte der Leiterbahnen begrenzen. Das bedeutet, die Auflösung von Kupferätztechniken setzt dem Abstand zwischen benachbarten Leiterbahnen (beispielsweise etwa 125 Mikrometer) engere Grenzen. Dies wiederum begrenzt das Abstandsmaß der Verbindungen (das heißt, Kugeln, Buckel oder Pfeiler) auf dem Bauteil, zum Beispiel einem Flip-Chip-IC, welches auf den Leiterbahnen anzubringen ist. Eine gewisse Verbesserung kann erreicht werden durch Verringern der Dicke des Kupfers, das geätzt wird, doch führt dies schließlich zu inakzeptablen Zuverlässigkeitsproblemen, wie beispielsweise Brüchigkeit der Leiterbahnen und Leiterrahmen. Daher weisen herkömmliche Verfahren zur Herstellung von Leiterbahnen auf einem Leiterrahmen seltsame Hindernisse im Hinblick auf die Verwendung derartiger Techniken bei Flip-Chip- und anderen Gehäusen mit erhöhter Anzahl von Ein- und Ausgängen auf.
  • Techniken, die mit organischen Substraten arbeiten, erreichen höhere Dichten, jedoch sind sie für viele Anwendungen inakzeptabel teuer und sind häufig für extremere Anwendungen oder im Hinblick auf eine Produktlebensdauer unterlegen.
  • Vorgeformte Substrate, bei welchen Leiterbahnen unter Verwendung von ”Additions”-Techniken hergestellt werden (zum Beispiel Aufplattieren der Leiterbahnen auf einem Substrat), können gewünscht hohe Dichten in manchen Anwendungen erreichen (zum Beispiel etwa 40–50 Mikrometer zwischen Leiterbahnen und potentiell nur 30 Mikrometer in manchen Fällen).
  • Verschiedene vorgeformte Substrate, welche hierin beschrieben sind, können gekennzeichnet sein durch einen ersten Satz von Nutzen, welche sich aus Vorteilen einer Plattiertechnologie im Verhältnis zu einer Ätztechnologie ableiten, und/oder einen zweiten Satz von Nutzen, welche sich aus Vorteilen von vorgeformten Strukturen im Verhältnis zu herkömmlichen Leiterrahmen ableiten.
  • Im Hinblick auf Plattieren vs. Ätzen haben geätzte Leiterbahnen Begrenzungen im Verhältnis zu plattierten Leiterbahnen im Hinblick auf das erreichbare Leiterbahnquerschnittsverhältnis (bzw. „trace aspect ratio”). Zum Beispiel können beim Ätzen von zwei Seiten einer Kupferplatte herkömmliche Verfahren typischerweise lediglich einen Abstand zwischen Leiterbahnen von etwas mehr als die Hälfte der Dicke der Leiterbahnen erzielen. Hingegen wird ein Plattieren üblicherweise angewandt, um Strukturen mit viel höheren Querschnittsverhältnissen (bzw. „aspect ratios”) herzustellen. Es gibt Wege zum Erreichen eines ähnlichen Abstands unter Verwendung von Ätzverfahren, jedoch erfordern diese ein Ätzen nur einer dünnen Schicht. Daher besteht ein Vorteil eines Plattierens im Verhältnis zu einem Ätzen in Strukturen mit einem höheren Querschnittsverhältnis (etwa 110 μm Leiterbahndicke bei 40 μm Abstand zwischen Leiterbahnen).
  • Außerdem haben vorgeformte Substrate (welche sowohl mit Ätz- als auch mit Plattiertechniken erzeugt werden können) einen Vorteil gegenüber herkömmlichen Leiterrahmen, welcher darin besteht, dass ein eigentlicher Rahmen für die Leiterbahnen nicht für vorgeformte Substrate erforderlich ist. Das heißt, bei herkömmlichen Leiterrahmen müssen die zwischenliegenden geätzten Leiterbahnen mit einem Rahmen verbunden werden, welcher die Strukturen bis zu einem Verguss zusammenhält. Dies macht es erforderlich, dass alle Leiterbahnen bis zur Kante des Bauteils reichen, das heißt, es können keine schwebenden Strukturen innerhalb des Bauteils erzeugt werden. Dies macht es schwierig, Area Array- und Multi-Row-Gehäuse herzustellen, da es keine Möglichkeit gibt, innere schwebende leitfähige Strukturen vorzusehen, welche die Kante des Bauteils nicht erreichen. Da vorgeformte Substrate einen solchen Rahmen nicht erfordern, sind sie nicht in dieser Weise begrenzt.
  • Wie durch Verweis auf die unten stehende Beschreibung spezifischer Ausführungsbeispiele deutlich wird, kann eine Vielzahl von Vorteilen bei vorgeformten Substraten erreicht werden, welche wie hier beschrieben umgesetzt sind. Beispielsweise erbringt ein herkömmlicher Leiterrahmen, hergestellt unter Verwendung eines Ätzens mit einer Dicke von 200 μm, Leiterbahnen, welche eine Breite von 250 μm bei einem Abstandsmaß von 400 μm aufweisen. Hingegen kann gemäß einem oder mehrerer hierin beschriebener Ausführungsbeispiele für dieselbe Breite einer Leiterbahn ein Abstandsmaß von 290 μm bei vorgeformten Strukturen unter Verwendung eines Plattierens erreicht werden; eine Verringerung um 110 μm. Würde man versuchen, die Breite der Leiterbahnen eines herkömmlichen Leiterrahmens auf unterhalb von 250 μm zu reduzieren, so würde das Ätzverfahren zu Strukturen führen, welche nicht mechanisch stabil sind. Beispielsweise würden, wenn derartige Strukturen in einem Halbätzen erzeugt werden würden, diese Cantileverbrücken bilden, welche im Hinblick darauf, wie weit sich diese erstrecken können, begrenzt sind. Während eine Leiterbahnbreite bei geätzten Leiterrahmen theoretisch auf 125 μm verringert werden kann (wodurch ein Abstandsmaß von 275 μm bei einem Abstand von 150 μm erreicht wird), sind derartige Strukturen in ihrer Länge stark begrenzt. Hingegen werden die Leiterbahnen eines vorgeformten Substrats durch die Vergussmasse getragen, in welcher diese gehalten werden und über große Distanzen laufen können, zum Beispiel mehr als das Vierfache ihrer Breite.
  • Außerdem ist, während das Abstandsmaß bei einigen Bauteilen (etwa Flip-Chip-Bauteile) sehr klein sein kann (beispielsweise 150 μm), das Abstandsmaß auf gedruckten Leiterplatten (PCBs) generell 500 μm (bei begrenzten Anwendungen mit einem Abstandsmaß von 400 μm). Generell ermöglicht der Stand der Technik für PCBs und Durchkontaktierungstechnologien keine Verringerung eines Abstandsmaßes unterhalb 500 μm ohne eine inakzeptable Erhöhung von Kosten (für die meisten Anwendungen). Dies ist der Tatsache geschuldet, dass die PCBs typischerweise hergestellt werden unter Verwendung von Ätztechnologien (bei einigen additiven Plattierverfahren für Durchkontaktierungen und äußere Schichten). So muss wegen dieser Begrenzung von PCBs ein Abstandsmaß eines externen Bauteils bei 500 μm bleiben, während ein Abstandsmaß eines internen Bauteils auf ein beliebiges verringertes Abstandsmaß zu bringen ist. Unglücklicherweise führt eine herkömmliche Leiterrahmentechnologie zu praktischen Begrenzungen bei einem Innen-Bauteil-Abstandsmaß, welches den sehr niedrigen Abstandsmaßen und hohen I/O-Anzahlen praktisch nicht entsprechen kann, durch welche einige Bauteiltechnologien, etwa Flip-Chip-Bauteile, gekennzeichnet sind. Verschiedene Ausführungsbeispiele sind unten beschrieben, welche einen oder mehrere der Vorteile von vorgeformten Substraten im Hinblick auf diese Designprobleme darstellen.
  • Gemäß einigen Ausführungsbeispielen können vorgeformte Substrate wie folgt hergestellt werden. Ein Trägersubstrat oder Trägerrahmen (zum Beispiel kann Stahl als eine Option mit geringen Kosten verwendet werden) ist vorplattiert mit einem Dünnfilm aus Kupfer zum Fördern einer Plattierung. Die Leiterbahnen (einschließlich einer zweiten Schicht von Leiterbahnen auf der Oberseite der ersten Schicht von Leiterbahnen (d. h. Stollen)) werden auf das Kupfer plattiert, und anschließend wird ein Vergussmaterial auf die Leiterbahnen und den Träger aufgebracht. Das Vergussmaterial wird anschließend weggeschliffen, um die Stollen zur Verbindung des vorgeformten Substrats mit einer anderen Baugruppe, etwa einer gedruckten Leiterplatte (PCB) freizulegen. Im Gegensatz zu herkömmlichen subtraktiven Techniken für eine Leiterrahmenausbildung ermöglicht das additive Verfahren, mittels welchem diese Leiterbahnen ausgebildet werden, Flexibilität im Hinblick darauf, wo die Kontaktflächen angeordnet werden können. Der Träger wird anschließend weggeätzt von der anderen Seite der Baugruppe, um die im Vergussmaterial eingebetteten Leiterbahnen freizulegen. Eine Isolierschicht wird optional auf die Leiterbahnen aufgebracht, in welcher anschließend Kontaktflächen ausgebildet werden können, wo das auf das vorgeformte Substrat zu montierende Buckel-Bauteil in Kontakt mit den Leiterflächen des vorgeformten Substrats gelangt. Für weitere Informationen bezüglich Techniken für vorgeformte Substrate, welche bei verschiedenen Ausführungsbeispielen der Erfindung angewandt werden können, sei auf die U.S.-Patentveröffentlichung Nr. 2008/0145967 zu Semiconductor Package and Manufacturing Method Thereof, erteilt am 19. Juni 2008, verwiesen, deren gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist. Verschiedene Ausführungsbeispiele der hierin beschriebenen Erfindung beziehen sich auf die Verwendung von Zwischenverbindungssubstraten, etwa vorgeformte Substrate, zum Verbinden mit Buckel-Halbleitergehäusen, etwa Flip Chips, und genauer mit Buckeln-Halbleitergehäusen, welche bei Leistungsmanagementanwendungen verwendet werden. Wie hierin verwendet, bezieht sich „Buckel-Bauteil” auf ein beliebiges Halbleiterbauteil mit einer Anordnung von leitfähigen Elementen (etwa Kugeln, Buckel, Pfeiler etc.), welche über eine Fläche des Bauteils angeordnet sind, um eine elektrische Verbindung mit anderen Bauteilen, Platinen, Anordnungen oder Substraten, herzustellen.
  • 1 zeigt Leiterbahnen in einem vorgeformten Substrat, gestaltet zum Verbinden mit einem überliegenden Buckel-Bauteil und ferner mit den Steuerkontaktflächen und leitfähigen Ebenen auf einer unterliegenden PCB. Gemäß einer bestimmten Klasse von Ausführungsbeispielen stellen die leitfähigen Ebenen beispielsweise die drei Anschlüsse eines Schaltspannungsreglers, von welchen zwei in 1 dargestellt sind, das heißt, die VX-Ebene und die Grund(Gnd)/VSS-Ebene dar. Wie gezeigt, ähneln die Leiterbahnen, welche mit den unterliegenden leitfähigen Ebenen verbunden sind, Fingern, welche wechselnd bzw. verzahnt („interdigitated”) sind. Die kreisförmigen Stollen, welche die Leiterbahnen freilegen, sind mit einer entsprechenden leitfähigen Ebene der unterliegenden PCB ausgerichtet. Die Verbindung zwischen den Stollen und den leitfähigen Ebenen kann unter Verwendung einer beliebigen geeigneten Technologie, etwa Kugeln, Buckel, Pfeiler, Paste etc., hergestellt werden.
  • 2 zeigt Leiterbahnen in einem anderen vorgeformten Substrat, ebenfalls gestaltet zum Verbinden mit einem überliegenden Buckel-Bauteil und ebenfalls mit den Steuerkontaktflächen und leitfähigen Ebenen auf einer unterliegenden PCB. Auch bei diesem Beispiel stellen die leitfähigen Ebenen die drei Anschlüsse eines Spannungsschaltreglers dar. Jedoch sind, im Gegensatz zu 1, die Stollen längs der Leiterbahnen ausgebildet und bilden Leiterfinger zum Verbinden mit der unterliegenden PCB. Außerdem sind die Leiterbahnen von 2, welche derselben leitfähigen Ebene auf der PCB entsprechen, elektrisch miteinander verbunden (über einen horizontalen Bus), im Gegensatz zu der Isolierung zwischen benachbarten Leiterbahnen, dargestellt in 1. Die elektrisch verbundenen Leiterbahnen mit dem äquivalenten freiliegenden Stollen nach einem Zurückschleifen der Vergussmasse sind in 3 deutlicher dargestellt.
  • Der obere Abschnitt von 3 zeigt die miteinander verbundenen VX-Leiterbahnen, die miteinander verbundenen VSS-Leiterbahnen und die miteinander verbundenen VDD-Leiterbahnen, welche in dem vorgeformten Substrat liegen, wobei jeder Satz von Leiterbahnen einer leitfähigen Ebene auf der PCB entspricht, mit welcher dieser verbunden wird. Der horizontale Bus, welcher die vertikalen Finger jedes Satzes von Leiterbahnen miteinander verbindet, kann bei manchen Ausführungsformen vorteilhaft sein, wobei eine Einzelanschlussverbindung mit den miteinander verbundenen Leiterbahnen möglich ist. Ein solches Verfahren kann auch dahingehend vorteilhaft sein, dass eine elektrische Konnektivität im Falle eines einzelnen Leiter- oder Verbindungsfehlers besser gewährleistet werden kann.
  • Der untere Abschnitt von 3 zeigt das Muster von Stollen (in der Form von Leiterfingern), ausgebildet auf den Leiterbahnen, welche die direkte Verbindung mit den leitfähigen Ebenen und Kontaktflächen auf der unterliegenden PCB herstellen. Es sei angemerkt, dass die Verwendung von Kugeln, Buckeln oder Pfeilern anstelle von Leitern zu Verbesserungen der Zuverlässigkeit der Leiterplatte führt. Einige Ausführungsbeispiele sind unten erörtert. Es sollte ferner verstanden werden, dass all diese Strukturen (Kugeln, Buckel, Pfeiler, Stollen etc.) auf isolierten Leiterbahnen, wie beispielsweise jenen in 1 dargestellten ausgebildet sein können. 4 zeigt eine IC-Kontaktfläche und ein Pinout-Layout-Muster von Kugeln, Buckeln oder Pfeilern, welche ausgebildet werden können auf den Leiterbahnen der Struktur, gezeigt im oberen Abschnitt von 3 (wobei VSS als GND bei diesem Beispiel bezeichnet ist). Dieses Muster von Kugeln, Buckeln oder Pfeilern kann ausgebildet werden auf den Leiterbahnen eines vorgeformten Substrats, einem IC-Bauteil oder beiden.
  • Ein Vorteil bei einigen dieser Ausführungsbeispiele liegt in der Fähigkeit zur Verbesserung einer I/O-Dichte unter Beibehaltung einer ähnlichen Grundfläche wie bei herkömmlichen Gestaltungen, welche mit herkömmlicheren Verfahren arbeiten, etwa QFN, BGA, TSOP, J-lead, Gull-Wing etc. Eine verbesserte I/O-Dichte im Zusammenhang mit integrierten Leistungsmanagementschaltungen ermöglicht Entwicklern mehr Flexibilität beim Steuern und Überwachen derartiger Bauteile und insbesondere die Fähigkeit zur Aufnahme von I/O zur Außenwelt in demselben Bauteil wie die Umschalt-Schaltung, im Gegensatz zu separaten Steuer-ICs. Außerdem kann das Abstandsmaß zwischen den Hochstrom-Leiterbahnen (etwa VX-, VSS und VDD-Leiterbahnen) reduziert werden, bei entsprechenden Verringerungen des Widerstands und auch der Schaltverluste). Verbesserungen in Bezug auf Elektromigration können ebenfalls dahingehend realisiert werden, dass die erhöhte Dichte bedeutet, dass es mehr Lot pro Flächeneinheit gibt. Eine gleichmäßigere Verteilung von Leistung aus einer erhöhten Dichte kann ferner zu einer besseren Wärmeleistung führen.
  • Ferner sei darauf hingewiesen, dass die beschriebenen Leiterplattenmuster und verbindenden Strukturen lediglich Beispiele sind, welche die vielen möglichen Gestaltungen und Anwendungen von vorgeformten Substraten im Zusammenhang mit Leistungsmanagement-Bauteilen und -Systemen veranschaulichen. Ein weiteres Beispiel einer Gestaltung, bei welcher die Kugeln, Buckel oder Pfeiler auf den Leiterbahnen selbst ineinandergreifen, ist in 5(a) dargestellt. Wie dargestellt, sind Inseln ausgebildet in der leitfähigen VX-Ebene für die Kugeln, Buckel oder Pfeiler, welche mit VDD und VSS/GND verbunden sind. Das dargestellte Muster soll einen inneren Metallverbindungswiderstand verringern, um einen inneren Reihenwiderstand (RDSON) des schaltenden Halbleiterelements zu verbessern. Dieses Verfahren soll ferner PCB-Verbindungen mit der Verwendung von festen Leitungsebenen verbessern, um einen PCB-Widerstand zu verringern und eine Wärmeleitfähigkeit zu verbessern. Es soll ferner eine Anordnung für eine PCB-Montage infolge größerer Lotkontaktflächenverbindungen begünstigen. Für mehr Information über Techniken zum Verzahnen (bzw. „interdigitating”) von Leiterbahnen und/oder Gestaltungen von Kugeln, Buckeln oder Pfeilern zur Verwendung bei Ausführungsbeispielen der Erfindung sei auf die U.S.-Patentanmeldung Nr. 12/344,134 für Lead Assembly for a Flip-Chip Power Switch, eingereicht am 24. Dezember 2008, verwiesen, deren gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist.
  • 5(a)–5(e) zeigen ein zusätzliches Detail von Kupferpfeilerbuckeln und On-Chip-Metallverbindungen für eine Gestaltung von verzahnten Knoten, wie in 5(a) gezeigt. Eine perspektivische Explosionsansicht des Details von Bereich A von 5(b) ist in 5(c) gezeigt und stellt die On-Chip-Metallverbindungen für die Knoten in Bereich A dar. Eine perspektivische Explosionsansicht des Details von Bereich B von 5(b) ist in 5(d) gezeigt und stellt die ON-CHIP-Metallverbindungen für die Knoten in Bereich B dar. Eine perspektivische Explosionsansicht des Details von Bereich C von 5(b) ist in 5c gezeigt und stellt die On-Chip-Metallverbindungen für die Knoten in Bereich C dar. Wie in jeder von 5(c)–5(e) gezeigt, sind alle der Schichten zwischen einer Metallschicht 3 (M3) und dem Unter-Buckel-Metall (UBM) mit derselben elektrischen Polarität und entsprechend demselben Regleranschluss durch ”inter-stitches” verbunden.
  • Die verzahnte Anordnung der Leiterbahnen in einigen der Ausführungsbeispiele, die hier beschrieben sind (beispielsweise 1–3), führen zu einem Außen-Bauteil-Abstandsmaß, das zweimal so groß ist wie das Abstandsmaß einer inneren Leiterbahn, da nur jede zweite Leiterbahn mit demselben leitfähigen Element auf der unterliegenden PCB verbunden ist. Daraus folgt, dass ein Innen-Bauteil-Abstandsmaß auf 250 μm verringert werden kann, ohne das Außen-Bauteil-Abstandsmaß der PDV auf unterhalb seiner typischen Grenze von 500 μm zu drücken. Bein einem vorgeformten Substrat, welches gemäß Ausführungsbeispielen der Erfindung aufgebaut ist und einen Abstand von 40 μm zwischen Leiterbahnen aufweist, führt dies zu einer Leiterbahnbreite von 210 μm. Hingegen würde eine herkömmliche Leiterrahmentechnologie zu einer Leiterbahnbreite von 100 μm führen; deutlich unterhalb der empfohlenen Grenze für eine stabile Struktur. Zusätzlich zur Fragilität würde eine solche Leiterbahnbreite wahrscheinlich unangemessen für einen Stromfluss sein und zu einer inakzeptabel kleinen Bauteil-Kontaktflächenbreite (z. B. 100 μm) führen; deutlich unterhalb der aktuell zulässigen lötfähigen Breite für eine herkömmliche Leiterrahmentechnologie.
  • Gemäß einigen Ausführungsbeispielen erleichtert ein vorgeformtes Substrat nicht nur das ”fan-in” der I/O-Abschnitte des inneren Bauteils, sondern ermöglicht auch die Erzeugung einer Flächenanordnung im I/O-Abschnitt, wodurch ein Erhöhen einer I/O-Dichte gegenüber peripherer Bauteile, wie herkömmliche Leiterrahmen, ermöglicht wird. Es sei darauf hingewiesen, dass derartige Ausführungsbeispiele auch realisiert werden können unter Verwendung von LGA- oder BGA-Varianten der Konnektivität des vorgeformten Substrats zu der gedruckten Leiterplatte.
  • Gemäß einigen Ausführungsbeispielen ermöglicht die Zusammen-Anordnung von gemeinsamen Leiterbahnen auf einer Seite der Vorrichtung ein Entspannen der PCB-Abstandsmaß-Regeln dahingehend, dass alle der Leiterbahnen auf der gleichen Seite (beispielsweise VX oder VSS) in Kontakt gebracht werden können mit einer festen leitfähigen Ebene und somit die Notwendigkeit von Feinätzen und Leiterbahnen auf der PCB für diesen Zweck beseitigt wird, wodurch eine weitere Verringerung eines Abstandsmaßes unterhalb 500 μm ermöglicht wird. Ferner müssen derartige Gestaltungen keine Durchkontaktierungen in den PCB-Kontaktflächen anordnen; ein Verfahren, das Probleme während eines Rückflusses, wie etwa Durchkontaktierungsfallen-Lotleerstellen („vias trap solder voids”), hervorruft und die Zuverlässigkeit der Leiterplatte verringert. Das heißt, es werden Ausführungsbeispiele betrachtet, welche eine Anordnung von Durchkontaktierungen in VX-, VSS- und VDD-Ebenen zwischen Lotöffnungen in der Lotmaske ermöglicht, die gestaltet sind zum Verbinden mit den Leiterbahnen, Leiterbahnen von lötfähigen Bereichen der LGA und/oder Lotkugeln der BGA-Varianten der vorgeformten Strukturen. Die Durchkontaktierungen ermöglichen eine Verbindung von mehreren Schichten in der PCB direkt unterhalb des Bauteils. Eine solche Vorgehensweise kann eine Durchkontaktierungsdichte relativ zu herkömmlichen Leiterrahmengestaltungen bedeutend erhöhen und dadurch einen niedrigeren elektrischen Verlust sowie eine bessere Wärmeleitfähigkeit von dem Bauteil-Gehäuse zur Leiterplatte ermöglichen.
  • Beispiele von Klassen von Leistungsmanagement-Bauteilen und -Systemen, welche mit geeignet gestalteten vorgeformten Substraten arbeiten können, wie hierin beschrieben, enthalten beispielsweise jene, die beschrieben und abgedeckt sind durch die Ansprüche des U.S.-Patents Nr. 6,278,264 für Flip-Chip Switching Regulator, erteilt am 21. August 2001, dessen gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist. Eine breite Vielfalt von anderen Leistungsmanagement-Bauteilen- und -Systemen und andere Buckel-Bauteile, welche von den hierin beschriebenen spezifischen Ausführungsbeispielen profitieren können, wird für Fachleute auf dem Gebiet ebenfalls ersichtlich.
  • Gemäß einer bestimmten Klasse von Ausführungsbeispielen kann die Rückseite des Buckel-Bauteils, das auf die Leiterbahnen des vorgeformten Substrats montiert wird, freigelegt werden. Das heißt, sobald das Buckel-Bauteil auf dem vorgeformten Substrat montiert ist, kann die kombinierte Struktur an allen Seiten außer der Rückseite des Buckel-Bauteils vergossen werden, oder sie kann auf allen Seiten überspritzt werden, wobei ein Abschnitt der Überspritzung anschließend entfernt wird (beispielsweise durch Ätzen oder Schleifen), um die Rückseite des Buckel-Bauteils freizulegen.
  • 6(a) zeigt ein vorgeformtes Substrat ähnlich dem in 1 gezeigten sowie zwei alternative Querschnitte des vorgeformten Substrats mit einem montierten Buckel-Bauteil. Bei den gezeigten Beispielen ist die Rückseite des Buckel-Bauteils (a) freiliegend gezeigt. Das Buckel-Bauteil ist mit den Leiterbahnen (d) des vorgeformten Substrats über Kupfer-Pfeiler (b) und Lotbuckel (c) verbunden dargestellt, obwohl eine Vielzahl anderer Verbindungstypen angewandt werden kann. Die Stollen (c) längs der Leiterbahnen haben ebenfalls Lot (in der Form von Lotkugeln (f) bei diesem Beispiel) zur Herstellung der Verbindung mit der (nicht dargestellten) PCB.
  • Wie in 6(a) (unterer Bauteil-Querschnitt) gezeigt, können Ausführungsbeispiele der Erfindung eine herkömmliche Unterfüllung verwenden zum Ausfüllen der Zwischenräume zwischen den Verbindungen mit den Buckel-Bauteilen. Das heißt, sobald das Buckel-Bauteil angebracht ist und bevor eine Überspritzung aufgebracht ist, wird ein Unterfüllmaterial verteilt, welches unter das Bauteil fließt und die Zwischenräume unter dem Bauteil durch eine Kapillarwirkung füllt. Das Unterfüllmaterial kann ein beliebiges geeignetes herkömmliches Füllmaterial sein und ist gut geeignet für Ausführungsformen mit einer hohen I/O-Dichte bei einem extrem feinen Abstandsmaß.
  • Alternativ werden Ausführungsbespiele betrachtet, bei welchen eine Verguss-Unterfüllung verwendet werden kann (oberer Bauteil-Querschnitt in 6(a)). Eine Verguss-Unterfüllung ersetzt die verteilte Unterfüllung mit einem Verguss-Material, welches unter Verwendung eines Verfahrens eines Vergusstyps eingeführt wird. Das gröbere Material, das in der Vergussmasse enthalten ist, macht das Verfahren anspruchsvoller als ein Verteilen einer herkömmlichen Unterfüllung (insbesondere für Anwendungen mit extrem feinem Abstandsmaß), jedoch sind die Materialien erheblich kostengünstiger. Eine Verguss-Unterfüllung kann ferner dahingehend zur Verbesserung einer Zuverlässigkeit beitragen, dass sie einen stabileren mechanischen Schutz und/oder einen stabileren Schutz gegen Umwelteinflüsse als herkömmliche Unterfüllmaterialien liefern kann. 6(b) zeigt ein anderes vorgeformtes Substrat ähnlich dem oberen Bauteil-Querschnitt von 6(a), wobei jedoch die Kugeln, Buckel oder Pfeiler auf den Leiterbahnen in einer Weise ähnlich derjenigen in 5(a) gezeigten verzahnt sind.
  • Gemäß einer anderen Klasse von Ausführungsbeispielen, dargestellt in 7 und 8, sind Wärmespreizerstrukturen verbunden mit der freiliegenden Rückseite des montierten Buckel-Bauteils, um einen thermisch leitfähigen Pfad zur Entfernung von Wärme von dem Buckel-Bauteil vorzusehen. 7 zeigt drei Wärmespreizeranordnungen, welche eine Wärmeleitung in zwei Dimensionen vorsehen, das heißt, nach oben durch die Wärmespreizer und seitlich zu den Abschnitten des Wärmespreizers, welche sich über das unterliegende Halbleiterbauteil hinaus erstrecken. Integrierte Wärmespreizerfortsätze können verwendet werden als thermische und/oder elektrische Verbindungen. Wie in der mittleren Darstellung in 7 gezeigt, kann der Wärmespreizer nach unten in Kontakt mit der PCB gebracht werden, um den Wärmetransport über die PCB mittels Konvektion zu fördern. Wie in der unteren Darstellung von 7 gezeigt, können integrierte Wärmespreizerfortsätze auch angebracht sein an den Leiterbahnen des vorgeformten Substrats und/oder an der PCB über Stollen und Lotverbindungen. Derartige Ausführungsbeispiele können besonders wichtig sein, da die Leistung pro Chipflächeneinheit und eine I/O-Dichte weiter zunehmen.
  • Gemäß einer bestimmten Klasse von Ausführungsbeispielen, dargestellt in 8, wird mindestens ein Abschnitt des Trägersubstrats (das heißt, der Trägerrahmen) um die Kanten der Fenster beibehalten, welche weggeätzt werden, um die im vorgeformten Substrat liegenden Leiterbahnen freizulegen. Der Rahmen kann viereckig und durchgehend um das Bauteil sein, oder in einem oder mehreren unterbrochenen Segmenten um die Kante verlaufen, beispielsweise an den vier Ecken der Baugruppe, längs einer oder mehrerer Kanten, etc. Dieser Trägerrahmen liefert einen zusätzlichen Wärmepfad bzw. zusätzliche Wärmepfade zur PCB zum Verbessern der Wärmeleistung. Die oberen beiden Diagramme zeigen Ausführungsbeispiele, bei welchen die Wärmespreizerfortsätze sich über den Trägerahmen erstrecken, in einer Weise ähnlich den Ausführungsbeispielen, die in 7 gezeigt sind. Es sei darauf hingewiesen, dass diese Wärmespreizerfortsätze auch verbunden werden können mit den Leiterbahnen des vorgeformten Substrats und/oder der PCB, wie im unteren Diagramm von 7 gezeigt. Das untere Diagramm zeigt ein Ausführungsbeispiel, bei welchem der Wärmespreizer sich nicht über den Trägerrahmen hinaus erstreckt, und der primäre Wärmepfad zur PCB verläuft daher über den Trägerrahmen. Bei dem dargestellten Beispiel ist der Trägerrahmen verbunden mit der PCB-Gnd-Ebene verbunden dargestellt. Ferner werden Wärmespreizerstrukturen mit mehrfachen getrennten oder teilweise verbundenen Abschnitten betrachtet, und/oder einer oder mehreren Öffnungen. Derartige Strukturen können Spannungen verringern, welche sonst aus einer Wärmeausdehnung oder einer mechanischen Beanspruchung resultieren könnten, die auf ein Bauteil mit einem durchgehenden Wärmespreizer wirken.
  • Wärmespreizerstrukturen, welche bei verschiedenen Ausführungsbeispielen der Erfindung verwendet werden können, sind beschrieben in der U.S.-Patentanmeldung Nr. 12/716,197 für Chip-Scale Packaging with Protective Heat Spreader, eingereicht am 2. März 2010, deren gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist.
  • Es werden Ausführungsbeispiele betrachtet, bei denen mehrfache vorgeformte Substrate das Stapeln von Buckel-Bauteilen und/oder anderen aktiven oder passiven Elementen, wie in 9 gezeigt, ermöglichen. Das obere Diagramm zeigt zwei vorgeformte Substrate, welche mit zwei Buckel-Bauteilen (mit Unterfüllung) gestapelt sind, bei welchen elektrische Verbindungen zwischen den beiden Bauteilen um die Kante des unteren Bauteils im Stapel hergestellt sind (Lotkugeln sind dargestellt, jedoch kann eine beliebige geeignete Struktur verwendet werden). Das mittlere Diagramm zeigt die Hinzufügung eines passiven Bauteils (beispielsweise ein Kondensator, ein Widerstand, eine Spule etc.). Das untere Diagramm zeigt die Verwendung einer Verguss-Unterfüllung wie oben beschrieben. Die dargestellten Verwendungen einer herkömmlichen Unterfüllung oder einer Verguss-Unterfüllung sind lediglich Beispiele. Es werden auch Ausführungsbeispiele erwogen, bei welchen eine Vorgeformtes-Substrat/Buckel-Bauteil-Baugruppe eine herkömmliche Unterfüllung verwenden könnte, während eine andere eine Verguss-Unterfüllung verwendet. Es sei auch darauf hingewiesen, dass ein Stapeln nicht begrenzt ist auf zwei Baugruppen, das heißt, dass eine beliebige Anzahl von Bauteilen und vorgeformten Substraten, wie hierin beschrieben, gestapelt werden kann, wenn dies für bestimmte Anwendungen angemessen ist.
  • 10(a)–10(c) zeigen verschiedene Ansichten eines Ausführungsbeispiels, bei welchen passive Bauteile, in diesem Fall Entkopplungskondensatoren (Bauteile 0211), vorgesehen sind auf beiden Kanten des Chip (verbunden zwischen den schraffierten rechteckigen Kontaktflächen), selbst wenn externe Kontaktflächen für VDDH und VCC nur längs einer Kante des Chip vorgesehen sind. 10(a) zeigt die Orientierung der Buckel (beispielsweise 1002) auf dem darüberliegenden Chip 1004 zu den Leiterbahnen des vorgeformten Substrats. 10(b) zeigt das Muster von Kugeln, Buckeln oder Pfeilern (beispielsweise 1022) auf den Leiterbahnen des vorgeformten Substrats für eine Verbindung mit der unterliegenden PCB. 10(c) zeigt die Orientierung der VX, VDDH und VSS/GND leitfähigen Bereiche der unterliegenden PCB zu den Kugeln, Buckeln oder Pfeilern (beispielsweise 1022) auf den Leiterbahnen des vorgeformten Substrats, mit welchen die leitfähigen Ebenen verbunden sind, sowie die Durchkontaktierungen zu inneren Schichten der PCB.
  • Der Vorteil eines Vorsehens der VDDH zu VCC (oder Analog VDD) Kondensatoren auf beiden Kanten des Chip ist ein Begrenzen einer wirksamen Hochfrequenzentkopplung durch die Streuinduktivität, indem der Kondensator mit dem betreffenden Chip verbunden wird. Ein Streuinduktivität-Schaltverlust ist wichtig anstelle von Hoch-Strom-Anforderungs-Chips, da er einen LI^2f Schaltverlust beiträgt, welcher bei 1 MHz Schaltfrequenz ein nH-Äquivalent zu 1 mOhm Verlust aufweist. Mit zwei Kondensatoren auf zwei Kanten des Chip wird die Streuinduktivität halbiert gegenüber einem Kondensator auf einer Kante des Chip. Man könnte das Gleiche erreichen durch Anordnen externer Kontaktflächen für VDDH und VCC auf beiden Kanten des Gehäuses, jedoch würde dies die Anordnung zur Führung der Schaltknoten des Reglers aus dem Chip beschränken. Auf diese Weise wird, während die Entkopplung auf beiden Kanten des Chip unter Verwendung einer inneren Führung (bzw. „routing”) vorgesehen ist, die äußere Führung begrenzt auf ein Vorsehen von VDDH und VCC auf einer Kante des Gehäuses und eines Schaltknotens VX auf der anderen Kante des Gehäuses. Ferner kann man auch die BST-(„boot strap”) und Treiberentkopplungskondensatoren auf der gleichen Kante wie die Hochfrequenzentkopplungskondensatoren zusammen anordnen. Ein Integrieren dieser Kondensatoren innerhalb des Gehäuses kann die Notwendigkeit eines Vorsehens des I/O für diese Verbindungen außerhalb des Gehäuses (abgesehen von der Notwendigkeit, dass diese für automatische Tests zugänglich sind) möglicherweise eliminieren. Die Führung einer VCC-driver Versorgung und VBST-boost Versorgung kann auf einem inneren I/O vorgesehen sein, das nicht die Anforderung hat, auf der PCB führbar zu sein, sondern lediglich zugänglich zu sein während eines automatischen Tests. Ein Integrieren einer beliebigen Art von Kondensator ist vorteilhaft, selbst wenn sie nur auf einer Seite des Chip vorgesehen sind, da die Streuinduktivität zu diesem Kondensator relativ zu einem PCB-montierten Kondensator verringert ist, welcher physisch weiter weg sein würde (um die Dicke eines herkömmlichen Leiterrahmens) als bei der dargestellten Struktur. Ausführungsbeispiele der vorgeformten Substrate, die hierin beschrieben sind, ermöglichen eine Integration von Kondensatoren auf beiden Seiten des Chip infolge einer Flexibilität in ihrer inneren Führung. Diese vorgeformten Substrate bieten Vorteile gegenüber herkömmlichen Leiterrahmen, da der Gleichstand des feineren Abstandsmaß-Chip von den Leiterbahnen/Leitern kleiner sein kann und die Kondensatoren kleiner sein können und somit Verbindungen mit geringerer Induktivität für Kondensatoren ermöglichen, welche die Bauteile umgehen. Schließlich ist eine Induktivität auch definiert durch die Distanz, die ein Strom beim Schließen der Masche bzw. Schleife zurücklegt, und die Distanz zwischen den Rückpfaden in dieser Masche bzw. Schleife. Vorplattierte Leiterbahnen mit 30–40 μm Abstandsmaß kommen zusätzlich hinzu zur Verringerung von Streuinduktivitäten zwischen dem Chip und den Kondensatoren, da die hochfrequenten Ströme auf dem nächsten möglichen Weg fließen (beispielsweise die Oberfläche der Leiter), so dass der Abstand der Leiter unvermeidlich die Streuinduktivität der Verbindungen definiert. Und während die integrierten passiven Bauelemente an der Kante der Bauteile gezeigt sind, sei darauf hingewiesen, dass Ausführungsbeispiele erwogen werden, bei welchen passive Bauelemente in derartigen Strukturen zwischen Pfeilern (beispielsweise zwischen den Pfeilern, die in beliebigen Strukturen gezeigt sind, welche in 6(a)–9 dargestellt sind) integriert werden können, um die Induktivität weiter zu verringern.
  • Während nur die Kondensatoren als integriert gezeigt werden, könnte man passive Bauelemente, wie etwas Widerstände, in dasselbe Gehäuse integrieren und somit leichter als bei einem Verwenden von On-Chip-Widerständen genaue Referenzen für den Chip erzeugen. Derartige Off-Chip-Widerstände können gesteuerte Temperaturkoeffizienten aufweisen, jedoch kann ihre Temperatur in eng mit der Chip-Temperatur in Bezug gebracht werden, da sie nahe dem Chip zusammen verpackt sind. Wieder könnten diese inneren Widerstände nur während eines ATE-Tests zuglänglich sein oder überhaupt nicht zuglänglich sein von ATE, sondern nur durch die Chip-ATE-Testschnittstelle.
  • Da die Distanz zwischen Leiterbahnen in dem vorgeformten Substrat kleiner wird, kann eine Anhaftung zwischen dem Metall (beispielsweise Kupfer) der Leiterbahnen und der Verguss-Masse, in welcher die Leiterbahnen liegen, zu einem Zuverlässigkeitsproblem werden. Daher werden Ausführungsbeispiele erwogen, bei welchen diese Anhaftung verbessert oder optimiert wird durch Steuern der Dicken der Leiterbahnen, der Breiten der Leiterbahnen und/oder des Abstands zwischen Leiterbahnen im Verhältnis zueinander. Außerdem und in Übereinstimmung mit einigen Ausführungsbeispielen kann eine Vielfalt von Strukturmerkmalen in die Leiterbahnen und Stollen eingeführt werden, um eine Anhaftung zu fördern. Beispiele derartiger Strukturmerkmale sind in 11 gezeigt. Im linken Diagramm sind sowohl die Leiterbahnen als auch die Stollen zum Verbinden der vorgeformten Vorrichtung mit der PCB wellig, um die Größe einer Oberfläche, an welcher die verschiedenen Materialien verbunden sind, zu vergrößern. Im rechten Diagramm sind wellige Leiterbahnen kombiniert mit geraden Stollen. Eine breite Vielfalt von anderen Leiterbahnenvariationen (beispielsweise gezackt, Zick-Zack, unregelmäßig, Kantenperforierungen, Kantenvorsprünge etc.) kann geeignet sein für verschiedene Ausführungsformen. Ein weiterer Vorteil von einigen Strukturmerkmalen ist, dass sie derart wirken können, dass sie ein Ausbreiten von Rissen des Verguss-Materials entlang des Materials verhindern. Das heißt, die Strukturmerkmale der Leiterbahnen und Stollen können Schlusspunkte vorsehen, welche als „Riss-Stopps” wirken.
  • Gemäß einer bestimmten Klasse von Ausführungsbeispielen sind die äußeren Verbindungen auf einem Buckel-Bauteil (beispielsweise ein Flip-Chip, welches auf die Leiterbahnen in einem vorgeformten Substrat zu montieren ist) Kupfer-Pfeiler-Strukturen, wie in 12 und 13(a)–13(c) gezeigt. Es sein darauf hingewiesen, dass derartige Strukturen auch auf den Leiterbahnen der vorgeformten Struktur ausgebildet sein können. Herkömmlicherweise beinhaltet eine Herstellung einer derartigen Struktur eine Reihe von Verfahrensschritten, durch welche eine „Unter-Buckel-Metallisierungs-Schicht” oder UBM-Schicht über eine Chip-Kontaktflächen-Öffnung oder eine Kupferstreifen-Verteilungsschicht (RDL), vorher ausgebildet über der Chip-Kontaktflächen-Öffnung, eingeführt wird, wie in 12 gezeigt. Eine Repassivierung (beispilsweise Polyimid (PI)) wird anschließend ausgebildet, gefolgt von einem Sputter-Schritt zum Ausbilden der UBM, um ein Plattieren zu begünstigen. Die Pfeilerstruktur wird anschließend auf der UBM plattiert. Zusätzlich dazu, dass eine Anzahl von Verfahrensschritten erforderlich ist, setzt dieses Verfahren eine Grenze im Hinblick auf die Breite des Pfeilers (beispielsweise infolge von Registrierungstoleranzen etc.), welche für manche Anwendungen ungeeignet sein kann. Daher sind gemäß einer bestimmten Klasse von Ausführungsbeispielen Verfahren zum Ausbilden von Kupferpfeiler direkt auf dem RDL-Kupfer ohne eine UBM oder direkt auf den Bauteil-Kontaktflächen-Öffnungen (mit oder ohne UBM) vorgesehen.
  • 13(a) und 13(b) zeigen eine Kupferpfeilerstruktur, ausgebildet direkt auf dem RDL-Kupfer, wodurch Verfahrensschritte, die ein Ausbilden einer UBM beinhalten, beseitigt werden (da ein Plattieren der Kupferpfeiler auf das RDL-Kupfer ohne weiteres möglich ist). Eine Ausbildung einer Passivierung kann ebenfalls vermieden werden, obwohl, wie in 13(b) gezeigt, eine Passivierung (das heißt, die PI-Schicht) anschließend an eine Pfeilerausbildung ausgebildet werden kann, um eine Oxidation und damit einhergehende Probleme zu verhindern.
  • 13(c) zeigt die Kupferpfeilerstruktur, ausgebildet direkt auf der Kontaktflächen-Öffnung zur Deckmetallschicht des Bauteils, jedoch ohne die Repassivierungsschicht, welche bei herkömmlichen Techniken erforderlich ist (siehe beispielsweise PI von 12), und ohne das RDL-Kupfer, dargestellt bei anderen Ausführungsbeispielen. Eine Eliminierung der RDL kann realisierbar sein, beispielsweise bei Ausführungsformen, bei welchen der Rdson für das Bauteil ausreichend niedrig ist, wie beispielsweise bei der in 5 dargestellten Ausführungsform. Wie zu erkennen ist, ermöglicht eine Ausbildung des Pfeilers direkt auf der Kontaktflächen-Öffnung eine Ausnutzung der gesamten Kontaktflächen-Öffnung für eine Ausbildung des Pfeilers ohne irgendeine Beeinträchtigung einer Passivierung. Bei dem dargestellten Ausführungsbeispiel ist eine UBM gezeigt wie sie nötig sein kann zum Fördern eines Anhaftens der Pfeilerstruktur an der Deckmetallschicht des Bauteils. Jedoch werden Ausführungsbeispiele erwogen, bei welchen eine UBM nicht erforderlich sein kann. Wie nachvollziehbar ist, kann eine Passivierung optional nach einer Pfeilerausbildung angewandt werden, wie gezeigt in 13(b).
  • Gemäß einem bestimmten Verfahren kann die Struktur von 12 hergestellt werden gemäß der folgenden Abfolge:
    • a. Sputtern einer Ti-Saatschicht
    • b. Sputtern einer dünnen leitfähigen Kupfersaatschicht
    • c. Anordnen eines Photoresists
    • d. Plattieren eines gemusterten Kupfers
    • e. Strippen eines Photoresists
    • f. Strippen von Saatschichten unter Verwendung von plattiertem Kupfer als Maske
    • g. Anordnen von Polyimid (PI)
    • h. Belichten
    • i. Erzeugen von Öffnungen
    • j. Aushärten von PI
    • k. Sputtern einer Ti-Saat
    • l. Sputtern einer leitfähigen Cu-Saat
    • m. Anordnen eines Photoresists
    • n. Plattieren eines Muster-Kupfer-Pfeilers
    • o. Plattieren von Lot
    • p. Strippen eines Photoresists
    • q. Ätzen von Saat
  • Das Vorhandensein von dickem Kupfer verringert die Notwendigkeit von dickem Kupfer auf der Unterseite, so dass man Kupfer dünner machen kann (3 μm anstelle von 12 μm) und dennoch sehr gute elektrische Vorteile gewinnt, da das Kupfer eine innere Metallschicht überbrückt, die typischerweise nicht dicker ist als 1 μm.
  • Bei einem anderen Verfahrensfluss, welcher verwendet werden kann zur Herstellung der Struktur von 13(a), sind mehrere Schritte eliminiert, da das finale Gehäuse vergossen wird. Die Eliminierung dieser Schritte (g–l des oben beschriebenen Verfahrensflusses) führt zu dem folgenden Fluss:
    • a. Sputtern Ti-Saatschicht
    • b. Sputtern einer dünnen leitfähigen Kupfer-Saatschicht
    • c. Anordnen eines ersten Photoresists
    • d. Plattierend eines gemusterten Kupfers
    • e. Anordnen eines zweiten Photoresists einer Trockenmaske
    • f. Plattieren von Kupfer-Pfeilern
    • g. Plattieren von Lot
    • h. Strippen beider Photoresiste
    • i. Ätzen einer einzelnen Saat
  • Wie ersichtlich, eliminiert dieses Verfahren eine bedeutende Anzahl von Verfahrensschritten gegenüber dem früher beschriebenen Fluss und senkt somit die Kosten. Leiterbahnen in vorgeformten Substraten können mit einer größeren Leitfähigkeit hergestellt werden unter Verwendung von Kupferpfeilern, ausgeführt wie beschrieben in dem obigen Fluss, oder unter Verwendung von Lotstreifenstrukturen wie beschrieben in der U.S.-Patentanmeldung Nr. 12/844,649 für Wafer-Level Chip Scale Package, eingereicht am 27. Juli 2010, deren gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist. Das Kupfer ist in Reihe mit den Leiterbahnen und dient somit wirksam zum Verringern der seitlichen Leitfähigkeit von Leiterbahnen. Die RDL-Führung unter den Kupferpfeilern kann ausgeführt werden wie beschrieben in der U.S.-Patentanmeldung Nr. 12/343,372 für Flip Chip Power Switch With Under Bump Metallization Stack, eingereicht am 23. Dezember 2008, deren gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist. Die On-Chip-Verbindungen zwischen verzahnten Reihen von verschiedenen Stromschienen können ausgeführt sein wie beschrieben in der U.S.-Patentanmeldung Nr. 12/343,261 für Conductive Routings in Integrated Circuits Using Under Bump Metallization, eingereicht am 23. Dezember 2008, deren gesamte Offenbarung hierin durch Verweis für alle Zwecke enthalten ist.
  • Es sei angemerkt, dass vorgeformte Substrate, hergestellt in Übereinstimmung mit verschiedenen Ausführungsbeispielen, mit einer breiten Vielfalt von Gestaltungen ausgeführt werden können, die für bestimmte Anwendungen geeignet sind. Beispielsweise haben einige hierin beschriebene Ausführungsbeispiele verhältnismäßig unausgeglichene Gestaltungen im Hinblick auf die Leiterbahnen in dem vorgeformten Substrat, welche jeweiligen Leiterbahnen der Anschlüsse eines Schaltspannungsreglers zugeordnet sind. Siehe beispielsweise 1–5, in welchen die Leiterbahnen, die VCC/GND entsprechen, jene Leiterbahnen, die Vin (VDDH) zugeordnet sind, zahlenmäßig übertreffen. Dies ist der Tatsache geschuldet, dass diese Gestaltungen für Anwendungen mit niedrigem Auslastungsgrad beabsichtigt sind, bei welchen die Leitungszeit des low-side-Schalters des Reglers groß ist im Verhältnis zu derjenigen des high-side-Schalters. Jedoch können vorgeformte Substrate hergestellt werden in Übereinstimmung mit Ausführungsbeispielen der Erfindung für eine Verwendung mit ausgeglicheneren Gestaltungen, bei welchen der Auslastungsgrad viel höher ist. Eine derartige Grundriss-Gestaltung ist in 14 gezeigt, bei welcher die jeweiligen Anzahlen von VDDH- und VSS/GND-Leiterbahnen ausgeglichener sind. Andere Beispiele von ausgeglicheneren Gestaltungen, bei welchen vorgeformte Substrate verwendet werden können, sind beschrieben in der U.S.-Patentanmeldung Nr. 12/344,134 für Lead Assembly for a Flip-Chip Power Switch, auf welche hierin Bezug genommen wird und die hierin durch obigen Verweis enthalten ist. Siehe beispielsweise 9 und 10 der genannten Anmeldung. Weitere Beispiele für ausgeglichenere Grundrisse, für welche vorgeformte Substrate gebaut werden können, sind im U.S.-Patent Nr. 6,278,264 , vorgesehen, auf welches verwiesen wird und welches hierin durch obigen Verweis enthalten ist. Siehe beispielsweise 3 und 8A–8G des genannten Patents. Außerdem werden weitere Ausführungsbeispiele erwogen, bei welchen die Leitungszeit des high-side-Schalters länger ist als diejenige des low-side-Schalters. Daher sollte der Schutzumfang der Erfindung nicht mit Bezug auf die bestimmten, hierin offenbarten Gestaltungen beschränkt werden.
  • 15 zeigt einen weiteren Grundriss, mit welchem ein vorgeformtes Substrat, gestaltet in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung, verwendet werden kann, welches alternierende Reihen von Leiterbahnen in den Mustern VDDH/VX/GND/VX enthält. Die VX-Leiterbahnen sind verbunden mit einer vollen VX-Eben auf einer Seite der unterliegenden PCB. Die VDDH-Leiterbahnen sind verbunden mit einer VDDH-Ebene auf der anderen Seite der PCB, die wie gezeigt geformt ist. Durchkontaktierungen werden verwendet zum Erreichen von inneren Schichten der PCB. Ein Vorteil der in 15 gezeigten Gestaltung ist ein „Stomumschaltverlust” von null. Das heißt, derselbe Strom fließt immer durch die VX-Leiterbahnen, egal, ob der high-side-Schalter oder der low-side-Schalter leitend ist, und er ändert sich nicht, wenn die Leitung von einem zum anderen umschaltet. Dies ist ein Unterschied zu anderen Gestaltungen, bei welchen sich ein Strom durch die VX-Leiterbahnen „neu verteilen” muss, was bei Vorhandensein einer Streuinduktivität eine verzögerte Einschaltzeit für manche Abschnitte der Schalter bewirkt und zu einem höheren Widerstand und einem entsprechenden Verlust führt.
  • Während die Erfindung besonders unter Bezugnahme auf spezifische Ausführungsbeispiele davon gezeigt und beschrieben wurde, werden Fachleute auf dem Gebiet verstehen, dass Änderungen in der Form und den Details der offenbarten Ausführungsbeispiele vorgenommen werden können, ohne vom Wesen oder Umfang der Erfindung abzuweichen. Beispielsweise können verschiedene Strukturen und Techniken, die hierin beschrieben sind, mit einer Vielzahl von Gehäusetechnologien und Substratstrukturen kompatibel sein, und der Schutzumfang sollte daher nicht begrenzt sein durch Bezugnahme auf spezifische Technologien oder Strukturen. Beispiele von anderen Technologien und Strukturen, welche verschiedene Ausführungsbeispiele der Erfindung ausgeführt werden können, umfassen, ohne darauf beschränkt zu sein, ALOX-Substrat-Technologie von MCL Ltd. Von Israel, xLC-Substrat-Technologie von EoPlex Technologies, Inc. von Redwood City, Kalifornien, DreamPAK-Substrattechnologie von ASM Pacific Technology Ltd. Von den Cayman Islands, Hi-Density Leadframe Array-Technology (HLA-Technologie) von United Test and Assembly Center Ltd. (UTAC) von Singapur sowie die Thermal Leadless Array-Technologie (TLA-Technologie) von SA AT Ltd. von Dongguan, China (heute in Besitz von UTAC's parent Global A&T Electronics Ltd. von Hong Kong).
  • Schließlich sei darauf hingewiesen, dass, obwohl verschiedene Vorteile, Aspekte und Aufgaben der vorliegenden Erfindung hierin unter Bezugnahme auf verschiedene Ausführungsbeispiele erörtert wurden, der Umfang der Erfindung nicht begrenzt werden sollte durch eine Bezugnahme auf derartige Vorteile, Aspekte und Aufgaben. Stattdessen sollte der Umfang der Erfindung bestimmt sein unter Bezugnahme auf die beiliegenden Ansprüche.

Claims (37)

  1. Zwischenverbindungssubstrat zum Verbinden eines Bauteils mit einer Baugruppe, wobei das Bauteil durch ein Bauteil-Abstandsmaß gekennzeichnet ist und die Baugruppe durch ein Baugruppen-Abstandsmaß gekennzeichnet ist, das weniger als ungefähr 800 Mikrometer beträgt, wobei das Zwischenverbindungssubstrat umfasst: eine Vielzahl elektrisch leitfähiger Strukturen, wobei jede der elektrisch leitfähigen Strukturen zum Verbinden mit einem entsprechenden aus einer Vielzahl von Schaltkreisknoten des Bauteils eingerichtet ist; wobei die elektrisch leitfähigen Strukturen, die mindestens einem der Schaltkreisknoten des Bauteils entsprechen, in einem alternierenden Muster in dem Zwischenverbindungssubstrat mit den elektrisch leitfähigen Strukturen angeordnet sind, die mindestens einem anderen der Schaltkreisknoten entsprechen; und wobei das Bauteil-Abstandsmaß ungefähr die Hälfte des Baugruppen-Abstandsmaßes beträgt, und wobei eine Breite zumindest einiger der elektrisch leitfähigen Strukturen mindestens ungefähr das Doppelte eines Abstands zwischen den zumindest einigen der elektrisch leitfähigen Strukturen beträgt.
  2. Zwischenverbindungssubstrat nach Anspruch 1, wobei mindestens einige der Schaltkreisknoten des Bauteils Anschlüssen eines oder mehrerer Leistungsbauteile entsprechen.
  3. Zwischenverbindungssubstrat nach Anspruch 2, wobei das eine oder die mehreren Leistungsbauteile Teil eines Schaltreglers sind.
  4. Zwischenverbindungssubstrat nach Anspruch 2, wobei das eine oder die mehreren Leistungsbauteile zwei Leistungsbauteile enthalten, und wobei die Anschlüsse zwei Leistungsknotenanschlüsse und einen Schaltanschluss umfassen.
  5. Zwischenverbindungssubstrat nach Anspruch 4, wobei die elektrisch leitfähigen Strukturen, die den Leistungsknotenanschlüssen und dem Schaltanschluss entsprechen, zum Verbinden mit entsprechenden leitfähigen Strukturen der Baugruppe eingerichtet sind.
  6. Zwischenverbindungssubstrat nach Anspruch 1, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist, wobei bestimmte der elektrisch leitfähigen Strukturen die Kante des Zwischenverbindungssubstrats nicht erreichen.
  7. Zwischenverbindungssubstrat nach Anspruch 6, wobei die bestimmten elektrisch leitfähigen Strukturen, die die Kante des Zwischenverbindungssubstrats nicht erreichen, eingerichtet sind, einen entsprechenden Schaltkreisknoten des Bauteils mit einer entsprechenden leitfähigen Struktur der Baugruppe zu verbinden, von der zumindest ein Teil direkt unter dem Bauteil liegt.
  8. Zwischenverbindungssubstrat nach Anspruch 6, wobei eine Mehrzahl der elektrisch leitfähigen Strukturen des Zwischenverbindungssubstrats direkt unter dem Bauteil liegt.
  9. Zwischenverbindungssubstrat nach Anspruch 1, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist, wobei sich bestimmte der elektrisch leitfähigen Strukturen zumindest zur Kante des Zwischenverbindungssubstrats erstrecken.
  10. Zwischenverbindungssubstrat nach Anspruch 1, wobei zumindest einige der elektrisch leitfähigen Strukturen eine Länge und eine Breite aufweisen, und wobei die Länge mindestens das Vierfache der Breite beträgt.
  11. Zwischenverbindungssubstrat nach Anspruch 1, wobei zumindest einige der elektrisch leitfähigen Strukturen jeweils einen oder mehrere Stollen darauf aufweisen, eingerichtet zum Verbinden mit einer leitfähigen Struktur der Baugruppe.
  12. Zwischenverbindungssubstrat nach Anspruch 11, wobei die Stollen eingerichtet sind, Lot anzunehmen.
  13. Zwischenverbindungssubstrat nach Anspruch 12, wobei die Stollen aufplattiertes Lot oder vorgeformtes Lot enthalten.
  14. Zwischenverbindungssubstrat nach Anspruch 11, wobei zumindest einige der Stollen kreisförmig sind, und es vielfache kreisförmige Stollen auf mindestens einigen der elektrisch leitfähigen Strukturen gibt.
  15. Zwischenverbindungssubstrat nach Anspruch 14, wobei zumindest einige der kreisförmigen Stollen Lotkugeln umfassen.
  16. Zwischenverbindungssubstrat nach Anspruch 11, wobei zumindest einige der Stollen längliche Stollen umfassen.
  17. Zwischenverbindungssubstrat nach Anspruch 1, wobei die elektrisch leitfähigen Strukturen, die einem ersten der Schaltkreisknoten des Bauteils entsprechen, sich in einer ersten Richtung in einer primären planaren Orientierung des Zwischenverbindungssubstrats erstrecken, und wobei die elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten des Bauteils entsprechen, miteinander in dem Zwischenverbindungssubstrat durch eine gemeinsame leitfähige Struktur verbunden sind, die sich in einer zweiten Richtung erstreckt, wobei die zweite Richtung nicht parallel zur ersten Richtung in der primären planaren Orientierung des Zwischenverbindungssubstrats liegt.
  18. Zwischenverbindungssubstrat nach Anspruch 17, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist, und wobei die elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten und der gemeinsamen leitfähigen Struktur entsprechen, nicht die Kante des Zwischenverbindungssubstrats erreichen.
  19. Zwischenverbindungssubstrat nach Anspruch 17, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist, und wobei die gemeinsame leitfähige Struktur nahe einem Teil der Kante des Zwischenverbindungssubstrats angeordnet ist und dadurch die Verbindung der elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten des Bauteils entsprechen, mit einer einzelnen leitfähigen Struktur der Baugruppe ermöglichen.
  20. Zwischenverbindungssubstrat nach Anspruch 17, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil und eine zweite Fläche zum Verbinden mit der Baugruppe sowie eine Kante aufweist, und wobei die gemeinsame leitfähige Struktur nahe einem ersten Teil der Kante des Zwischenverbindungssubstrats angeordnet ist, wobei das Zwischenverbindungssubstrat weiter eine zweite gemeinsame leitfähige Struktur enthält, die in dem Zwischenverbindungssubstrat die elektrisch leitfähigen Strukturen verbindet, die einem zweiten der Schaltkreisknoten des Bauteils entsprechen, und wobei die zweite leitfähige Struktur nahe einem zweiten Teil der Kante des Zwischenverbindungssubstrats angeordnet ist.
  21. Zwischenverbindungssubstrat nach Anspruch 1, wobei die elektrisch leitfähigen Strukturen, die zwei oder mehr der Schaltkreisknoten entsprechen, in einem ersten Bereich des Zwischenverbindungssubstrats angeordnet sind, der durch ein erstes Breite-zu-Abstand-Verhältnis leitfähigen Materials gekennzeichnet ist, und wobei die elektrisch leitfähigen Strukturen, die zwei oder mehr anderen der Schaltkreisknoten entsprechen, in einem zweiten Bereich des Zwischenverbindungssubstrats angeordnet sind, der durch ein zweites Breite-zu-Abstand-Verhältnis des leitfähigen Materials gekennzeichnet ist, das sich vom ersten Breite-zu-Abstand-Verhältnis unterscheidet.
  22. Zwischenverbindungssubstrat nach Anspruch 21, wobei das Bauteil mindestens einen Teil eines Schaltreglers enthält, und wobei die elektrisch leitfähigen Strukturen, die in dem ersten Bereich des Zwischenverbindungssubstrats angeordnet sind, Leistungsstufenknoten einer Leistungsstufe des Schaltreglers entsprechen, und wobei die elektrisch leitfähigen Strukturen, die in dem zweiten Bereich des Zwischenverbindungssubstrats angeordnet sind, Steuerschaltungsknoten einer Steuerschaltung des Schaltreglers entsprechen.
  23. Zwischenverbindungssubstrat nach Anspruch 1, wobei das Bauteil ein oder mehrere Leistungsbauteile und eine zugehörigen Steuerschaltung umfasst, und wobei erste der elektrisch leitfähigen Strukturen Anschlüssen des einen oder der mehreren Leistungsbauteile entsprechen, und wobei zweite der elektrisch leitfähigen Strukturen Steuerschaltungsknoten der Steuerschaltung entsprechen.
  24. Zwischenverbindungssubstrat nach Anspruch 23, wobei das eine oder die mehreren Leistungsbauteile und die zugehörige Steuerschaltung Teil eines Schaltreglers sind.
  25. Zwischenverbindungssubstrat nach Anspruch 1, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil aufweist, wobei Teile zumindest einiger der elektrisch leitfähigen Strukturen auf der ersten Fläche des Zwischenverbindungssubstrats frei liegen, wobei das Zwischenverbindungssubstrat weiter eine Vielzahl leitfähiger Buckel aufweist, die auf den freiliegenden Teilen der elektrisch leitfähigen Strukturen ausgebildet sind und zum Verbinden mit dem Bauteil eingerichtet sind.
  26. Zwischenverbindungssubstrat nach Anspruch 25, wobei die leitfähigen Buckel beliebige aus Kugeln, Buckeln, Pfeilern und Stollen umfassen.
  27. Zwischenverbindungssubstrat nach Anspruch 25, wobei die leitfähigen Buckel Kupferpfeiler umfassen, die direkt auf den elektrisch leitfähigen Strukturen ausgebildet sind.
  28. Zwischenverbindungssubstrat nach Anspruch 25, wobei die leitfähigen Buckel Kupferpfeiler umfassen, und wobei die Kupferpfeiler auf einer Unter- Buckel-Metallisierungsschicht (UBM-Metallisierungsschicht) ausgebildet sind, die auf den elektrisch leitfähigen Strukturen ausgebildet ist.
  29. Zwischenverbindungssubstrat nach Anspruch 25, wobei die leitfähigen Buckel Kupferpfeiler umfassen, und wobei die Kupferpfeiler die seitliche Leitfähigkeit der elektrisch leitfähigen Strukturen reduzieren.
  30. Zwischenverbindungssubstrat nach Anspruch 1, wobei das Zwischenverbindungssubstrat eine erste Fläche zum Verbinden mit dem Bauteil aufweist, wobei Teile zumindest einiger der elektrisch leitfähigen Strukturen auf der ersten Fläche des Zwischenverbindungssubstrats frei liegen und zum Verbinden mit leitfähigen Buckeln eingerichtet sind, die auf dem Bauteil ausgebildet sind.
  31. Zwischenverbindungssubstrat nach Anspruch 30, wobei die leitfähigen Buckel beliebige aus Kugeln, Buckeln, Pfeilern und Stollen umfassen.
  32. Zwischenverbindungssubstrat nach Anspruch 1, weiter umfassend eine thermisch leitfähige Struktur, eingerichtet, Wärme von dem Bauteil zu leiten.
  33. Zwischenverbindungssubstrat nach Anspruch 32, wobei sich zumindest ein Teil der thermisch leitfähigen Struktur durch das Zwischenverbindungssubstrat erstreckt und dadurch Leiten der Wärme von dem Bauteil zur Baugruppe ermöglicht.
  34. Zwischenverbindungssubstrat nach Anspruch 1, wobei zumindest einige der elektrisch leitfähigen Strukturen zum Bestücken diskreter passiver Schaltkreiselemente auf dem Zwischenverbindungssubstrat eingerichtet sind.
  35. Zwischenverbindungssubstrat nach Anspruch 1, wobei zumindest einige der elektrisch leitfähigen Strukturen Strukturmerkmale enthalten, die Anhaften an ein Zwischenmedium des Zwischenverbindungssubstrats fördern, wobei die Strukturmerkmale eine oder mehrere wellige Kanten, gezackte Kanten, Zickzack-Kanten, unregelmäßige Kanten, Kantenperforierungen oder Kantenvorsprünge einschließen.
  36. Zwischenverbindungssubstrat nach Anspruch 1, wobei die in dem alternierenden Muster angeordneten elektrisch leitfähigen Strukturen längliche Strukturen umfassen, die ersten bzw. zweiten Schaltkreisknoten entsprechen, wobei die länglichen Strukturen in einer ersten Richtung in dem Zwischenverbindungssubstrat orienteiert sind, wobei die länglichen Strukturen, die dem ersten Schaltkreisknoten entsprechen, mit den länglichen Strukturen alternieren, die dem zweiten Schaltkreisknoten entsprechen.
  37. Zwischenverbindungssubstrat nach Anspruch 36, wobei jede der in dem alternierenden Muster angeordneten elektrisch leitfähigen Strukturen eine Länge aufweist, die mindestens das Vierfache ihrer Breite beträgt, jede der dem ersten Schaltkreisknoten entsprechenden elektrisch leitfähigen Strukturen einen oder mehrere Stollen darauf an einem Ende der elektrisch leitfähigen Struktur nahe einer ersten Kante des Zwischenverbindungssubstrats aufweist, und jede der dem zweiten Schaltkreisknoten entsprechenden elektrisch leitfähigen Strukturen einen oder mehrere Stollen darauf an einem Ende der elektrisch leitfähigen Struktur nahe einer zweiten Kante des Zwischenverbindungssubstrats, gegenüber der ersten Kante, aufweist, und wobei die Stollen auf den elektrisch leitfähigen Strukturen, die dem ersten Schaltkreisknoten entsprechen, zum Verbinden mit einer ersten leitfähigen Ebene auf der Baugruppe eingerichtet sind, und die Stollen auf den elektrisch leitfähigen Strukturen, die dem zweiten Schaltkreisknoten entsprechen, zum Verbinden mit einer zweiten leitfähigen Ebene auf der Baugruppe eingerichtet sind, wobei die erste und die zweite leitfähige Ebene benachbart und nicht überlappend sind.
DE112012004185.2T 2011-10-07 2012-10-04 Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten Pending DE112012004185T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201161544945P 2011-10-07 2011-10-07
US61/544,945 2011-10-07
PCT/US2012/058762 WO2013052672A2 (en) 2011-10-07 2012-10-04 Power management applications of interconnect substrates

Publications (1)

Publication Number Publication Date
DE112012004185T5 true DE112012004185T5 (de) 2014-06-26

Family

ID=48041350

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112012004185.2T Pending DE112012004185T5 (de) 2011-10-07 2012-10-04 Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten

Country Status (5)

Country Link
US (4) US9099340B2 (de)
CN (1) CN103975427B (de)
DE (1) DE112012004185T5 (de)
TW (1) TW201322840A (de)
WO (1) WO2013052672A2 (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9099340B2 (en) 2011-10-07 2015-08-04 Volterra Semiconductor Corporation Power management applications of interconnect substrates
US8624131B2 (en) * 2011-10-18 2014-01-07 Shenzhen China Star Optoelectronics Technology Co., Ltd. Chip-on-film panel structure
US9131602B2 (en) * 2012-02-24 2015-09-08 Mediatek Inc. Printed circuit board for mobile platforms
US10991669B2 (en) 2012-07-31 2021-04-27 Mediatek Inc. Semiconductor package using flip-chip technology
TWI562295B (en) 2012-07-31 2016-12-11 Mediatek Inc Semiconductor package and method for fabricating base for semiconductor package
JP6032070B2 (ja) * 2013-03-13 2016-11-24 ソニー株式会社 半導体装置、半導体装置の製造方法
TWI552039B (zh) * 2014-06-27 2016-10-01 群創光電股份有限公司 觸控顯示裝置
US9379079B1 (en) * 2014-12-29 2016-06-28 Mediatek Inc. Flip chip scheme and method of forming flip chip scheme
KR20160124328A (ko) * 2015-04-16 2016-10-27 삼성전기주식회사 칩 부품 및 그 제조방법
US10128123B2 (en) * 2015-05-22 2018-11-13 Imec Vzw Substrate structure with array of micrometer scale copper pillar based structures and method for manufacturing same
US10090251B2 (en) * 2015-07-24 2018-10-02 Infineon Technologies Ag Semiconductor chip having a dense arrangement of contact terminals
JP6653541B2 (ja) 2015-09-14 2020-02-26 ローム株式会社 半導体装置
EP3154084A3 (de) * 2015-09-16 2017-04-26 MediaTek Inc. Halbleitergehäuse mit flip-chip-technologie
US20170105278A1 (en) * 2015-10-13 2017-04-13 Google Inc. Integrated heat spreader and emi shield
US9875988B2 (en) * 2015-10-29 2018-01-23 Semtech Corporation Semiconductor device and method of forming DCALGA package using semiconductor die with micro pillars
US20170271175A1 (en) * 2016-03-16 2017-09-21 Qualcomm Incorporated Exposed die mold underfill (muf) with fine pitch copper (cu) pillar assembly and bump density
US10070562B2 (en) * 2016-05-17 2018-09-04 Ge Aviation Systems Llc Method and apparatus for heat-dissipation in an avionics chassis
US10325807B2 (en) * 2016-12-14 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10756042B2 (en) * 2016-12-26 2020-08-25 Intel IP Corporation Multi-layer redistribution layer for wafer-level packaging
CN107172826A (zh) * 2017-06-15 2017-09-15 深圳市泰和安科技有限公司 一种带有铜柱的印刷电路板的制作方法
US10163773B1 (en) * 2017-08-11 2018-12-25 General Electric Company Electronics package having a self-aligning interconnect assembly and method of making same
US20190181115A1 (en) 2017-12-08 2019-06-13 Dialog Semiconductor (Uk) Limited Wafer Level Molded PPGA (Pad Post Grid Array) for Low Cost Package
US11114359B2 (en) 2018-09-13 2021-09-07 Dialog Semiconductor (Uk) Limited Wafer level chip scale package structure
US10784199B2 (en) * 2019-02-20 2020-09-22 Micron Technology, Inc. Component inter-digitated VIAS and leads
US11069600B2 (en) 2019-05-24 2021-07-20 Infineon Technologies Ag Semiconductor package with space efficient lead and die pad design
US11552045B2 (en) * 2020-08-17 2023-01-10 Micron Technology, Inc. Semiconductor assemblies with redistribution structures for die stack signal routing
US11832391B2 (en) 2020-09-30 2023-11-28 Qualcomm Incorporated Terminal connection routing and method the same
US11562987B2 (en) 2021-04-16 2023-01-24 Micron Technology, Inc. Semiconductor devices with multiple substrates and die stacks

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2940475B2 (ja) * 1996-06-24 1999-08-25 日本電気株式会社 Ｉｃのパッケージ、ｉｃのプローバ及びそれらの製造方法
US5952726A (en) * 1996-11-12 1999-09-14 Lsi Logic Corporation Flip chip bump distribution on die
US5859474A (en) * 1997-04-23 1999-01-12 Lsi Logic Corporation Reflow ball grid array assembly
US6075710A (en) * 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
US6828666B1 (en) * 1998-03-21 2004-12-07 Advanced Micro Devices, Inc. Low inductance power distribution system for an integrated circuit chip
US6278264B1 (en) * 2000-02-04 2001-08-21 Volterra Semiconductor Corporation Flip-chip switching regulator
JP3874062B2 (ja) * 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
US6713823B1 (en) * 2002-03-08 2004-03-30 Volterra Semiconductor Corporation Conductive routings in integrated circuits
US7038917B2 (en) * 2002-12-27 2006-05-02 Vlt, Inc. Low loss, high density array interconnection
US20040188811A1 (en) * 2003-03-24 2004-09-30 Intel Corporation Circuit package apparatus, systems, and methods
US20050045697A1 (en) 2003-08-26 2005-03-03 Lacap Efren M. Wafer-level chip scale package
WO2005048311A2 (en) * 2003-11-10 2005-05-26 Chippac, Inc. Bump-on-lead flip chip interconnection
US7521792B2 (en) * 2004-02-03 2009-04-21 Infineon Technologies Ag Semiconductor package with heat spreader
US7269813B2 (en) * 2004-11-19 2007-09-11 Alcatel Off-width pitch for improved circuit card routing
US9258904B2 (en) * 2005-05-16 2016-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming narrow interconnect sites on substrate with elongated mask openings
DE102005036116B4 (de) * 2005-08-01 2012-03-22 Infineon Technologies Ag Leistungshalbleitermodul
US20160343593A1 (en) * 2006-05-10 2016-11-24 Amkor Technology, Inc. Semiconductor package including premold and method of manufacturing the same
JP4929857B2 (ja) * 2006-06-12 2012-05-09 株式会社日立製作所 半導体装置
DE102007034402B4 (de) 2006-12-14 2014-06-18 Advanpack Solutions Pte. Ltd. Halbleiterpackung und Herstellungsverfahren dafür
JP4916300B2 (ja) * 2006-12-19 2012-04-11 新光電気工業株式会社 多層配線基板
US8129226B2 (en) * 2007-05-10 2012-03-06 Freescale Semiconductor, Inc. Power lead-on-chip ball grid array package
US8169081B1 (en) 2007-12-27 2012-05-01 Volterra Semiconductor Corporation Conductive routings in integrated circuits using under bump metallization
US8085553B1 (en) 2007-12-27 2011-12-27 Volterra Semiconductor Corporation Lead assembly for a flip-chip power switch
US7989953B1 (en) 2007-12-28 2011-08-02 Volterra Semiconductor Corporation Flip chip power switch with under bump metallization stack
CN101236940B (zh) * 2008-02-27 2010-08-25 威盛电子股份有限公司 重配置线路层的线路结构
US8350375B2 (en) * 2008-05-15 2013-01-08 Lsi Logic Corporation Flipchip bump patterns for efficient I-mesh power distribution schemes
US10251273B2 (en) * 2008-09-08 2019-04-02 Intel Corporation Mainboard assembly including a package overlying a die directly attached to the mainboard
US9070662B2 (en) 2009-03-05 2015-06-30 Volterra Semiconductor Corporation Chip-scale packaging with protective heat spreader
JP5526575B2 (ja) * 2009-03-30 2014-06-18 凸版印刷株式会社 半導体素子用基板の製造方法および半導体装置
US8400784B2 (en) * 2009-08-10 2013-03-19 Silergy Technology Flip chip package for monolithic switching regulator
US20110163428A1 (en) * 2010-01-05 2011-07-07 Manolito Fabres Galera Semiconductor packages with embedded heat sink
US9099340B2 (en) 2011-10-07 2015-08-04 Volterra Semiconductor Corporation Power management applications of interconnect substrates
US8823345B2 (en) 2012-10-19 2014-09-02 Linear Technology Corporation Magnetic field cancellation in switching regulators

Also Published As

Publication number Publication date
US20150303132A1 (en) 2015-10-22
WO2013052672A2 (en) 2013-04-11
US9099340B2 (en) 2015-08-04
US9520342B2 (en) 2016-12-13
TW201322840A (zh) 2013-06-01
CN103975427B (zh) 2017-03-01
US10332827B2 (en) 2019-06-25
US20170125335A1 (en) 2017-05-04
WO2013052672A3 (en) 2013-07-11
US20190341344A1 (en) 2019-11-07
CN103975427A (zh) 2014-08-06
US10748845B2 (en) 2020-08-18
US20130087366A1 (en) 2013-04-11

Similar Documents

Publication Publication Date Title
DE112012004185T5 (de) Leistungsmanagements-Anwendungen von Zwischenverbindungssubstraten
DE102018132701B4 (de) Halbleiter-Package und Herstellungsverfahren dafür
DE102005055761B4 (de) Leistungshalbleiterbauelement mit Halbleiterchipstapel in Brückenschaltung und Verfahren zur Herstellung desselben
DE102009005650B4 (de) Elektronikmodul und Verfahren zur Herstellung eines Elektronikmoduls
DE102014100512B4 (de) Chip-gehäuse mit anschlusspads mit unterschiedlichen formfaktoren
DE102014102118A1 (de) Halbleiterbauelement
DE102015115999B4 (de) Elektronische Komponente
DE102011001405A1 (de) Halbleiter-Kapselung und Stapel von Halbleiterkapselungen
DE112007000183T5 (de) Hochleistungsmodul mit offener Rahmenbaugruppe
DE102013105352A1 (de) Mehrchip-Verpackung und Verfahren zu deren Herstellung
DE102011113269A1 (de) Halbleitermodul und Verfahren zu seiner Herstellung
DE102008064373B4 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
DE102008039389A1 (de) Halbleiterbauelement
DE102006016345A1 (de) Halbleitermodul mit diskreten Bauelementen und Verfahren zur Herstellung desselben
DE102014111829A1 (de) Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien
DE10125035A1 (de) Halbleiterbauteil
DE102005001851A1 (de) Mehrchippackung und Herstellungsverfahren
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE102017218138B4 (de) Vorrichtung mit Substrat mit leitfähigen Säulen und Verfahren zur Herstellung der Vorrichtung
DE102006000724A1 (de) Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils
DE102020108851A1 (de) Die-zu-leiter-verbindung in der verkapselung eines gegossenen halbleitergehäuses
DE102018212436A1 (de) Halbleitergehäuse mit symmetrisch angeordneten leisungsanschlüssen und verfahren zu dessen herstellung
DE102013219780A1 (de) Leistungshalbleitermodul und Verfahren zur Herstellung eines Leistungshalbleitermoduls
DE102012109984A1 (de) Halbleiterbauelement und Verfahren
DE102015108253B4 (de) Elektronisches Modul und Verfahren zum Herstellen desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication