DE102014111829A1 - Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien - Google Patents

Ein Halbleitermodul und ein Verfahren zu dessen Fabrikation durch erweiterte Einbettungstechnologien Download PDF

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Abstract

Das Halbleitermodul enthält einen Träger, mehrere auf dem Träger angeordnete Halbleiter-Transistorchips, mehrere auf dem Träger angeordnete Halbleiter-Diodenchips, eine über den Halbleiter-Transistorchips und den Halbleiter-Diodenchips angeordnete Kapselungsschicht und eine über der Kapselungsschicht angeordnete Metallisierungsschicht. Die Metallisierungsschicht enthält mehrere metallische Bereiche, die elektrische Verbindungen zwischen ausgewählten der Halbleiter-Transistorchips und der Halbleiter-Diodenchips bilden.

Description

  • ERFINDUNGSGEBIET
  • Hierin beschriebene Ausführungsformen betreffen allgemein Halbleitermodule und insbesondere Halbleiter-Leistungschipmodule wie etwa jene, die in Leistungswandlerschaltungen eingesetzt werden, und ein Verfahren zum Herstellen eines Halbleitermoduls.
  • ALLGEMEINER STAND DER TECHNIK
  • In vielen Elektroniksystemen ist es nötig, Wandler wie DC/DC-Wandler, AC/DC-Wandler oder DC/AC-Wandler einzusetzen, um die Ströme, Spannungen und/oder Frequenzen zu generieren, die von einer Elektronikschaltung wie etwa einer Motoransteuerschaltung verwendet werden sollen. Die Wandlerschaltungen, wie zuvor erwähnt, umfassen in der Regel eine oder mehrere Halbbrückenschaltungen, wobei jede durch zwei Halbleiterleistungsschalter bereitgestellt wird wie etwa zum Beispiel Leistungs-MOSFET-Bauelemente, und weitere Komponenten wie etwa Dioden, die parallel zu den Transistorbauelementen geschaltet sind, und passive Komponenten wie etwa eine Induktanz und eine Kapazität. Das Schalten der Leistungs-MOSFET-Bauelemente kann durch einen Halbleitersteuerchip gesteuert werden. Die mehreren Komponenten der Wandlerschaltung können prinzipiell als individuelle Komponenten vorgesehen werden, die auf einer Leiterplatte montiert sind. Alternativ können ein Teil oder alle der Komponenten in einem einzelnen Gehäuse untergebracht werden, um ein Mehrchipmodul auszubilden, was einen Vorteil insoweit haben kann, dass die Montage der ganzen Wandlerschaltung auf der Platine vereinfacht wird und der auf der Platine erforderliche Raum reduziert werden kann. Es verbleibt jedoch ein wichtiges Problem hinsichtlich des Ausbildens der Zwischenverbindungen zwischen den Transistoren, den Dioden und den passiven Komponenten. Insbesondere gibt es eine spezifische Anforderung, Halbleiterchipmodule mit kurzen Zwischenverbindungen bereitzustellen, die von geringen parasitären Induktanzen begleitet werden, und um zudem ein Halbleiterleistungsmodul bereitzustellen, das verbesserte Wärmeableiteigenschaften aufweist oder diesen genügt.
  • KURZE DARSTELLUNG DER ERFINDUNG
  • Gemäß einer Ausführungsform eines Halbleitermoduls umfasst das Halbleitermodul einen Träger, mehrere auf dem Träger angeordnete Halbleiterchips, eine über den Halbleiterchips angeordnete Kapselungsschicht und eine über der Kapselungsschicht angeordnete Metallisierungsschicht. Die Metallisierungsschicht umfasst mehrere metallische Bereiche, die elektrische Verbindungen zwischen ausgewählten der Halbleiterchips bilden.
  • Gemäß einer weiteren Ausführungsform eines Halbleitermoduls umfasst das Halbleitermodul einen Träger, mehrere auf dem Träger angeordnete Halbleiter-Transistorchips, mehrere auf dem Träger angeordnete Halbleiter-Diodenchips, eine Kapselungsschicht, die über den Halbleiter-Transistorchips und den Halbleiter-Diodenchips angeordnet ist. Die Kapselungsschicht umfasst Via-Verbindungen zu den Halbleiter-Transistorchips und den Halbleiter-Diodenchips. Das Halbleitermodul umfasst weiterhin eine Metallisierungsschicht, die mehrere mit den Via-Verbindungen verbundene metallische Bereiche umfasst.
  • Gemäß einer Ausführungsform eines Verfahrens zum Herstellen eines Halbleitermoduls umfasst das Verfahren: Bereitstellen eines Trägers; Aufbringen mindestens eines Halbleiterchips auf den Träger; Aufbringen einer Kapselungsschicht über den mindestens einen Halbleiterchip und den Träger; Ausbilden von Via-Verbindungen in die Kapselungsschicht, wobei die Via-Verbindungen mit dem mindestens einen Halbleiterchip und dem Träger verbunden sind; und Aufbringen einer Metallisierungsschicht über der Kapselungsschicht, wobei die Metallisierungsschicht mehrere mit den Via-Verbindungen verbundene metallische Bereiche umfasst.
  • Der Fachmann erkennt bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der beiliegenden Zeichnungen zusätzliche Merkmale und Vorteile.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Die beiliegenden Zeichnungen sind aufgenommen, um ein eingehenderes Verständnis von Ausführungsformen zu vermitteln, und sind in diese Patentschrift aufgenommen und stellen einen Teil dieser dar. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen ergeben sich ohne Weiteres, wenn sie unter Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
  • 1 zeigt eine schematische Querschnittsseitenansichtsdarstellung eines Halbleitermoduls, das einen Transistor und eine Diode umfasst, gemäß einem Beispiel.
  • 2A–J zeigen eine schematische Seitenansichts- und Draufsichtsdarstellungen zum Veranschaulichen eines Verfahrens zum Herstellen mehrerer Halbleiterchipmodule durch erweiterte Einbettungstechnologie.
  • 3 zeigt eine schematische Schaltungsdarstellung einer Drei-Phasen-Halbleiterwandlerschaltung, die sechs Transistoren und sechs Dioden umfasst.
  • 4A–B zeigen ein Beispiel eines Halbleiterchipmoduls, das sechs Transistoren und sechs Dioden umfasst, in einer Seitenansichtsdarstellung (A) und in einer Draufsichtsdarstellung (B).
  • 5A–B zeigen ein Beispiel eines Halbleiterchipmoduls, das als eine Basiszelle funktioniert und einen Transistor und eine Diode umfasst, in einer Seitenansichtsdarstellung (A) und in einer Draufsichtsdarstellung (B).
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Aspekte und Ausführungsformen werden nun unter Bezugnahme auf die Zeichnungen beschrieben, wobei mit gleichen Referenzzahlen allgemein durchweg auf gleiche Elemente Bezug genommen wird. In der folgenden Beschreibung sind zu Erläuterungszwecken zahlreiche spezifische Details dargelegt, um ein eingehendes Verständnis eines oder mehrerer Aspekte der Ausführungsformen bereitzustellen. Für den Fachmann kann es jedoch offensichtlich sein, dass ein oder mehrere Aspekte der Ausführungsformen mit einem geringeren Grad der spezifischen Details praktiziert werden können. In anderen Fallen sind bekannte Strukturen und Elemente in schematischer Form gezeigt, um das Beschreiben eines oder mehrerer Aspekte der Ausführungsformen zu erleichtern. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Es sei weiterhin angemerkt, dass die Zeichnungen nicht maßstabsgetreu oder nicht notwendigerweise maßstabsgetreu sind.
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Aspekte gezeigt sind, wie die Erfindung praktiziert werden kann. In dieser Hinsicht kann unter Bezugnahme auf die Orientierung der beschriebenen Figuren eine Richtungsterminologie wie etwa „Oberseite”, „Unterseite”, „Vorderseite”, „Rückseite” usw. verwendet werden. Da Komponenten von beschriebenen Bauelementen in einer Reihe verschiedener Orientierungen positioniert sein können, kann die Richtungsterminologie zu Zwecken der Darstellung verwendet werden und ist auf keinerlei Weise beschränkend. Es versteht sich, dass andere Aspekte genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende detaillierte Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Während ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann zudem dieses Merkmal oder dieser Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie dies für irgendeine gegebene oder bestimmte Anwendung gewünscht oder vorteilhaft sein mag. Weiterhin werden im Ausmaß, dass die Ausdrücke „enthalten”, „haben”, „mit” oder andere Varianten davon entweder in der detaillierten Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck „umfassen” zu verstehen. Die Ausdrücke „gekoppelt” und „verbunden” können zusammen mit Ableitungen verwendet werden. Es ist zu verstehen, dass diese Ausdrücke verwendet werden können, um anzuzeigen, dass zwei Elemente miteinander zusammenarbeiten oder interagieren, ungeachtet dessen, ob sie in direktem physischem oder elektrischem Kontakt stehen oder sie nicht in direktem Kontakt miteinander stehen. Außerdem ist der Ausdruck „beispielhaft” lediglich als ein Beispiel anstatt das Beste oder Optimale gemeint. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
  • Die Ausführungsformen eines Halbleitermoduls und ein Verfahren zum Herstellen eines Halbleitermoduls können verschiedene Arten von Transistorbauelementen verwenden. Die Ausführungsformen können Transistorbauelemente verwenden, die in Halbleiter-Dies oder Halbleiterchips verkörpert sind, wobei die Halbleiter-Dies oder Halbleiterchips in einer Form eines Blocks aus halbleitendem Material bereitgestellt werden können, wie es aus einem Halbleiter-Wafer hergestellt und vom Halbleiter-Wafer abgesägt wird, oder in einer anderen Form, bei der weitere Prozessschritte ausgeführt worden sind, wie beispielsweise Aufbringen einer Kapselungsschicht auf den Halbleiter-Die oder den Halbleiterchip. Die Ausführungsformen können auch horizontale oder vertikale Transistorbauelemente verwenden, wobei jene Strukturen in einer Form bereitgestellt werden können, in der alle Kontaktelemente des Transistorbauelements auf einer der Hauptflächen des Halbleiter-Die (horizontale Transistorstrukturen) bereitgestellt werden, oder in einer Form, bei der mindestens ein elektrisches Kontaktelement auf einer ersten Hauptfläche des Halbleiter-Die angeordnet ist und mindestens ein anderes elektrisches Kontaktelement auf einer zweiten Hauptfläche gegenüber der Hauptfläche des Halbleiter-Die angeordnet ist (vertikale Transistorstrukturen) wie beispielsweise MOS-Transistorstrukturen oder IGBT-Strukturen (Insulated Gate Bipolar Transistor).
  • Jedenfalls können die Halbleiter-Dies oder Halbleiterchips Kontaktelemente oder Kontaktpads auf einer oder mehreren ihrer äußeren Oberflächen umfassen, wobei die Kontaktelemente zum elektrischen Kontaktieren der Halbleiter-Dies dienen. Die Kontaktelemente können eine beliebige gewünschte Gestalt oder Form aufweisen. Sie können beispielsweise die Gestalt von Kontaktflecken aufweisen, d. h. flachen Kontaktschichten auf einer äußeren Oberfläche des Halbleiter-Die. Die Kontaktelemente oder Kontaktpads können aus einem beliebigen elektrisch leitenden Material bestehen, zum Beispiel aus einem Metall wie Aluminium, Gold oder Kupfer, als Beispiel, oder einer Metalllegierung oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial. Die Kontaktelemente können auch als Schichtstapel aus einem oder mehreren der oben erwähnten Materialien ausgebildet werden.
  • Die Ausführungsformen eines Elektronikbauelements oder die Ausführungsformen eines Transistorbauelements können ein Kapselungsmittel oder Kapselungsmaterial mit den darin eingebetteten Halbleiter-Dies oder Transistorbauelementen umfassen. Das Kapselungsmaterial kann ein beliebiges elektrisch isolierendes Material sein wie beispielsweise irgendeine Art von Formmaterial, irgendeine Art von Harzmaterial oder irgendeine Art von Epoxidmaterial. Das Kapselungsmaterial kann auch ein Polymermaterial, Polyimidmaterial, ein Thermoplastmaterial, ein Silikonmaterial, ein Keramikmaterial und Glasmaterial sein. Das Kapselungsmaterial kann auch ein beliebiges der oben erwähnten Materialien umfassen und weiterhin darin eingebettete Füllmaterialien enthalten, wie beispielsweise wärmeleitende Inkremente. Diese Füllinkremente können beispielsweise aus AlO oder Al2O3, AlN, BN oder SiN bestehen. Weiterhin können die Füllinkremente die Gestalt von Fasern aufweisen, und können beispielsweise aus Kohlenstofffasern oder Nanoröhren bestehen.
  • 1 zeigt eine Querschnittsseitenansichtsdarstellung eines Halbleitermoduls 10 gemäß einer Ausführungsform. Das Halbleitermodul von 1 umfasst einen Träger 1, mehrere auf dem Träger 1 angeordnete Halbleiter-Transistorchips 2 und mehrere auf dem Träger 1 angeordnete mehrere Halbleiter-Diodenchips 3. Aus Vereinfachungsgründen sind in 1 nur ein Halbleiter-Transistorchip 2 und ein Halbleiter-Diodenchip 3 gezeigt. Das Halbleitermodul 10 umfasst weiterhin eine über den Halbleiter-Transistorchips 2 und den Halbleiter-Diodenchips 3 angeordnete Kapselungsschicht 4. Über der Kapselungsschicht 4 ist eine Metallisierungsschicht 5 angeordnet, die mehrere metallische Bereiche oder Linien 5.1 umfasst, die elektrische Verbindungen zwischen ausgewählten des Halbleiter-Transistorchips 2 und des Halbleiter-Diodenchips 3 bilden. Bei dem in 1 gezeigten Beispiel ist nur eine Metallisierungslinie 5.1 der Metallisierungsschicht 5 gezeigt. Die Metallisierungsschicht 5 ist eine Umverdrahtungsschicht, da sie die räumliche Position der Kontaktpads der Chips 2 und 3 umverteilt.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 umfasst der Träger 1 ein Substrat, das ein anorganisches oder ein organisches Substrat sein kann. Der Kern des Substrats, insbesondere des organischen Substrats, kann eine Wärmeleitfähigkeit besser als 1 W/mK umfassen. Insbesondere kann es sich bei dem Substrat um eines oder mehrere eines DCB-Substrats (Direct Copper Bonded), eines DAB-Substrats (Direct Aluminium Bonded) und eines AMB-Substrats (Active Metal Brazing) handeln, wobei das Substrat eine Keramikschicht oder Kachel wie beispielsweise AlO, AlN, Al2O3 oder eine Dielektrikumsschicht wie beispielsweise ein Si3N4-DCB-Substrat umfassen kann. Insbesondere kann das DCB-Substrat eine Keramikschicht oder Kachel mit einer auf beide Seiten der Keramikschicht 5 geboodete Kupferlage umfassen.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 weist der Träger 1 eine Dicke in einem Bereich von 0,1 mm bis 0,3 mm, insbesondere in einem Bereich von 0,15 mm bis 0,25 mm, auf.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 umfasst der Träger 1 eine erste obere Hauptfläche 1A, eine zweite untere Hauptfläche 1B gegenüber der ersten Hauptfläche 1A und Seitenflächen 1C, die die erste und zweite Hauptfläche 1A und 1B verbinden. Die Kapselungsschicht 4 bedeckt die erste Hauptfläche 1A und die Seitenflächen, 1C des Trägers 1.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 weisen ein oder mehrere der Halbleitertransistortransistorchips 2 und der Halbleiter-Diodenchips 3 eine Dicke in einem Bereich von 5 μm bis 700 μm, insbesondere von 30 μm bis 100 μm, ganz besonders von 50 μm bis 80 μm, auf.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 umfassen die Halbleiter-Transistorchips 2 jeweils einen oder mehrere eines Leistungstransistors, eines Vertikaltransistors, eines MOS-Transistors und eines IGBT. Das Halbleiterbauelement kann auf Si, GaN, SiC oder irgendeinem Halbleitermaterial basieren.
  • Insbesondere können die Halbleiter-Transistorchips 2 jeweils eine erste obere Hauptfläche und eine zweite untere Hauptfläche gegenüber der ersten Hauptfläche und ein auf der ersten Hauptfläche angeordnetes Source-Kontaktelement, ein auf der ersten Hauptfläche angeordnetes Gate-Kontaktelement und ein auf der zweiten Hauptfläche angeordnetes Drain-Kontaktelement umfassen.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 umfassen die Halbleiter-Diodenchips 3 jeweils SiC-Dioden.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 weist die Kapselungsschicht 4 eine Dicke in einem Bereich von 0,05 mm bis 1,5 mm über der oberen Oberfläche des Trägers 1 auf. Zudem kann die Kapselungsschicht 4 eine Dicke in einem Bereich von 200 mm bis 300 mm über der ersten, oberen Hauptfläche der Halbleiter-Transistorchips 2 aufweisen.
  • Gemäß einer Ausführungsform des Halbleitermoduls von 1 umfasst die Kapselungsschicht 4 eines oder mehrere eines Polymermaterials, eines Formmassenmaterials, eines Harzmaterials, eines Epoxidharzmaterials, eines Acrylatmaterials, eines Polyimidmaterials und eines silikonbasierten Materials.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 umfasst die Kapselungsschicht 4 Via-Verbindungen 4.1, die die metallischen Linien 5.1 der Metallisierungsschicht 5 mit ausgewählten der Halbleiter-Transistorchips 2 und der Halbleiter-Diodenchips 3 verbinden. Die Via-Verbindungen 4.1 können seitliche Durchmesser in einem Bereich von 0,1 mm bis 1 mm, insbesondere von 0,3 mm bis 0,7 mm, aufweisen. Insbesondere weisen die Via-Verbindungen 4.1 ein Verhältnis Höhe zu Breite in einem Bereich von 0 bis 3, bevorzugt im Bereich von 0,3 bis 3, auf.
  • Gemäß einer Ausführungsform umfassen die Via-Verbindungen 4.1 Via-Löcher durch die Kapselungsschicht 4, wobei die Via-Löcher vollständig oder teilweise mit einem elektrisch leitenden Material wie beispielsweise einem Metall wie beispielsweise Kupfer gefüllt werden. Das elektrische leitende Material kann derart in die Via-Löcher eingefüllt werden, dass die Via-Löcher mit dem Material nicht vollständig gefüllt sind, sondern dass stattdessen das Material nur die Wände der Via-Löcher mit einer Dicke bedeckt, die kleiner ist als die Hälfte des Durchmessers der Via-Löcher.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 umfasst das Halbleitermodul 10 eine oder mehrere Halbbrückenschaltungen, wobei in jeder Halbbrückenschaltung zwei Halbleiter-Transistorchips in Reihe geschaltet sind. Insbesondere kann das Halbleitermodul 10 sechs Halbleiterchips umfassen, wobei zwei jeweilige Halbleiter-Transistorchips in Reihe geschaltet sind, um drei Halbbrückenschaltungen zu bilden.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 ist jeder einzelne der Halbleiter-Transistorchips parallel zu einem der Halbleiter-Diodenchips geschaltet. Insbesondere kann das Halbleitermodul 10 sechs Halbleiter-Transistorchips und sechs Halbleiter-Diodenchips umfassen, wobei jeder von ihnen parallel zu einem der Halbleiter-Transistorchips geschaltet ist.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 ist eine Lotresistschicht 6 über der Metallisierungsschicht 5 angeordnet. Die Lotresistschicht 6 kann Öffnungen 6.1 zum Bereitstellen elektrischer Verbindungen zu spezifischen der metallischen Bereiche umfassen. Auf der Lotresistschicht 6 können mehrere Hülsen 7 angeordnet sein, wobei jede einzelne der Hülsen 7 einen Pin 7.1 umschließt, der mit der jeweiligen elektrischen Verbindung verbunden ist, wobei die mehreren Pins 7.1 als externe elektrische Verbinder dienen. Andere Lösungen sind für das Ausbilden externer Verbinder möglich, wie beispielsweise über den elektrischen Durchverbindungen ausgebildete Löthöcker. Zu Darstellungszwecken sind in 1 nur zwei Hülsen 7 gezeigt, wobei jede Hülse 7 einen jeweiligen Pin 7.1 einschließt, wobei die rechte der beiden Hülsen 7 auch mit einer Metallisierungslinie oder einem Metallisierungsbereich 5.1 der Metallisierungsschicht 5 verbunden sein kann, die selbst mit einem Kontaktpad eines der Chips 2 oder 3 oder mit dem eines anderen Chips verbunden sein kann.
  • Gemäß einer Ausführungsform des Halbleitermoduls 10 von 1 sind die Halbleiter-Transistorchips 2 und die Halbleiter-Diodenchips 3 derart geschaltet, dass sie eine AC/AC-Wandlerschaltung, eine AC/DC-Wandlerschaltung, eine DC/AC-Wandlerschaltung, einen Frequenzwandler oder eine DC/DC-Wandlerschaltung bilden.
  • Nachfolgend wird ein Beispiel eines Fabrikationsverfahrens in Verbindung mit 2A–J erläutert.
  • 2A und B zeigen ein Zwischenprodukt des Fabrikationsprozesses, wobei das Zwischenprodukt ein DCB-Substrat (Direct Bonded Copper) 20, Halbleiter-Transistorchips 30 und Halbleiter-Diodenchips 40, die auf das DCB-Substrat 20 aufgebracht sind, umfasst. Das DCB-Substrat 20 umfasst eine Keramikschicht 21, eine erste obere Kupferschicht 22 und eine zweite untere Kupferschicht 23. Die beiden Kupferschichten 22 und 23 werden jeweils auf gegenüberliegenden Hauptflächen der Keramikschicht 21 aufgebracht.
  • 2A zeigt eine Querschnittsseitenansichtsdarstellung des Zwischenprodukts in einer mit der Linie A-A in 2B bezeichneten Ebene. Die erste obere Kupferschicht 22 des DBC-Substrats 20 kann strukturiert sein, d. h. in eine Reihe von separaten Gebieten unterteilt, die voneinander isoliert sind, so dass eine Schaltung wie etwa die in 3 gezeigte aus den Halbleiterchips 30 und den Halbleiter-Diodenchips 40 aufgebaut werden kann. Die Halbleiter-Transistorchips 30 können Vertikaltransistorstrukturen wie beispielsweise IGBT-Transistoren umfassen. Allgemein kann jeder der Halbleiter-Transistorchips 30 auf eine Weise konstruiert sein, dass eine erste, untere Hauptfläche ein erstes Kontaktpad umfasst, insbesondere ein Drain-Kontaktpad, und eine zweite obere Hauptfläche ein zweites Kontaktpad, insbesondere ein Source-Kontaktpad, umfasst und ein drittes Kontaktpad, insbesondere ein Gate-Kontaktpad. Die Halbleiter-Diodenchips 40 können auch eine vertikale Struktur mit einem ersten Kontaktpad auf einer ersten, unteren Hauptfläche und einem zweiten Kontaktpad auf einer zweiten oberen Hauptfläche davon aufweisen. Die Halbleiter-Transistorchips 30 und die Halbleiter-Diodenchips 40 können unter Einsatz von beispielsweise Silberpaste, Lot oder Sinterpaste auf jeweiligen Gebieten der ersten oberen Kupferschicht 22 aufgebracht werden. Folglich wird ein Halbleiterchipmodul 50 als ein Zwischenprodukt des Fabrikationsprozesses hergestellt.
  • Nachfolgend wird gezeigt, wie mehrere Halbleiterchipmodule 50 wie etwa die in 2A und B gezeigten weiter parallel verarbeitet werden können. Gemäß 2C und D wird ein Träger 60 bereitgestellt, der aus einer beliebigen Art von Material bestehen kann und der eine beliebige gewünschte Gestalt oder Form aufweisen kann. Abgesehen von einem rechteckigen Format, wie in 2D gezeigt, sind auch andere Formate wie etwa ein quadratisches oder ein kreisförmiges Format möglich. Dann werden mehrere Halbleiterchipmodule 50, wie zuvor bezüglich 2A und 2B beschrieben, hergestellt und die Halbleiterchipmodule 50 werden mit einem Abstand voneinander am Träger 60 angebracht. Aus Gründen der Einfachheit sind nur zwei Halbleiterchipmodule 50 gezeigt. Die Halbleiterchipmodule 50 können beispielsweise in der Form einer Matrixanordnung, wie in 2D gezeigt, auf dem Träger 60 angeordnet werden. Die Halbleiterchipmodule 50 können beispielsweise durch den Einsatz einer Haftschicht, eines Haftfilms, einer Haftfolie oder eines Haftbands, insbesondere eines doppelseitigen Haftfilms oder einer doppelseitigen Haftfolie, an dem Träger 60 haften. Einerseits besteht ein Wunsch, so viele Halbleiterchipmodule 50 wie möglich auf dem Träger 60 anzuordnen, um den Durchsatz des Fabrikationsprozesses zu maximieren. Andererseits jedoch müssen die Halbleiterchipmodule 50 mit einem vordefinierten Abstand voneinander auf dem Träger 60 platziert werden, was den Umriss der herzustellenden Halbleiterchip-Packages definiert. Deshalb muss zwischen einem hohen Durchsatz und Abmessungsanforderungen der herzustellenden Halbleiterchip-Packages ein adäquater Kompromiss gefunden werden. Der Träger 60 kann beispielsweise ein quadratisches Format mit der Abmessung 300 × 300 mm aufweisen. Der Träger 60 kann ebenfalls ein rechteckiges Format aufweisen. Die Seitenlänge der Seitenkanten des Trägers 60 kann beispielsweise in einem Bereich von 100 mm bis 700 mm wie ein Substrat von Leiterplatten liegen.
  • Die 2E und F zeigen die Fabrikation einer Halbleiterbauelementpaneele, hier auch als ein „künstlicher Wafer” bezeichnet. Der Fabrikationsprozess ist ähnlich zu dem Embedded-Wafer-Level-Packaging. Zuerst wird eine Kapselungsschicht 70 über einer oberen Oberfläche des Trägers 60 aufgebracht und die Halbleiterchipmodule 50 werden darauf aufgebracht. Die Kapselungsschicht 70 kann beispielsweise durch Formpressen aufgebracht werden, und sie kann aus einem beliebigen Material bestehen, wie oben beschrieben. Insbesondere ist es wünschenswert, dass die Kapselungsschicht 70 bis zu 300°C wärmebeständig sein sollte, und zudem sollte die Kapselungsschicht 70 einen hohen Isolationswiderstand oder eine hohe Isolationsfestigkeit aufweisen. Die Dicke der Kapselungsschicht 70 kann derart eingestellt werden, dass ein von einer oberen Oberfläche der Halbleiterchipmodule 50 zu einer oberen Oberfläche der Kapselungsschicht 70 reichender Schichtabschnitt in einem Bereich von 100 μm bis 600 μm, insbesondere von 200 μm bis 300 μm, liegt. Außerdem kann die Kapselungsschicht 70 derart aufgebracht werden, dass sie die oberen Hauptflächen und alle vier Seitenflächen aller Halbleiterchipmodule 50 bedeckt. Außerdem kann die Kapselungsschicht 70 derart aufgebracht werden, dass das Format und die Gestalt der Kapselungsschicht 70 dem Format und der Gestalt des Trägers 60 entsprechen, das heißt, die Kapselungsschicht 70 und der Träger 60 sind zueinander kongruent und ihre Außengrenzen liegen übereinander.
  • Nach dem Aufbringen der Kapselungsschicht 70 wird ein Schritt des Härtens oder Aushärtens der Kapselungsschicht 70 durch Einsatz von entsprechenden Maßnahmen durchgeführt. Danach wird der Träger 60 von der Kapselungsschicht 70 entbondet, und der Träger 60 kann dann für einen weiteren Fabrikationsprozess wiederverwendet werden. Als Ergebnis, was in 2F gezeigt ist, wird eine Halbleiterbauelementpaneele 80 erhalten, die aus einer starren Kapselungsschicht 70 und mehreren darin eingebetteten Halbleiterchipmodulen 50 besteht. Der Fabrikationsprozess ähnelt somit einem Embedding-Wafer-Level-Prozess zum Verarbeiten einzelner Halbleiterchips und Herstellen von Halbleiter-Packages daraus. Eine nichtgezeigte zusätzliche Haftschicht kann aufgebracht werden.
  • Vias 71 können beispielsweise durch Bohren unter Einsatz eines entsprechenden Laserstrahls ausgebildet werden. Alternativ können die Vias 71 hergestellt werden, indem feste Pins an den Kontaktpads der Halbleiter-Transistorchips 30 und der Halbleiter-Diodenchips 40 angebracht werden, bevor die Kapselungsschicht 70 aufgebracht wird, und dann die Pins nach dem Aufbringen der Kapselungsschicht 70 entfernt werden. Die Länge der Pins muss größer sein als die Dicke der Kapselungsschicht 70, insbesondere des Abschnitts der Kapselungsschicht 70, der von einer oberen Hauptfläche der Halbleiterchipmodule 50 zu einer oberen Hauptfläche der Kapselungsschicht 70 reicht. Die Vias 71 können einen kreisförmigen Querschnitt aufweisen. Die Breite oder der Durchmesser der Vias 71 kann größer als 100 μm sein. Insbesondere kann der Durchmesser der Vias 71 größer sein als die Tiefe der Vias 71. Insbesondere kann ein Verhältnis zwischen Länge und Durchmesser der Vias 71 in einem Bereich zwischen 0,2 und 5 liegen.
  • Die Vias 71 werden dann mit einem elektrisch leitenden Material wie beispielsweise Kupfer gefüllt. Die Füllprozedur kann derart durchgeführt werden, dass die Vias 71 nicht vollständig mit dem leitenden Material gefüllt werden, sondern stattdessen das leitende Material nur die Innenwand jedes einzelnen der Vias 71 mit einer Dicke bedeckt, die kleiner ist als die Hälfte des Durchmessers des Vias 71. Die Füllprozedur kann derart durchgeführt werden, dass zuerst eine Keimschicht beispielsweise durch PVD (Physical Vapor Deposition – physikalische Dampfabscheidung), stromlos oder irgendeine Beschichtung auf der oberen Hauptfläche der Kapselungsschicht 70 so aufgebacht wird, dass die Keimschicht die ganze obere Hauptfläche und die Innenwände der Vias 71 der Kapselungsschicht 70 bedeckt. Danach kann galvanisches Plattieren oder stromloses Plattieren verwendet werden, um eine Kupferschicht, Metalllegierungen oder Metallstapel auf der Keimschicht aufzuwachsen. Dann muss die plattierte Kupferschicht so strukturiert werden, dass nur Kupferbereiche oder -bahnen zurückbleiben, die notwendige elektrische Verbindungen zwischen Halbleiter-Transistorchips 30 und Halbleiter-Diodenchips 40 innerhalb jedes einzelnen der Halbleiterchipmodule 50 bilden. Alternativ zu einer subtraktiven Strukturierung der Bahnen 72 könnte ein halbadditiver Prozess analog zur hochdichten Substratverarbeitung angewendet werden. Die Kupferbahnen sind in 2G mit Bezugszeichen 72 bezeichnet.
  • Außerdem kann simultan zum Prozess des Plattierens der Kupferschicht auf die obere Hauptfläche der Kapselungsschicht 70 auch eine Kupferschicht auf die hintere Oberfläche der Paneele 80 plattiert werden. Danach kann diese rückseitige plattierte Kupferschicht dann so strukturiert werden, dass nur quadratische oder rechteckige Kupferbereiche verbleiben, was aus Gründen der Einfachheit in 2G nicht gezeigt ist. Die übrigen Kupferbereiche können kleiner sein als die Packagegröße jedes einzelnen der Halbleiterchipmodule 50. Infolgedessen wird ein Zwischenprodukt, wie in 2G gezeigt, erhalten.
  • Dann wird eine Lotresistschicht 90 auf der oberen Hauptfläche der Kapselungsschicht 70 und den Metallisierungsbereichen 72 aufgetragen, und danach werden Öffnungen 91 in der Lotresistschicht 90 in vorbestimmten Abschnitten der Metallisierungsbereiche 72 ausgebildet. Die Lotresistschicht 90 kann beispielsweise aus einem beliebigen dielektrischen oder Polymermaterial bestehen. Als Ergebnis wird ein Zwischenprodukt, wie in 2H gezeigt, gezeigt.
  • Im nächsten Schritt werden die Öffnungen 91 in der Lotresistschicht 90 mit einem elektrisch leitenden Material wie beispielsweise einem Lotmaterial gefüllt, hohle Hülsen 95 werden auf den Öffnungen 91 angebracht und metallische Pins 96 werden in den Hohlraum der Hülsen 95 gesteckt und mit dem Lotmaterial verbunden. Die Pins 96 sind von den Hülsen 95 so umschlossen, dass die Hülsen 95 ihren jeweiligen Pins eine stabile Stütze und einen stabilen Halt geben. Die Pins 95 können als externe Pins dienen, die sich zur Außenseite von Gehäusewänden des finalisierten Elektronikbauelements erstrecken, und der leere Raum zwischen der Lotresistschicht 90 und den Gehäusewänden kann beispielsweise mit Silikon gefüllt werden. Als Ergebnis wird ein Zwischenprodukt, wie in 21 gezeigt, gezeigt.
  • Die Paneele wird dann in mehrere individuelle Elektronikbauelemente 100 getrennt, wie in 2J gezeigt.
  • 3 zeigt ein Beispiel einer Schaltung, die durch das oben beschriebene Halbleiterchipmodul realisiert werden kann. Das in 3 gezeigte Schaltungsdesign stellt eine Drei-Phasen-Inverterschaltung zum Generieren eines Drei-Phasen-Wechselstroms dar, der beispielsweise zum Antreiben eines Elektromotors verwendet werden kann. Die Schaltung umfasst sechs Transistoren G1–G6, von denen jeder parallel zu einer von sechs Dioden D1–D6 geschaltet ist. Die Schaltung ist in drei Halbbrückenschaltungen unterteilt, wobei jede der Halbbrückenschaltungen eine Phase der Drei-Phasen-Ströme liefert. Insbesondere wird eine erste Halbbrückenschaltung durch eine Reihenschaltung aus den Transistoren G1 und G2 gebildet, die einen ersten Strom U an einen Knoten zwischen den Transistoren G1 und G2 liefern, eine zweite Halbbrückenschaltung wird durch eine Reihenschaltung der Transistoren G3 und G4 gebildet, die einen zweiten Strom V an einem Knoten zwischen den Transistoren G3 und G4 liefern, und eine dritte Halbbrückenschaltung wird durch eine Reihenschaltung der Transistoren G5 und G6 gebildet, die einen dritten Strom W an einen Knoten zwischen den Transistoren G5 und G6 liefern. Jeder der drei Halbbrückenschaltungen wird eine von drei Spannungen EU, EV und EW geliefert, und jede einzelne dieser Spannungen wird an einem Source-Anschluss eines der Transistoren der jeweiligen Halbbrückenschaltung eingegeben. Die Drain-Kontakte der jeweiligen anderen Transistoren der Halbbrückenschaltungen sind mit einem gemeinsamen Potential P verbunden.
  • Zum Herstellen einer Elektronikschaltung wie in 3 gezeigt, in der Form eines Halbleiterchipmoduls, das Halbleiter-Transistorchips und Halbleiter-Diodenchips umfasst, werden als Nächstes zwei verschiedene Konzepte beschrieben. Das erste Konzept kann als „gemeinsamer DCB-Ansatz” bezeichnet werden, das zweite Konzept kann als „segmentierter DCB-Ansatz” bezeichnet werden. Bei dem gemeinsamen DCB-Ansatz wird zu Beginn ein DCB-Substrat bereitgestellt, und alle sechs Halbleiter-Transistorchips und alle Halbleiter-Diodenchips werden an dem einen DCB-Substrat angebracht, wie in 2A, B angegeben. Bei dem segmentierten DCB-Ansatz jedoch werden sechs kleine DCB-Substrate bereitgestellt, um sechs identische Basiszellen davon zu bilden, wobei jede einzelne der Basiszellen hergestellt wird, indem ein Halbleiter-Transistorchip und ein Halbleiter-Diodenchip auf einem der kleinen DCB-Substrate angebracht wird.
  • 4A zeigt eine Seitenansichtsdarstellung eines Halbleiterchipmoduls gemäß dem gemeinsamen DCB-Ansatz, und 4B zeigt eine Draufsichtsdarstellung davon nur zum Veranschaulichen der relativen Positionen der Transistorchips 30, der Diodenchips 40 und der Hülsen 95. Die Seitenansichtsdarstellung von 4A zeigt eine der drei Halbbrückenschaltungen, die zwei IGBT-Transistorchips 30 und zwei Diodenchips 40 umfasst. Die Seitenansichtsdarstellung von 4A ist so gezeigt, wie sie durch die Pfeile in 4B angegeben ist, und zeigt sieben Hülsen 95. in der Draufsichtsdarstellung von 4B ist zu sehen, das diese sieben Hülsen 95 seitlich sehr nahe an den jeweiligen Halbleiter-Transistorchips 30 oder Halbleiter-Diodenchips 40 angeordnet sind. Es geht daraus hervor, dass die Längen der elektrischen Verbindungsleitungen und dadurch auch parasitäre Induktanzen signifikant reduziert werden können.
  • 5A zeigt eine Seitenansichtsdarstellung eines Halbleiterchipmoduls gemäß dem segmentierten DCB-Ansatz, und 5B zeigt eine Draufsichtsdarstellung davon. Aus Gründen der Einfachheit werden die gleichen Bezugszeichen für die gleichen Funktionselemente wie in 4A und B in 5A und 5B verwendet. Es ist in der Seitenansichtsdarstellung von 5A zu sehen, dass das Halbleiterchipmodul einen IGBT-Transistorchip 30 und einen Diodenchip 40 umfasst. Die Seitenansichtsdarstellung von 5A zeigt auch drei Hülsen 95, die ebenfalls sehr nahe an dem Halbleiter-Transistorchip 30 oder dem Halbleiter-Diodenchip 40 angeordnet sind. Die Draufsichtsdarstellung von 5B zeigt, dass das Halbleiterchipmodul eine weitere Hülse 95 und eine sogenannte Brückenhülse 96 umfasst, die zum Herstellen einer elektrischen Verbindung zu einem anderen der segmentierten DCB-Substrate dient. Sechs „bekannte gute” getestete segmentierte DCB-Substrate können in einem „Six-Pack” angeordnet werden, indem sie auf dem Träger oder einem Kühlelement montiert werden, um eine elektrische Schaltung auszubilden, wie in 3 gezeigt.
  • Wenngleich die Erfindung bezüglich einer oder mehreren Implementierungen dargestellt und beschrieben worden ist, können an den dargestellten Beispielen Abänderungen und/oder Modifikationen vorgenommen werden, ohne von dem Gedanken und Schutzbereich der beigefügten Ansprüche abzuweichen. In besonderem Hinblick auf die verschiedenen Funktionen, die von den oben beschriebenen Komponenten oder Strukturen (Baugruppen, Bauelementen, Schaltungen, Systemen usw.) ausgeführt werden, sollen die verwendeten Ausdrücke (einschließlich einer Bezugnahme auf ein „Mittel”), die zum Beschreiben solcher Komponenten verwendet werden, sofern nicht etwas anderes angegeben ist, einer beliebigen Komponente oder Struktur entsprechen, die die spezifizierte Funktion der beschriebenen Komponente ausführt (die z. B. funktional äquivalent ist), obwohl nicht strukturell zu der offenbarten Struktur äquivalent, die die Funktion in den hierin dargestellten beispielhaften Implementierungen der Erfindung ausführt.

Claims (20)

  1. Halbleitermodul, das Folgendes umfasst: einen Träger; mehrere auf dem Träger angeordnete Halbleiterchips; eine über den Halbleiterchips angeordnete Kapselungsschicht und eine über der Kapselungsschicht angeordnete Metallisierungsschicht, wobei die Metallisierungsschicht mehrere metallische Bereiche umfasst, die elektrische Verbindungen zwischen ausgewählten der Halbleiterchips bilden.
  2. Halbleitermodul nach Anspruch 1, umfassend mindestens einen Halbleiter-Transistorchip und mindestens einen Halbleiter-Diodenchip, auf dem Träger angeordnet.
  3. Halbleiter nach Anspruch 1 oder 2, wobei der Träger ein anorganisches Substrat umfasst.
  4. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei der Träger ein oder mehrere eines DCB-Substrats (Direct Copper Bonded), eines DAB-Substrats (Direct Aluminium Bonded) und eines AMB-Substrats (Active Metal Brazing) umfasst und wobei das Substrat eine Keramikschicht oder eine Dielektrikumsschicht umfasst.
  5. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei der Träger ein organisches Kompositsubstrat umfasst.
  6. Halbleitermodul nach Anspruch 5, wobei der Kern des organischen Substrats eine Wärmeleitfähigkeit größer als 1 W/mK aufweist.
  7. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei der Träger eine Dicke in einem Bereich von 0,1 mm bis 0,7 mm aufweist.
  8. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei die Kapselungsschicht eine obere Oberfläche und Seitenflächen des Trägers bedeckt.
  9. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei die Kapselungsschicht eine Dicke in einem Bereich von 0,05 mm bis 1 mm aufweist.
  10. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei die Kapselungsschicht eines oder mehrere eines Polymermaterials, eines Formmaterials, eines Harzmaterials, eines Epoxidharzmaterials, eines Acrylatmaterials, eines Polyimidmaterials und eines silikonbasierten Materials umfasst.
  11. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei die Kapselungsschicht Via-Verbindungen umfasst, die die metallischen Bereiche mit ausgewählten der Halbleiter-Transistorchips und der Halbleiter-Diodenchips verbinden.
  12. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei die Kapselungsschicht Vias mit seitlichen Durchmessern größer als 50 μm umfasst.
  13. Halbleitermodul nach einem der Ansprüche 2 bis 12, wobei jeder einzelne der Halbleiter-Transistorchips mit einem der Halbleiter-Diodenchips parallel geschaltet ist.
  14. Halbleitermodul nach einem der vorhergehenden Ansprüche, wobei der Träger eine erste obere Hauptfläche, eine zweite untere Hauptfläche gegenüber der ersten Hauptfläche und Seitenflächen, die die erste und zweite Hauptfläche verbinden, umfasst, wobei der mindestens eine Halbleiterchip auf der ersten Hauptfläche angeordnet ist und die Kapselungsschicht die erste Hauptfläche und die Seitenflächen des Trägers bedeckt.
  15. Halbleitermodul, das Folgendes umfasst: einen Träger; mehrere auf dem Träger angeordnete Halbleiter-Transistorchips; mehrere auf dem Träger angeordnete Halbleiter-Diodenchips; eine Kapselungsschicht, die über den Halbleiter-Transistorchips und den Halbleiter-Diodenchips angeordnet ist, wobei die Kapselungsschicht Via-Verbindungen zu den Halbleiter-Transistorchips und den Halbleiter-Diodenchips umfasst; und eine Metallisierungsschicht, die mehrere, mit den Via-Verbindungen verbundene metallische Bereiche umfasst.
  16. Halbleitermodul nach Anspruch 15, wobei der Träger eine Keramikschicht umfasst.
  17. Halbleitermodul nach Anspruch 15 oder 16, wobei die Halbleiter-Transistorchips und die Halbleiter-Diodenchips so geschaltet sind, dass sie eine AC/AC-Wandlerschaltung, eine AC/DC-Wandlerschaltung, eine DC/AC-Wandlerschaltung, einen Frequenzwandler oder eine DC/DC-Wandlerschaltung bilden.
  18. Verfahren zum Herstellen eines Halbleitermoduls, wobei das Verfahren Folgendes umfasst: Bereitstellen eines Trägers; Aufbringen mindestens eines Halbleiterchips auf den Träger; Aufbringen einer Kapselungsschicht über den mindestens einen Halbleiterchip und den Träger; Ausbilden von Via-Verbindungen in die Kapselungsschicht, wobei die Via-Verbindungen mit dem mindestens einen Halbleiterchip und dem Träger verbunden sind; und Aufbringen einer Metallisierungsschicht über der Kapselungsschicht, wobei die Metallisierungsschicht mehrere mit den Via-Verbindungen verbundene metallische Bereiche umfasst.
  19. Verfahren nach Anspruch 18, wobei die Kapselung auf einer oberen Hauptfläche und Seitenflächen des Trägers aufgebracht wird.
  20. Verfahren nach Anspruch 18 oder 19, wobei das Ausbilden der Via-Verbindungen das Ausbilden von Via-Löchern durch Laserbohren und Füllen eines metallischen Materials in die Via-Löcher umfasst.
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US13/974,583 2013-08-23

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016000264A1 (de) * 2016-01-08 2017-07-13 Infineon Technologies Ag Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst
DE102017213872B4 (de) 2016-08-16 2019-08-22 Infineon Technologies Americas Corp. Einseitige Leistungsvorrichtungsbaugruppe und Verfahren zur Herstellung
DE102016115006B4 (de) * 2016-03-01 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-end-of-line streifen für standardzelle
DE102022207542A1 (de) 2022-07-25 2024-01-25 Zf Friedrichshafen Ag Leistungshalbleitermodul
DE102022207899A1 (de) 2022-08-01 2024-02-01 Zf Friedrichshafen Ag Leistungshalbleitermodul

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9418937B2 (en) * 2011-12-09 2016-08-16 Infineon Technologies Ag Integrated circuit and method of forming an integrated circuit
US9609749B2 (en) * 2014-11-14 2017-03-28 Mediatek Inc. Printed circuit board having power/ground ball pad array
DE102015107109B4 (de) * 2015-05-07 2023-10-05 Infineon Technologies Ag Elektronische Vorrichtung mit einem Metallsubstrat und einem in einem Laminat eingebetteten Halbleitermodul
EP3096351B1 (de) * 2015-05-22 2017-12-13 ABB Technology Oy Thermischer grenzflächenfilm
SG10201504271YA (en) * 2015-05-29 2016-12-29 Delta Electronics Int’L Singapore Pte Ltd Power module
JP6862087B2 (ja) 2015-12-11 2021-04-21 株式会社アムコー・テクノロジー・ジャパン 配線基板、配線基板を有する半導体パッケージ、およびその製造方法
DE102016221746A1 (de) * 2016-11-07 2018-05-09 Robert Bosch Gmbh Chip und Leistungstransistor
DE102017101185B4 (de) 2017-01-23 2020-07-16 Infineon Technologies Ag Ein Halbleitermodul umfassend Transistorchips, Diodenchips und Treiberchips, angeordnet in einer gemeinsamen Ebene, Verfahren zu dessen Herstellung und integriertes Leistungsmodul
EP3481161A1 (de) 2017-11-02 2019-05-08 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Bauelementträger mit nebeneinander angeordneten transistorbauelementen
EP3852132A1 (de) * 2020-01-20 2021-07-21 Infineon Technologies Austria AG Generative fertigung einer vorder- oder rückseitenverbindung eines halbleiterchips

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19924991A1 (de) 1999-05-31 2000-12-21 Tyco Electronics Logistics Ag Intelligentes Leistungsmodul in Sandwich-Bauweise
ES2169687B2 (es) 1999-09-30 2004-10-16 Denso Corporation Unidad electronica de control con elemento de activacion y elemento de tratamiento de control.
DE10214953A1 (de) 2002-04-04 2003-10-30 Infineon Technologies Ag Leistungsmodul mit mindestens zwei Substraten und Verfahren zu seiner Herstellung
DE10244365B4 (de) 2002-09-24 2011-02-03 Daimler Ag Verteilte Halbleiterschaltung
US20100020515A1 (en) 2005-03-08 2010-01-28 Smart Modular Technologies, Inc. Method and system for manufacturing micro solid state drive devices
DE102005061016B4 (de) 2005-12-19 2018-12-06 Infineon Technologies Ag Leistungshalbleitermodul, Verfahren zu seiner Herstellung und Verwendung in einem Schaltnetzteil
DE102006056363B4 (de) 2006-11-29 2010-12-09 Infineon Technologies Ag Halbleitermodul mit mindestens zwei Substraten und Verfahren zur Herstellung eines Halbleitermoduls mit zwei Substraten
US7759777B2 (en) 2007-04-16 2010-07-20 Infineon Technologies Ag Semiconductor module
TW200905440A (en) 2007-07-25 2009-02-01 Asustek Comp Inc Modular motherboard
US20090046437A1 (en) 2007-08-17 2009-02-19 Inventec Corporation Expansion card and fixing structure for expansion card
DE102007041926B4 (de) * 2007-09-04 2012-03-29 Siemens Ag Verfahren zur elektrischen Isolierung beziehungsweise elektrischen Kontaktierung von ungehäusten elektronischen Bauelementen bei strukturierter Verkapselung
US7800222B2 (en) 2007-11-29 2010-09-21 Infineon Technologies Ag Semiconductor module with switching components and driver electronics
US7969018B2 (en) 2008-07-15 2011-06-28 Infineon Technologies Ag Stacked semiconductor chips with separate encapsulations
US8120158B2 (en) * 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
DE102009046858B3 (de) * 2009-11-19 2011-05-05 Infineon Technologies Ag Leistungshalbleitermodul und Verfahren zum Betrieb eines Leistungshalbleitermoduls
US8664043B2 (en) * 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
JP5527330B2 (ja) * 2010-01-05 2014-06-18 富士電機株式会社 半導体装置用ユニットおよび半導体装置
EP2538761B1 (de) 2011-06-20 2014-01-29 STMicroelectronics Srl Intelligentes Leistungsmodul und zugehöriges Montageverfahren
DE102011105346A1 (de) 2011-06-21 2012-12-27 Schweizer Electronic Ag Elektronische Baugruppe und Verfahren zu deren Herstellung
DE102011113255B4 (de) 2011-09-13 2021-03-04 Infineon Technologies Ag Chipmodule und Verfahren zur Herstellung eines Chipmoduls
US8779734B2 (en) 2011-12-07 2014-07-15 Microchip Technology Incorporated Integrated circuit device with two voltage regulators
US8648473B2 (en) 2012-03-27 2014-02-11 Infineon Technologies Ag Chip arrangement and a method for forming a chip arrangement
TWI501373B (zh) 2012-06-06 2015-09-21 Cmsc Inc 具線路佈局之預注成形模穴式立體封裝模組

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102016000264A1 (de) * 2016-01-08 2017-07-13 Infineon Technologies Ag Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst
DE102016000264B4 (de) 2016-01-08 2022-01-05 Infineon Technologies Ag Halbleiterchipgehäuse, das sich lateral erstreckende Anschlüsse umfasst, und Verfahren zur Herstellung desselben
DE102016115006B4 (de) * 2016-03-01 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Middle-end-of-line streifen für standardzelle
DE102017213872B4 (de) 2016-08-16 2019-08-22 Infineon Technologies Americas Corp. Einseitige Leistungsvorrichtungsbaugruppe und Verfahren zur Herstellung
US10490505B2 (en) 2016-08-16 2019-11-26 Infineon Technologies Americas Corp. Single-sided power device package
DE102022207542A1 (de) 2022-07-25 2024-01-25 Zf Friedrichshafen Ag Leistungshalbleitermodul
DE102022207899A1 (de) 2022-08-01 2024-02-01 Zf Friedrichshafen Ag Leistungshalbleitermodul

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